TW201635352A - 鰭式場效電晶體裝置結構與其形成方法 - Google Patents

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Abstract

本揭露提供一種鰭式場效電晶體裝置結構，包括：一基板，其中基板包括一第一區域與一第二區域；一隔離結構形成於基板之上；複數個第一鰭式結構形成於第一區域之上；複數個第二鰭式結構形成於第二區域之上，其中該些第一鰭式結構之數量大於該些第二鰭式結構；其中該些第一鰭式結構具有第一高度，第一高度從隔離結構之上表面測量至該些第一鰭式結構之一上表面；該些第二鰭式結構具有第二高度，第二高度從隔離結構之上表面測量至該些第二鰭式結構之上表面；以及間距介於第一高度與第二高度之間，其中間距之範圍為約0.4奈米至約4奈米。

Description

鰭式場效電晶體裝置結構與其形成方法
本揭露係有關於一種半導體結構，且特別有關於一種鰭式場效電晶體裝置結構與其形成方法。
半導體裝置使用於各種電子應用中，舉例而言，諸如個人電腦、手機、數位相機以及其他電子設備。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。通常在單一個半導體晶圓上製造許多積體電路，並且藉由沿著切割線在積體電路之間進行切割，以切割位在晶圓上的各個晶粒。舉例而言，接著將個別的晶粒分別封裝在多晶片模組中或其它類型的封裝結構中。
隨著半導體工業進展到奈米技術製程節點，以追求高裝置密度、高性能與低成本。因為製造與設計方面的問題所帶來的挑戰，因此三維設計開始發展，例如鰭式場效電晶體(FinFET)。鰭式場效電晶體(FinFET)具有從基板延伸出來的薄的垂直”鰭”。鰭式場效電晶體的通道形成於垂直鰭之中。閘極位於鰭之上。鰭式場效電晶體之優點可包括降低短通道效應與 高電流流通。
雖然現有的鰭式場效電晶體元件及其製造方法已普遍足以達成預期的目標，然而卻無法完全滿足所有需求。
本揭露提供一種鰭式場效電晶體裝置結構(FinFET device structure)包括：一基板，其中該基板包括一第一區域與一第二區域；一隔離結構形成於該基板之上；複數個第一鰭式結構形成於該第一區域之上；複數個第二鰭式結構形成於該第二區域之上，其中該些第一鰭式結構之數量大於該些第二鰭式結構；其中該些第一鰭式結構具有一第一高度，該第一高度從該隔離結構之上表面測量至該些第一鰭式結構之一上表面；該些第二鰭式結構具有一第二高度，該第二高度從該隔離結構之上表面測量至該些第二鰭式結構之一上表面；以及一間距介於該第一高度與第二高度之間，其中該間距之範圍為約0.4奈米至約4奈米。
本揭露亦提供一種鰭式場效電晶體裝置結構，包括：一基板，其中該基板包括一第一區域與一第二區域；複數個第一鰭式結構形成於該第一區域之上；複數個第二鰭式結構形成於該第二區域之上；一隔離結構形成於該基板之上，其中該隔離結構包括一第一部份位於相鄰之兩個第一鰭式結構之間與一第二部份位於相鄰之兩個第二鰭式結構之間；以及其中該第一部份之一上表面與該第二部份之一上表面之間的一間距範圍為約0.4奈米至約4奈米。
本揭露又提供一種鰭式場效電晶體裝置結構之形 成方法，包括：提供一基板，其中該基板具有一第一區域與一第二區域；分別形成複數個第一鰭式結構於該第一區域之上與複數個第二鰭式結構於該第二區域之上，其中該些第一鰭式結構之數量大於該些第二鰭式結構；形成一犧牲層於該些第一鰭式結構與該些第二鰭式結構之上，其中一第一厚度從該些第一鰭式結構之一上表面測量至該犧牲層之一上表面，且其中該第一厚度為約10奈米至約50奈米；以及對該犧牲層進行一蝕刻製程，以形成一隔離結構於該基板之上，其中該些第一鰭式結構具有一第一高度，該第一高度從該隔離結構之上表面測量至該些第一鰭式結構之一上表面；該些第二鰭式結構具有一第二高度，該第二高度從該隔離結構之上表面測量至該些第二鰭式結構之一上表面；以及一間距介於該第一高度與第二高度之間，其中該間距之範圍為約0.4奈米至約4奈米。
10‧‧‧第一區域
20‧‧‧第二區域
100‧‧‧鰭式場效電晶體裝置結構
102‧‧‧基板
104‧‧‧墊層
106‧‧‧硬罩幕層
108‧‧‧光阻層
109a‧‧‧第一溝槽
109b‧‧‧第二溝槽
110‧‧‧鰭式結構
110a‧‧‧第一鰭式結構
110b‧‧‧第二鰭式結構
110c‧‧‧殘餘的鰭式結構
111‧‧‧凹洞
112‧‧‧介電材料
113‧‧‧凹口
114‧‧‧犧牲層
120‧‧‧隔離結構
130‧‧‧源極/汲極(S/D)結構
132‧‧‧層間介電結構
133‧‧‧溝槽
140‧‧‧閘極介電層
142‧‧‧閘極電極層
144‧‧‧閘極電極結構
208‧‧‧閘極介電層
210‧‧‧閘極電極層
212‧‧‧閘極間隙壁
220‧‧‧閘極結構
220a‧‧‧第一閘極結構
220b‧‧‧第二閘極結構
P1‧‧‧第一間距
P2‧‧‧第二間距
T1‧‧‧第一厚度
T2‧‧‧第二厚度
H1‧‧‧第一高度
H‧‧‧第二高度
△H‧‧‧間距
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構之示意圖。
第2A-2H圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之剖面圖。
第2C’圖顯示第2C圖之另外之實施例之鰭式場效電晶體結構之剖面圖。
第2H’圖顯示第2H圖之另外之實施例之之鰭式場效電晶體結構之剖面圖。
第3A-3C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
第4A-4G圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
第5A-5B圖顯示依據本揭露之一些實施例之形成閘極結構在鰭式結構之上之剖面圖。
第6A-6F圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之 間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
本揭露提供形成鰭式場效電晶體(FinFET)裝置結構之各種實施例。第1圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構100之示意圖。
請參見第1圖，提供基板102，以及隔離結構120形成於基板102之上。隔離結構120用於避免電性干擾或串音(crosstalk)。基板102包括第一區域10與第二區域20。第一鰭式結構110a形成於基板102之第一區域10之上，以及第二鰭式結構110b形成於基板102之第二區域20之上。第一鰭式結構110a大致上彼此平行。第二鰭式結構110b大致上彼此平行。
第一鰭式結構110a在第一區域10的數量大於第二鰭式結構110b在第二區域20之數量。在一些實施例中，兩個相鄰之該些第一鰭式結構110a之間具有一第一間距P1，兩個相鄰之該些第二鰭式結構110b之間具有一第二間距P2，且該第二間距P2大於該第一間距P1。另言之，第一鰭式結構110a之圖案密度大於第二鰭式結構110b之圖案密度。
每一個第一鰭式結構110a具有頂部與底部，且頂部從隔離結構120延伸出來，且底部埋設於隔離結構120中。每一個第二鰭式結構110b具有頂部與底部，且頂部從隔離結構 120延伸出來，且底部埋設於隔離結構120中。需注意的是，第一鰭式結構110a之頂表面與第二鰭式結構110b之頂表面大致上等高。
每一個第一鰭式結構110a具有第一高度H1，該第一高度H1從隔離結構120之上表面測量至第一鰭式結構110a之一上表面。每一個第二鰭式結構110b具有一第二高度H2，第二高度H2從隔離結構120之上表面測量至第二鰭式結構110b之一上表面。
在一些實施例中，第一高度H1之範圍為約30奈米至約50奈米。在一些實施例中，第二高度H2之範圍為約30.1奈米至約50.1奈米。在一些實施例中，介於第一高度H1與第二高度H2之間的間距(△H)範圍為約0.4奈米至約4奈米。在一些實施例中，介於第一高度H1與第二高度H2之間的間距(△H)範圍為約1奈米至約3奈米。
第2A-2H圖顯示依據本揭露之一些實施例之沿著第1圖之線AA’而得之形成鰭式場效電晶體結構(FinFET device structure)100之剖面圖。
請參見第2A圖，鰭式場效電晶體結構(FinFET device structure)100包括基板102。基板102具有第一區域10與第二區域20。基板102可以由矽或其他半導體材料所組成。另外且額外的，基板102可包括其他元素半導體，例如，鍺。在一些實施例中，基板102由化合物半導體所組成，例如，碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenic,GaAs)、砷化銦(indium arsenide,InAs)或磷化銦(indium phosphide,InP)。在 一些實施例中，基板102由合金半導體所組成，例如矽鍺(Silicon germanium,SiGe)、矽碳化鍺(silicon germanium carbide,SiGeC)、砷磷化鎵(gallium arsenic phosphide,GaAsP)或磷化鎵銦(gallium indium phosphide,GaInP)。在一些實施例中，基板102包括磊晶層。舉例而言，基板102是磊晶層位於塊狀半導體之上。
之後，墊層104與硬罩幕層106形成於基板102之上，光阻層108形成於硬罩幕層106之上。藉由圖案化製程圖案化光阻層108。圖案化製程包括微影製程與蝕刻製程。微影製程包括光阻塗佈(photoresist coating)(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure)、光阻顯影(developing photoresist)、潤洗(rising)、乾燥(例如硬烘烤(hard baking))。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。
墊層104是介於基板102與硬罩幕層106之間的緩衝層。此外，當硬罩幕層106被移除時，墊層104作為停止層。墊層104可由氧化矽所組成。硬罩幕層106可由氧化矽、氮化矽、氮氧化矽或其他合適的材料所組成。在一些實施例中，一或多個硬罩幕層106形成於墊層104之上。
墊層104與硬罩幕層106由沉積製程所形成，例如化學氣相沉積(CVD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、旋轉塗佈製程、電鍍製程或其他合適的製程。
在圖案化保護層108之後，使用光阻層108作為罩 幕圖案化墊層104與硬罩幕層106，如第2B圖所示，依據本揭露之一些實施例。因此，得到圖案化墊層104與圖案化硬罩幕層106。
之後，藉由使用圖案化墊層104與圖案化硬罩幕層106作為罩幕，對基板102進行蝕刻製程，以形成鰭式結構110。蝕刻製程可以是乾式蝕刻製程或濕式蝕刻製程。在一些實施例中，藉由乾式蝕刻製程蝕刻基板102。乾式蝕刻製程包括使用含氟氣體，例如六氟化硫(SF6)、氟碳化合物(CxFy)、三氟化氮(NF3)或上述之組合。蝕刻製程可以是時間控制製程且持續直到鰭式結構110達到預定的高度。在一些其他實施例中，鰭式結構110具有從頂部到底部逐漸擴大的寬度。
在鰭式結構110形成之後，移除光阻108與在第二區域20中的一部份鰭式結構110，如第2C圖所示，依據本揭露之一些實施例。因此，第一鰭式結構110a形成於第一區域10中，第二鰭式結構110b形成於第二區域20中。第一溝槽109a形成於相鄰兩個第一鰭式結構110a之間，第二溝槽109b形成於相鄰兩個第二鰭式結構110b之間。
需注意的是，第一鰭式結構110a在第一區域10之圖案密度大於第二鰭式結構110b在第二區域20之圖案密度。在第一區域10之元件與在第二區域20之元件分別且各自執行不同功能。
如第2C圖所示，兩個相鄰之第一鰭式結構110a之間具有第一間距P1，兩個相鄰之第二鰭式結構110b之間具有第二間距P2。第二間距P2大於第一間距P1。另言之，在第二區域 20中的第二溝槽109b之寬度大於在第一區域10中的第一溝槽109a之寬度。
在一些其他實施例中，如第2C’圖所示，鰭式結構110之移除部份並未完全地被移除，殘餘的鰭式結構110c形成於相鄰第二鰭式結構110b之間。在一些實施例中，殘餘的鰭式結構110c之高度低於第一鰭式結構110a之高度的二分之一。
需注意的是，第一鰭式結構110a與第二鰭式結構110b之數量可依據實際需求而調整，並不限於四個第一鰭式結構110a在第一區域10中以及兩個第二鰭式結構110b在第二區域20中。
在第一鰭式結構110a與第二鰭式結構110b形成之後，介電材料112形成於第一鰭式結構110a之間的第一溝槽109a與第二鰭式結構110b之間的第二溝槽109b之中，以及第一鰭式結構110a與第二鰭式結構110b之上，如第2D圖所示，依據本揭露之一些實施例。
在一些實施例中，介電材料112由氧化矽、氮化矽、氮氧化矽、摻雜氟之矽酸鹽(FSG)或其他低介電常數(low-k)材料材料所組成。介電材料112可由化學氣相沉積(CVD)、旋轉塗佈製程或其他合適的製程而形成。
之後，薄化或平坦化介電材料112，以暴露硬罩幕層106之上表面，如第2E圖所示，依據本揭露之一些實施例。如此一來，介電材料112之上表面與硬罩幕層106之上表面等高。在一些實施例中，藉由化學機械研磨製程(CMP)薄化介電材料112。
在薄化或平坦化介電材料112之後，移除硬罩幕層106與墊層104，以形成凹口113，如第2F圖所示，依據本揭露之一些實施例。藉由蝕刻製程移除硬罩幕層106與墊層104，例如乾式蝕刻製程或濕式蝕刻製程。
在形成凹口113之後，犧牲層114形成於凹口113之中與介電材料112之上，如第2G圖所示，依據本揭露之一些實施例。犧牲層114用於保護第一鰭式結構110a與第二鰭式結構110b之上表面。犧牲層114可具有單層或多層。犧牲層114由氧化矽、氮化矽、氮氧化矽或上述之材料所組成。
在一些實施例中，形成犧牲層114之後，選擇性地對鰭式結構110之上表面進行離子佈植製程(未顯示)。離子佈植製程用於摻雜雜質到通道區域，且通道區域位於閘極結構(之後形成)之下。
對於不同暴露區域(或蝕刻區域)，因為承載效應(loading effect)，很難控制蝕刻均勻性。依據鰭式結構110之積集度與蝕刻策略，承載效應是對於大的暴露面積之蝕刻效率大於或小於對於小的暴露面積。另言之，承載效應是在大面積之蝕刻速度與小面積之蝕刻速度不匹配。這表示承載效應會受到圖案密度的影響。因此，當蝕刻不同區域10,20的具有不同圖案密度之第一鰭式結構110a與第二鰭式結構110b的時候，很難控制蝕刻深度之均勻性。
為了降低承載效應，過度沉積犧牲層114於第一鰭式結構110a與第二鰭式結構110b之上。另言之，犧牲層114之沉積厚度高於正常厚度(正常厚度可能少於5奈米)。
犧牲層114之厚度維持於一範圍內，以減少承載效應。在一些實施例中，犧牲層114在第一區域10中具有第一厚度T1，在第二區域20中具有第二厚度T2。在一些實施例中，第一厚度T1之範圍為約10奈米至約50奈米。在一些實施例中，第二厚度T2之範圍為約10奈米至約50奈米。如果第一厚度T1或第二厚度T2小於10奈米，蝕刻時間會太短且很難維持蝕刻量在一定範圍內，因此，介電材料112會過度蝕刻。如果第一厚度T1或第二厚度T2大於50奈米，蝕刻時間會太長，且因此製程成本會增加。
之後，移除犧牲層114，如第2H圖所示，依據本揭露之一些實施例。之後，移除介電材料112之上表面，以形成隔離結構120。在一些實施例中，藉由蝕刻製程移除犧牲層114。在一些實施例中，藉由另外的蝕刻製程移除介電材料112之上表面。殘留之介電材料112視為淺溝隔離(STI)結構120。
暴露第一鰭式結構110a之頂部，且頂部具有第一高度H1從隔離結構120之上表面測量至第一鰭式結構110a之上表面。同樣地，暴露第二鰭式結構110b，且頂部具有第二高度H2從隔離結構120之上表面測量至第二鰭式結構110b之上表面。
在一些實施例中，介於第一高度H1與第二高度H2之間的間距(△H)範圍為約0.4奈米至約4奈米。如果間距大於4奈米，會很難控制形成之沉積層(例如閘極介電層與閘極電極層)之厚度，各沉積層藉由後續製程形成於第一鰭式結構110a與第二鰭式結構110b之上。相對而言，當間距(△H)範圍維持 於約0.4奈米至約4奈米之間，能改善沉積層之厚度均勻性，且因此，提升鰭式場效電晶體裝置結構100之性能。
在一些實施例中，第一厚度比上第一高度之比率(T1/H1)之範圍為約0.2至約0.5。如果比率大於0.5，可能會浪費過量的犧牲層。如果比率小於0.2，承載效應會變得嚴重。
第2H’圖顯示第2H圖之另一實施例之剖面圖，依據本揭露之一些實施例。如第2H’圖所示，殘餘的鰭式結構110c完全被隔離結構120所覆蓋。
第3A-3C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
請參見第3A圖，第一鰭式結構110a形成於第一區域10之基板102之上，且第二鰭式結構110b形成於第二區域20之基板102之上。
之後，介電材料112形成於第一鰭式結構110a與第二鰭式結構110b之上，如第3B圖所示，依據本揭露之一些實施例。介電材料112過度沉積於第一鰭式結構110a與第二鰭式結構110b之上。如上所述，藉由形成過度沉積的介電材料112，以減少介於第一區域10與第二區域20之間的承載效應。
在形成介電材料112之後，進行蝕刻製程，以移除介電材料112，如第3C圖所示，依據本揭露之一些實施例。此外，移除墊層104與硬罩幕層106。如此一來，在第一區域10中的第一鰭式結構110a各自具有第一高度H1，在第二區域20中的第二鰭式結構110b具有第一高度H2。在一些實施例中，介於第 一高度H1與第二高度H2之間的間距範圍為約0.4奈米至約4奈米。在一些實施例中，介於第一高度H1與第二高度H2之間的間距範圍為約1奈米至約3奈米。
第4A-4G圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
如第4A圖所示，鰭式結構110形成於基板102之上。在第一區域10之鰭式結構110之數量同於在第二區域20之鰭式結構110之數量。
在形成鰭式結構110之後，移除第二區域20之一部份之鰭式結構110，如第4B圖所示，依據本揭露之一些實施例。舉例而言，第二鰭式結構110b之數量由四個減為兩個。
兩個相鄰之第一鰭式結構110a之間具有第一間距P1，兩個相鄰之該些第二鰭式結構110b之間具有第三間距P3。在一些實施例中，第一間距P1大致上等於第三間距P3。第一鰭式結構110a之數量大於第二鰭式結構110b之數量，且第一區域10之面積等於第二區域20之面積。因此，在第一區域10之第一鰭式結構110a之圖案密度大於在第二區域20之第二鰭式結構110b之圖案密度。
在形成第一鰭式結構110a與第二鰭式結構110b之後，形成介電材料112於第一鰭式結構110a與第二鰭式結構110b之上以及相鄰之第一鰭式結構110a之間的溝槽與相鄰之第二鰭式結構110b之間的溝槽，如第4C圖所示，依據本揭露之一些實施例。
在形成介電材料112之後，對介電材料112進行平坦化製程，直到暴露硬罩幕層106之上表面，如第4D圖所示，依據本揭露之一些實施例。在一些實施例中，平坦化製程是化學機械研磨製程(CMP)。
之後，移除硬罩幕層106與墊層104，如第4E圖所示，依據本揭露之一些實施例。硬罩幕層106與墊層104各自獨立由多個蝕刻製程所移除。
之後，形成犧牲層114於凹口113之中與介電材料112之上，如第4F圖所示，依據本揭露之一些實施例。如上所述，由於過度沉積介電材料112，因此能降低承載效應。如此一來，改善鰭式高度的均勻性。
之後，移除犧牲層114，如第4G圖所示，依據本揭露之一些實施例。
第一鰭式結構110a在第一區域10具有第一高度H1，第二鰭式結構110b在第二區域20具有第二高度H2。第一高度H1與第二高度H2之間的高度差定義為△H。既然承載效應被降低，高度差△H也因此被降低。當高度差△H減少時，改善了第一鰭式結構110a與第二鰭式結構110b之高度均勻性。因此，提升鰭式場效電晶體結構之性能表現。
第5A-5B圖顯示依據本揭露之一些實施例之形成閘極結構在鰭式結構之上之剖面圖。
如第5A圖所示，閘極結構220形成於第一鰭式結構110a與第二鰭式結構110b之中間部份之上。閘極結構220包括閘極介電層208與閘極電極層210。閘極間隙壁212形成於第一 鰭式結構110a與第二鰭式結構110b之相對側壁上。
閘極介電層208由介電材料所組成，例如氧化矽、氮化矽、氮氧化矽、具有高介電常數(high-k)之介電材料，或上述之組合。閘極介電層208由沉積製程所形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積製程(ALD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、金屬有機物化學氣相沉積(metal organic CVD,MOCVD)或電漿增強化學氣相沉積(plasma enhanced CVD,PECVD)。
在一些實施例中，閘極電極層210由導電材料或非導電材料所組成。在一些實施例中，閘極電極層210是虛設閘極結構，且閘極電極層210由多晶矽所組成。閘極電極層210由沉積製程所形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積製程(ALD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、金屬有機物化學氣相沉積(metal organic CVD,MOCVD)或電漿增強化學氣相沉積(plasma enhanced CVD,PECVD)。
如第5B圖所示，移除一部份之閘極結構220，因此第一閘極結構220a形成於第一區域10，以及第二閘極結構220b形成於第二區域20。第一閘極結構220a之上表面與第二閘極結構220b之上表面大致上等高。
第6A-6F圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
如第6A圖所示，閘極結構220是虛設閘極結構。虛設閘極結構220將會被真正的閘極結構所取代。每一個虛設閘極結構220包括虛設閘極介電層208與需設閘極電極層210。
之後，藉由移除第一閘極結構220a與第二閘極結構220b之上表面，以形成凹洞111，如第6B圖所示，依據本揭露之一些實施例。
於形成凹洞111之後，形成源極/汲極(S/D)結構130於凹洞111之中，如第6C圖所示，依據本揭露之一些實施例。
在一些實施例中，源極/汲極結構130是應變的源極/汲極結構(strained source/drain structures)。在一些實施例中，源極/汲極結構130包括矽鍺(SiGe)、鍺(Ge)、砷化銦(InAs)、砷化銦鎵(InGaAs)、銻化銦(InSb)、砷化鎵(GaAs)、銻化鎵(GaSb)、磷化銦鋁(InAlP)、磷化銦(InP)或上述之組合。
在一些實施例中，通過磊晶(epi)製程(epitaxial(epi)process)在鰭結構110上生長應變材料以形成源極/汲極(S/D)結構130。另外，應變材料的晶格常數可以與基板102的晶格常數不同。磊晶製程可以包括選擇性磊晶生長(selective epitaxy growth,SEG)製程、CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶(molecular beam epitaxy)或其他合適的磊晶(epi)製程。
之後，層間介電層結構132形成於源極/汲極(S/D)結構130之上，如第6D圖所示，依據本揭露之一些實施例。
在一些實施例中，層間介電材料形成於隔離結構 120之上與虛設閘極結構220之上。之後，對層間介電材料進行研磨製程，直到虛設閘極結構220之上表面暴露。在一些實施例中，藉由化學機械研磨製程(CMP)薄化層間介電材料。如此一來，形成層間介電結構132。在一些其他實施例中，於形成層間介電結構132之前，形成接觸蝕刻停止層(CESL)(未顯示)。
層間介電結構132包括第一部份位於兩個相鄰之第一鰭式結構110a之間與第二部份位於兩個相鄰第二鰭式結構110b之間。需注意的是，介於層間介電結構132之第一部份之上表面與層間介電結構132之第二部份之上表面之間具有一間距。在一些實施例中，間距為約0.4奈米至約4奈米。在一些實施例中，間距為約1奈米至約3奈米。
層間介電(ILD)材料可以包括由多種介電材料製成的多層，例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane,TEOS)、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、低介電常數介電材料和/或其他適用的介電材料。低介電常數介電材料的實例包括但不限於含氟矽玻璃(fluorinated silica glass,FSG)、摻雜碳的氧化矽(carbon doped silicon oxide)、氟化非晶碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes,BCB)或聚醯亞胺(polyimide)。可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋轉塗佈、或其他合適的製程形成層間介電(ILD)材料。
形成層間介電結構132之後，移除虛設閘極結構 220，以在層間介電結構132之中形成溝槽133，如第6E圖所示，依據本揭露之一些實施例。藉由進行第一蝕刻製程與第二蝕刻製程移除虛設閘極結構220。藉由第一蝕刻製程以移除虛設閘極電極層208，藉由第二蝕刻製程移除虛設閘極介電層210。在一些實施例中，第一蝕刻製程是乾式蝕刻製程，且第二蝕刻製程是溼式蝕刻製程。在一些實施例中，乾式蝕刻製程包括使用蝕刻氣體，例如四氟甲烷(CF4)、氬氣(Ar)、三氟化氮(NF3)、氯氣(Cl2)、氦氣(He)、溴化氫(HBr)、氧氣(O2)、氮氣(N2)、氟甲烷(CH3F)、甲烷(CH4)、二氟甲烷(CH2F2)或上述之組合。
當移除虛設閘極結構220的時候，如果第一高度H1與第二高度H2之間的間距大於4奈米時，在第一區域10中虛設閘極結構220之移除高度會與在第二區域20中虛設閘極結構220之移除高度不同。因此，在第一區域10中虛設閘極結構220會被完全移除，但是一些虛設閘極結構220仍然殘留在第二區域20中。在第一區域10中的溝槽133之深度不等於在第二區域20中的溝槽之深度。如果有一些虛設閘極結構220仍然殘留在第二區域20中，會不利於後續填充真正的閘極介電層與閘極電極層。
需注意的是，相對於上述實施例，介於第一鰭式結構110a與第二鰭式結構110b之間的間距為約0.4奈米至約4奈米，且虛設閘極結構220在第一區域10中的蝕刻深度大致上等於虛設閘極結構220在第二區域20中的蝕刻深度。此有利於填充真正的閘極介電層(例如閘極介電層140)與閘極電極層(例如閘極電極層142)，其形成於第6F圖。
在形成溝槽133之後，閘極介電層140與閘極電極層142填充於溝槽133之中，如第6F圖所示，依據本揭露之一些實施例。因此，閘極電極結構144包括閘極介電層140與閘極電極層142。
在一些實施例中，閘極介電層140由高介電係數(high-k)之介電材料所組成。高介電係數(high-k)之介電材料之例子包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、矽氧化鉿(hafnium silicon oxide)、氮矽氧化鉿(hafnium silicon oxynitride)、氧化鉭鉿(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鋯鉿(hafnium zirconium oxide)、類似之材料或上述之組合。
在一些實施例中，閘極電極層142由金屬材料所組成。金屬材料包括N型功函數金屬或P型功函數金屬。N型功函數金屬包括鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)、錳(Mn)、鋯(Zr)或上述之組合。P型功函數金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)或上述之組合。
如第6F圖所示，閘極電極結構144橫越跨在鰭式結構110之中間部份之上。通道區域位於閘極電極結構144之下，且通道區域被閘極電極結構144所圍繞。
本揭露提供形成鰭式場效電晶體結構之實施例。鰭式結構形成於基板之上，基板具有第一區域與第二區域，且 隔離結構形成於基板之上。第一鰭式結構形成於第一區域之上，第二鰭式結構形成於第二區域之上，且第一鰭式結構之數量大於第二鰭式結構之數量。為了降低承載效應，在製作第一鰭式結構與第二鰭式結構之期間，犧牲層過度沉積於第一鰭式結構、第二鰭式結構與隔離結構之上。另言之，犧牲層之沉積厚度大於一般正常的高度(可能是5奈米)。如此一來，第一鰭式結構具有第一高度，第二鰭式結構具有第二高度，且介於第一鰭式結構與第二鰭式結構之間的間距為約0.4奈米至約4奈米。
既然承載效應已經被降低，介於第一高度與第二高度之間的高度差亦被降低。當高度差被降低時，提升了第一鰭式結構與第二鰭式結構的高度均勻性。因此，提升鰭式場效電晶體結構之性能表現。
在一些實施例中，本揭露提供一種鰭式場效電晶體裝置結構(FinFET device structure)包括：一基板，其中該基板包括一第一區域與一第二區域；一隔離結構形成於該基板之上；複數個第一鰭式結構形成於該第一區域之上；複數個第二鰭式結構形成於該第二區域之上，其中該些第一鰭式結構之數量大於該些第二鰭式結構；其中該些第一鰭式結構具有一第一高度，該第一高度從該隔離結構之上表面測量至該些第一鰭式結構之一上表面；該些第二鰭式結構具有一第二高度，該第二高度從該隔離結構之上表面測量至該些第二鰭式結構之一上表面；以及一間距介於該第一高度與第二高度之間，其中該間距之範圍為約0.4奈米至約4奈米。
在一些實施例中，本揭露提供一種鰭式場效電晶 體裝置結構，包括：一基板，其中該基板包括一第一區域與一第二區域；複數個第一鰭式結構形成於該第一區域之上；複數個第二鰭式結構形成於該第二區域之上；一隔離結構形成於該基板之上，其中該隔離結構包括一第一部份位於相鄰之兩個第一鰭式結構之間與一第二部份位於相鄰之兩個第二鰭式結構之間；以及其中該第一部份之一上表面與該第二部份之一上表面之間的一間距範圍為約0.4奈米至約4奈米。
在另一些實施例中，本揭露有關於一種鰭式場效電晶體裝置結構之形成方法，包括：提供一基板，其中該基板具有一第一區域與一第二區域；分別形成複數個第一鰭式結構於該第一區域之上與複數個第二鰭式結構於該第二區域之上，其中該些第一鰭式結構之數量大於該些第二鰭式結構；形成一犧牲層於該些第一鰭式結構與該些第二鰭式結構之上，其中一第一厚度從該些第一鰭式結構之一上表面測量至該犧牲層之一上表面，且其中該第一厚度為約10奈米至約50奈米；以及對該犧牲層進行一蝕刻製程，以形成一隔離結構於該基板之上，其中該些第一鰭式結構具有一第一高度，該第一高度從該隔離結構之上表面測量至該些第一鰭式結構之一上表面；該些第二鰭式結構具有一第二高度，該第二高度從該隔離結構之上表面測量至該些第二鰭式結構之一上表面；以及一間距介於該第一高度與第二高度之間，其中該間距之範圍為約0.4奈米至約4奈米。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技 術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧第一區域
20‧‧‧第二區域
102‧‧‧基板
110a‧‧‧第一鰭式結構
110b‧‧‧第二鰭式結構
112‧‧‧介電材料
114‧‧‧犧牲層
T1‧‧‧第一厚度
T2‧‧‧第二厚度

Claims (13)

  1. 一種鰭式場效電晶體裝置結構(FinFET device structure)，包括：一基板，其中該基板包括一第一區域與一第二區域；一隔離結構形成於該基板之上；複數個第一鰭式結構形成於該第一區域之上；複數個第二鰭式結構形成於該第二區域之上，其中該些第一鰭式結構之數量大於該些第二鰭式結構；其中該些第一鰭式結構具有一第一高度，該第一高度從該隔離結構之上表面測量至該些第一鰭式結構之一上表面；該些第二鰭式結構具有一第二高度，該第二高度從該隔離結構之上表面測量至該些第二鰭式結構之一上表面；以及一間距介於該第一高度與第二高度之間，其中該間距之範圍為約0.4奈米至約4奈米。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體裝置結構，其中該些第一鰭式結構之該上表面與該些第二鰭式結構之該上表面等高。
  3. 如申請專利範圍第1項所述之鰭式場效電晶體裝置結構，其中該第一高度為約10奈米至約50奈米。
  4. 如申請專利範圍第1項所述之鰭式場效電晶體裝置結構，其中兩個相鄰之該些第一鰭式結構之間具有一第一間距，兩個相鄰之該些第二鰭式結構之間具有一第二間距，且該第二間距大於該第一間距。
  5. 如申請專利範圍第1項所述之鰭式場效電晶體裝置結構， 其中兩個相鄰之該些第一鰭式結構之間具有一第一間距，兩個相鄰之該些第二鰭式結構之間具有一第二間距，且該第二間距等於該第一間距。
  6. 如申請專利範圍第1項所述之鰭式場效電晶體裝置結構，尚包括：一第一閘極結構，形成於該些第一鰭式結構之中間部份之上；以及一第二閘極結構，形成於該些第一鰭式結構之中間部份之上，其中該第一閘極結構之一上表面與該第二閘極結構之一上表面等高。
  7. 一種鰭式場效電晶體裝置結構，包括：一基板，其中該基板包括一第一區域與一第二區域；複數個第一鰭式結構形成於該第一區域之上；複數個第二鰭式結構形成於該第二區域之上；一隔離結構形成於該基板之上，其中該隔離結構包括一第一部份位於相鄰之兩個第一鰭式結構之間與一第二部份位於相鄰之兩個第二鰭式結構之間；以及其中該第一部份之一上表面與該第二部份之一上表面之間的一間距範圍為約0.4奈米至約4奈米。
  8. 如申請專利範圍第7項所述之鰭式場效電晶體裝置結構，尚包括：一閘極結構形成於該些第一鰭式結構與該些第二鰭式結構之中間部份之上，其中該閘極結構包括一高介電常數介電層與一金屬閘極電極層形成於高介電常數介電層之上。
  9. 如申請專利範圍第7項所述之鰭式場效電晶體裝置結構，其中兩個相鄰之該些第一鰭式結構之間具有一第一間距，兩個相鄰之該些第二鰭式結構之間具有一第二間距，且該第二間距等於該第一間距。
  10. 一種鰭式場效電晶體裝置結構之形成方法，包括：提供一基板，其中該基板具有一第一區域與一第二區域；分別形成複數個第一鰭式結構於該第一區域之上與複數個第二鰭式結構於該第二區域之上，其中該些第一鰭式結構之數量大於該些第二鰭式結構；形成一犧牲層於該些第一鰭式結構與該些第二鰭式結構之上，其中一第一厚度從該些第一鰭式結構之一上表面測量至該犧牲層之一上表面，且其中該第一厚度為約10奈米至約50奈米；以及對該犧牲層進行一蝕刻製程，以形成一隔離結構於該基板之上；其中該些第一鰭式結構具有一第一高度，該第一高度從該隔離結構之上表面測量至該些第一鰭式結構之一上表面；該些第二鰭式結構具有一第二高度，該第二高度從該隔離結構之上表面測量至該些第二鰭式結構之一上表面；以及一間距介於該第一高度與第二高度之間，其中該間距之範圍為約0.4奈米至約4奈米。
  11. 如申請專利範圍第10項所述之鰭式場效電晶體裝置結構之形成方法，其中形成複數個第一鰭式結構於該第一區域之上與複數個第二鰭式結構於該第二區域之上包括： 形成該些第一鰭式結構於該第一區域之上與該些第二鰭式結構於該第二區域之上，其中該第一鰭式結構之數量等於該第二鰭式結構之數量；以及移除一部份之第二鰭式結構，使得第一鰭式結構之數量大於該第二鰭式結構之數量。
  12. 如申請專利範圍第10項所述之鰭式場效電晶體裝置結構之形成方法，尚包括：形成一虛設閘極結構於該些第一鰭式結構與該些第二鰭式結構之中間部份之上；移除該些第一鰭式結構之該上表面，以形成凹口；形成一源極/汲極結構於該凹口之中；以及形成一層間介電層於該源極/汲極結構之上與該虛設閘極結構之上。
  13. 如申請專利範圍第12項所述之鰭式場效電晶體裝置結構之形成方法，尚包括：移除該虛設閘極結構，以形成一溝槽；形成一高介電常數層於該溝槽之中；以及形成一金屬閘極電極層於該高介電常數層之上。
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