KR101785154B1 - 핀 전계 효과 트랜지스터(ｆｉｎｆｅｔ) 디바이스 구조체 - Google Patents

핀 전계 효과 트랜지스터(ｆｉｎｆｅｔ) 디바이스 구조체 Download PDF

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Abstract

핀 전계 효과 트랜지스터 디바이스 구조체 및 그 형성 방법이 제공된다. FinFET 디바이스 구조체는 기판을 포함하며, 그 기판은 제1 영역 및 제2 영역을 포함한다. FinFET 디바이스 구조체는, 기판 상에 형성된 격리 구조체와 제1 영역 상에 형성된 제1 핀 구조체들을 포함한다. FinFET 디바이스 구조체는 또한 제2 영역 상에 형성된 제2 핀 구조체들을 포함하며, 제1 핀 구조체들의 개수는 제2 핀 구조체들의 개수보다 더 크다. 제1 핀 구조체들은 제1 높이를 가지며, 제2 핀 구조체들은 제2 높이를 가지며, 제1 높이와 제2 높이 사이의 갭은, 약 0.4 nm 내지 약 4 nm의 범위 내에 있다.

Description

핀 전계 효과 트랜지스터(ＦＩＮＦＥＴ) 디바이스 구조체{FIN FIELD EFFECT TRANSISTOR (FINFET) DEVICE STRUCTURE}
관련 출원의 교차 참조
본 출원은 2015년 3월 26일자로 출원되고, 명칭이 “Fin field effect transistor(FinFET) device structure”인 미국 가출원 제62/138,742호의 우선권을 주장하며, 그 전체는 참고로 본원에 통합된다.
본 발명은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 디바이스 구조체에 관한 것이다.
반도체 디바이스는 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연성 또는 유전체 재료층, 전도성 재료층, 및 반도성 재료층을 순차적으로 성막하고, 그 위에 회로 컴포넌트 및 요소를 형성하도록 리소그래피를 사용하여 다양한 재료층을 패터닝함으로써 제조된다. 많은 집적 회로가 통상적으로 단일 반도체 웨이퍼 상에서 제조되며, 스크라이브 라인을 따라 집적 회로들 사이를 쏘잉(sawing)함으로써 웨이퍼 상의 개별 다이들이 단일화(singulated)된다. 개별 다이는 통상적으로 멀티칩 모듈로, 또는 다른 유형의 패키징으로 개별적으로 패키징된다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 둘 다의 쟁점으로부터의 도전 과제로서 핀 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계의 개발을 일으켰다. FinFET은 기판으로부터 연장하는 얇은 수직 "핀(fin)"(또는 핀 구조체)을 갖도록 제조된다. FinFET의 채널은 이 수직 핀에 형성된다. 게이트가 핀 위에 제공된다. FinFET의 이점은 단채널 효과를 감소시키는 것과 전류 흐름을 더 높게 하는 것을 포함할 수도 있다.
기존의 FinFET 디바이스 및 FinFET 디바이스의 제조 방법은 일반적으로 그의 의도한 목적에 충분하였지만, 이들은 모든 점에서 완전히 만족스럽지는 못하였다
일부 실시형태들에 있어서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체가 제공된다. FinFET 디바이스 구조체는 기판을 포함하며, 이 기판은 제1 영역 및 제2 영역을 포함한다. FinFET 디바이스 구조체는 기판 상에 형성된 격리 구조체와 제1 영역상에 형성된 제1 핀 구조체를 포함한다. FinFET 디바이스 구조체는 또한 제2 영역 상에 형성된 제2 핀 구조체를 포함하며, 제1 핀 구조체의 개수는 제2 핀 구조체의 개수보다 더 크다. 제1 핀 구조체는, 격리 구조체의 상부 표면으로부터 제1 핀 구조체의 상부 표면까지 측정된 제1 높이를 가지며, 제2 핀 구조체는 격리 구조체의 상부 표면으로부터 제2 핀 구조체의 상부 표면까지 측정된 제2 높이를 가지며, 제1 높이와 제2 높이 사이의 갭은 약 0.4 nm 내지 약 4 nm의 범위를 가진다.
일부 실시형태들에 있어서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체가 제공된다. FinFET 디바이스 구조체는 기판을 포함하며, 이 기판은 제1 영역 및 제2 영역을 포함한다. FinFET 디바이스 구조체는 제1 영역에서의 기판 상에 형성된 제1 핀 구조체와 제2 영역에서의 기판 상에 형성된 제2 핀 구조체를 포함한다. FinFET 디바이스 구조체는, 기판 상에 형성된 격리 구조체를 더 포함하며, 상기 격리 구조체는, 2개의 인접한 제1 핀 구조체 사이에 위치된 제1 부분과 2개의 인접한 제2 핀 구조체 사이에 위치된 제2 부분을 포함한다. 제1 부분의 상부 표면과 제2 부분의 상부 표면 사이의 갭은 약 0.4 nm 내지 약 4 nm의 범위를 가진다.
일부 실시형태들에 있어서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하기 위한 방법이 제공된다. 이 방법은 기판을 제공하며, 이 기판은 제1 영역 및 제2 영역을 가진다. 이 방법은 또한 제1 영역과 제2 영역 상에 각각 제1 핀 구조체 및 제2 핀 구조체를 형성하는 단계를 포함하며, 제1 핀 구조체의 개수는 제2 핀 구조체의 개수보다 더 크다. 이 방법은 제1 핀 구조체 및 제2 핀 구조체 상에 희생층을 형성하는 단계를 더 포함하며, 제1 두께는 제1 핀 구조체의 상부 표면으로부터 희생층의 상부 표면까지 측정되며, 제1 두께는 약 10 nm 내지 약 50 nm의 범위를 포함한다. 이 방법은 기판 상에 격리 구조체를 형성하기 위하여 희생층에 에칭 프로세스를 수행하는 단계를 포함하며, 제1 핀 구조체는 격리 구조체의 상부 표면으로부터 제1 핀 구조체의 상부 표면까지 측정되는 제1 높이를 가지며, 제2 핀 구조체는 격리 구조체의 상부 표면으로부터 제2 핀 구조체의 상부 표면까지 측정된 제2 높이를 가지며, 제1 높이와 제2 높이 사이의 갭은 약 0.4 nm 내지 약 4 nm의 범위를 가진다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수 있다.
도 1은 본 개시의 일부 실시형태들에 따른, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 디바이스 구조체의 횡단면도를 나타낸다.
도 2a 내지 도 2h는 본 개시의 일부 실시형태들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하는 횡단면도를 나타낸다.
도 2ca는 본 개시의 일부 실시형태들에 따른, 도 2c의 다른 실시형태의 횡단면도를 나타낸다.
도 2ha는 본 개시의 일부 실시형태들에 따른, 도 2h의 다른 실시형태의 횡단면도를 나타낸다.
도 3a 내지 도 3c는 본 개시의 일부 실시형태들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하는 횡단면도를 나타낸다.
도 4a 내지 도 4g은 본 개시의 일부 실시형태들에 따른, 핀 전계 효과 트랜지스터(FinFET)를 형성하는 횡단면도를 나타낸다.
도 5a 및 도 5b는 본 개시의 일부 실시형태들에 따른, 핀 구조체 상에 게이트 구조체를 형성하는 횡단면도를 나타낸다.
도 6a 내지 도 6f는 본 개시의 일부 실시형태들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하는 횡단면도를 나타낸다.
본 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지는 아니다.
본 실시형태들의 일부 변형이 설명된다. 다양한 도면 및 예시적인 실시형태 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다. 방법 전에, 방법 동안 그리고 방법 후에 추가의 동작이 제공될 수 있고 설명된 동작들 중의 일부가 방법의 다른 실시형태에 대하여 교체되거나 제거될 수 있다는 것을 이해하여야 한다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하기 위한 실시형태들이 제공된다. 도 1은 본 개시의 일부 실시형태들에 따른 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체(100)의 횡단면도를 나타낸다.
도 1을 참조하면, 기판(102)이 제공되며, 격리 구조체(120)가 기판(102) 상에 형성된다. 격리 구조체(120)는 전기적 간섭 또는 누화를 방지한다. 기판(102)은 제1 영역(10) 및 제2 영역(20)을 가진다. 제1 핀 구조체(110a)는 제1 영역(10)의 기판(102) 상에 형성되며, 제2 핀 구조체(110b)는 제2 영역(20)의 기판(102) 상에 형성된다. 제1 핀 구조체(110a)는 실질적으로 서로 평행하다. 제2 핀 구조체(110b)는 실질적으로 서로 평행하다.
제1 영역(10)에서의 제1 핀 구조체(110a)의 개수는 제2 영역(20)에서의 제2 핀 구조체(110b)의 개수보다 더 크다. 일부 실시형태들에 있어서, 2개의 인접한 제1 핀 구조체(110a)는 제1 피치(P1)를 가지며, 2개의 인접한 제1 핀 구조체(110b)는 제2 피치(P2)를 가지며, 제2 피치(P2)는 제1 피치(P1) 보다 더 크다. 즉, 제1 핀 구조체(110a)의 패턴 밀도는 제2 핀 구조체(110b)의 패턴 밀도보다 더 크다.
제1 핀 구조체(110a)의 각각은 상부 부분 및 하부 부분을 가지며, 상부 부분은 격리 구조체(120)로부터 돌출되며, 하부 부분은 격리 구조체(120) 내에 매립된다. 제2 핀 구조체(110b)의 각각은 상부 부분 및 하부 부분을 가지며, 상부 부분은 격리 구조체(120)로부터 돌출되며, 하부 부분은 격리 구조체(120) 내에 매립된다. 제1 핀 구조체(110a)의 상부 표면은 제2 핀 구조체(110b)의 상부 표면과 실질적으로 동일한 높이를 가진다는 점에 주목하여야 한다.
제1 핀 구조체(110a)의 각각은 제1 높이(H1)를 가지며, 상기 제1 높이(H1)는, 격리 구조체(120)의 상부 표면으로부터 제1 핀 구조체(110a)의 상부 표면까지 측정된다. 제2 핀 구조체(110b)의 각각은 제2 높이(H2)를 가지며, 상기 제2 높이(H2)는, 격리 구조체(120)의 상부 표면으로부터 제2 핀 구조체(110b)의 상부 표면까지 측정된다. 일부 실시형태들에 있어서, 제1 높이(H1)는 약 30 nm 내지 약 50 nm의 범위를 가진다. 일부 실시형태들에 있어서, 제2 높이(H2)는 약 30.1 nm 내지 약 50.1 nm의 범위를 가진다. 일부 실시형태들에 있어서, 제1 높이(H1)와 제2 높이(H2) 사이의 갭(ΔH)은 약 0.4 nm 내지 약 4 nm의 범위를 가진다. 일부 실시형태들에 있어서, 제1 높이(H1)와 제2 높이(H2) 사이의 갭(ΔH)은 약 1 nm 내지 약 3 nm의 범위를 가진다.
도 2a 내지 도 2h는 본 개시의 일부 실시형태들에 따른, 도 1의 라인 AA’에 따라 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체(100)를 형성하는 횡단면도를 나타낸다.
도 2a에 도시된 바와 같이, FinFET 디바이스 구조체(100)는 기판(102)를 포함한다. 기판은 제1 영역(10)과 제2 영역(20)을 가진다. 기판(102)은 실리콘 또는 다른 반도체 재료로 이루어질 수도 있다. 대안적으로 또는 부가적으로, 기판(102)은 게르마늄과 같은 다른 기본적인 반도체 재료를 포함할 수도 있다. 일부 실시형태들에 있어서, 기판(102)은, 실리콘 카바이드, 갈륨 비소, 비화 인듐 또는 인화 인듐과 같은 합성 반도체로 이루어진다. 일부 실시형태들에 있어서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 인화 갈륨 비소(gallium arsenic phosphide), 또는 인화 갈륨 인듐(gallium indium phosphide)과 같은 합금 반도체로 이루어진다. 일부 실시형태들에 있어서, 기판(102)은 에피택셜 층을 포함한다. 예컨대, 기판(102)은 벌크 반도체 위에 가로 놓이는 에피택셜 층을 가진다.
그 후, 패드 층(104)과 하드 마스크 층(106)이 기판(102) 상에 형성되며, 포토레지스트 층(108)은 하드 마스크 층(106) 상에 형성된다. 포토레지스트 층(108)은 패터닝 프로세스에 의해 패터닝된다. 패터닝 프로세스는 포토리소그래피 프로세스 및 에칭 프로세스를 포함한다. 포토리소그래피 프로세스는, 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 포토레지스트 현상, 세척(rinsing) 및 건조(예컨대, 하드 베이킹)을 포함한다. 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스를 포함한다.
패드 층(104)은 기판(102)과 하드 마스크 층(106) 사이의 버퍼층이다. 또한, 패드 층(104)은 하드 마스크 층(106)이 제거될 때 정지층으로서 사용된다. 패드 층(104)은 실리콘 산화물로 이루어질 수도 있다. 하드 마스크 층(106)은 실리콘 옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드, 또는 다른 적용가능한 재료로 이루어질 수도 있다. 일부 다른 실시형태들에 있어서, 하나의 하드 마스크 층(106) 보다 더 많은 하드 마스크 층이 패드 층(104) 상에 형성된다.
패드 층(104)과 하드 마스크 층(106)은, 화학적 기상 증착(CVD) 프로세스, 고밀도 플라즈마 화학적 기상 증착(HDPCVD) 프로세스, 스핀-온 프로세스, 스퍼터링 프로세싱, 또는 다른 적용가능한 프로세스와 같은 증착 프로세스들에 의해 형성된다.
일부 실시형태들에 따르면, 도 2b에 도시된 바와 같이, 포토레지스트 층(108)이 패터닝된 이후에, 패드 층(104)과 하드 마스크 층(106)은, 마스크로서 패터닝된 포토레지스트 층(108)을 이용함으로써 패터닝된다. 그 결과, 패터닝된 패드 층(104)과 패터닝된 하드 마스크 층(106)이 획득된다.
그 후, 패터닝된 패드 층(104)과 패터닝된 하드 마스크(106)를 마스크로서 이용함으로써 핀 구조체(110)를 형성하기 위하여, 기판(102) 상에 에칭 프로세스를 수행한다. 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수도 있다. 일부 실시형태들에 있어서, 기판(102)은 건식 에칭 프로세스에 의해 에칭된다. 건식 에칭 프로세스는 SF6, CxFy, NF3 또는 이들의 조합과 같은 불소계 에천트 가스(fluorine-based etchant gas)를 이용하는 단계를 포함한다. 에칭 프로세스는 시간 제어된 프로세스일 수도 있고, 핀 구조체(110)가 미리 정해진 높이에 도달할 때 까지 지속될 수도 있다. 일부 다른 실시형태들에 있어서, 핀 구조체(110)는 상부 부분으로부터 하부 부분까지 점진적으로 증가하는 폭을 가진다.
일부 실시형태들에 따르면, 도 2c에 도시된 바와 같이, 핀 구조체(110)가 형성된 이후에, 포토레지스트 층(108)이 제거되고, 제2 영역(20)에서의 핀 구조체(110)의 일부가 제거된다. 따라서, 제1 핀 구조체(110a)는 제1 영역(10)에 형성되고, 제2 핀 구조체(110b)는 제2 영역(20)에 형성된다. 제1 트렌치(109a)는 2개의 인접한 제1 핀 구조체(110a) 사이에 형성되며, 제2 트렌치(109b)는 2개의 인접한 제2 핀 구조체(110b) 사이에 형성된다.
제1 영역(10)에서의 제1 핀 구조체(110a)의 패턴 밀도는 제2 영역(20)에서의 제2 핀 구조체(110b)의 패턴 밀도보다 더 크다는 점에 주목해야 한다. 제1 영역(10)에 형성된 디바이스들 및 제2 영역(20)에 형성된 디바이스들은 각각 독립적으로 상이한 기능을 수행한다.
도 2c에 도시된 바와 같이, 2개의 인접한 제1 핀 구조체(110a)는 제1 피치(P1)를 가지며, 2개의 인접한 제2 핀 구조체(110b)는 제2 피치(P2)를 가진다. 제2 피치(P2)는 제1 피치(P1)보다 더 크다. 즉, 제2 영역(20)에서의 제2 트렌치(109b)의 폭은 제1 영역(10)에서의 제1 트렌치(109a)의 폭보다 더 크다.
일부 다른 실시형태들에 있어서, 도 2ca에 도시된 바와 같이, 핀 구조체(110)의 제거된 부분은 완전히 제거되지 않고, 잔여 핀 부분(110c)이 제2 핀 구조체(110b)에 인접하여 형성된다. 일부 실시형태들에 있어서, 잔여 핀 부분(110c)의 높이는 제1 핀 구조체(110a)의 높이의 절반보다 더 작다.
제1 핀 구조체(110a) 및 제2 핀 구조체(110b)의 개수는 실제 애플리케이션에 따라서 조정될 수도 있음에 주목해야 하며, 제1 영역(10)에서의 4개의 제1 핀 구조체(110a) 및 제2 영역(20)에서의 2개의 제2 핀 구조체(110)로 제한되지 않는다.
일부 실시형태들에 따르면, 도 2d에 도시된 바와 같이, 제1 핀 구조체(110a) 및 제 2 핀 구조체(110b)가 형성된 이후에, 유전체 재료(112)는, 2개의 인접한, 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 사이의 제1 트렌치(109a) 및 제2 트렌치(109b) 내에 형성되며, 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 상에 형성된다.
일부 실시형태들에 있어서, 유전체 재료(112)는 실리콘 옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드, 불소 도핑된 실리케이트 글래스(fluoride-doped silicate glass; FSG) 또는 다른 로우 k 유전체 재료로 이루어진다. 유전체 재료(112)는 화학적 기상 증착(CVD) 프로세스, 스핀 온 글래스 프로세스, 또는 다른 적용가능한 프로세스에 의해 증착될 수도 있다.
그 후, 일부 실시형태들에 따르면, 도 2e에 도시된 바와 같이, 유전체 재료(112)는, 하드 마스크 층(106)의 상부 표면을 노출시키기 위하여 박화 또는 평탄화된다. 그 결과, 유전체 재료(112)의 상부 표면은 하드 마스크 층(106)의 상부 표면과 동일한 높이를 가진다. 일부 실시형태들에 있어서, 유전체 재료(112)는 화학적 기계적 연마(CMP) 프로세스에 의해 박화된다.
일부 실시형태들에 따르면, 도 2f에 도시된 바와 같이, 유전체 재료(112)가 박화 또는 평탄화된 이후에, 하드 마스크 층(106)과 패드 층(104)은, 리세스(113)를 형성하기 위하여 제거된다. 하드 마스크 층(106)과 패드 층(104)은, 건식 에칭 프로세스 또는 습식 에칭 프로세스와 같은 에칭 프로세스에 의해 제거된다.
일부 실시형태들에 따르면, 도 2g에 도시된 바와 같이, 리세스(113)가 형성된 이후에, 리세스(113) 내에 그리고 유전체 재료(112) 상에 희생층(114)이 형성된다. 희생층(114)는 제1 핀 구조체(110a)와 제2 핀 구조체(110b)의 상부 표면을 보호하는데 사용된다. 희생층(114)은 단일층 또는 복수의 층을 가질 수도 있다. 희생층(114)은 실리콘 옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드 또는 이들의 조합으로 이루어진다.
일부 다른 실시형태들에 있어서, 희생층(114)이 형성된 이후에, 핀 구조체(110)의 상부 표면 상에 이온 주입 프로세스(도시되지 않음)를 옵션적으로 수행한다. 이온 주입 프로세스는 도펀트로 채널 영역을 도핑하도록 구성되며, 채널 영역은 게이트 구조체(나중에 형성됨) 아래에 형성된다.
상이한 노광된 영역(또는 에칭된 영역)을 가진 구역에 있어서, 로딩 효과로 인하여 에칭 균일성을 제어하기가 어렵다. 핀 구조체의 집적도 및 에칭 전략에 따라서, 로딩 효과는 더 큰 노광 영역에 대한 에칭 레이트이며, 이 에칭 레이트는 이러한 효과가 더 작은 노광 영역에 대하여 행해지는 것보다 더 빠르거나 또는 더 느려지게 된다. 즉, 로딩 효과는, 큰 영역에서의 에칭 레이트가 작은 영역에서의 에칭 레이트와 일치하지 않는 것이다. 이는 로딩 효과가 패턴 밀도에 의해 영향받을 수도 있다는 것을 의미한다. 따라서, 상이한 영역(10, 20)에서 상이한 패턴 밀도를 가진 제1 핀 구조체(110a)과 제2 핀 구조체(110b)를 에칭하는 동안에, 에칭 깊이의 균일성을 제어하기가 더욱 어렵게 된다.
로딩 효과를 감소시키기 위하여, 희생층(114)은, 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 상에 과증착(over-deposit)된다. 즉, 희생층(114)의 증착 두께는 정규 두께보다 더 크다(약 5 nm 미만일 수도 있음).
희생층(114)의 두께는 로딩 효과를 감소시키기 위한 범위 내에서 유지된다. 일부 실시형태들에 있어서, 희생층(114)은 제1 영역(10)에서 제1 두께(T1)를 가지며, 제2 영역(20)에서 제2 두께(T2)를 가진다. 일부 실시형태들에 있어서, 제1 두께(T1)는 약 10 nm 내지 약 50 nm의 범위를 가진다. 일부 실시형태들에 있어서, 제2 두께(T2)는 약 10 nm 내지 약 50 nm의 범위를 가진다. 제1 두께(T1) 또는 제2 두께(T2)가 10 nm보다 더 작으면, 에칭 시간이 너무 짧아지고, 예상된 범위 내에서 에칭량을 유지하기가 어렵게 되므로, 유전체 층(112)이 과에칭된다. 제1 두께(T1) 또는 제2 두께(T2)가 50 nm보다 더 크면, 에칭 시간이 너무 길어지게 되므로, 제조 비용이 증가된다.
그 후, 일부 실시형태들에 따르면, 도 2h에 도시된 바와 같이, 희생층(114)이 제거된다. 그 후, 유전체 재료(112)의 상부 부분이 격리 구조체(120)를 형성하기 위하여 제거된다. 일부 실시형태들에 있어서, 희생층(114)은 에칭 프로세스에 의해 제거된다. 일부 실시형태들에 있어서, 유전체 재료(112)의 상부 부분은 다른 에칭 프로세스에 의해 제거된다. 잔여 유전체 재료(112)는 얕은 트렌치 격리(shallow trench isolation; STI) 구조체(120)로서 보여진다.
제1 핀 구조체(110a)의 상부 부분이 노출되고, 이 상부 부분은 격리 구조체(120)의 상부 표면으로부터 제1 핀 구조체(110a)의 상부 표면까지 측정되는 제1 높이(H1)을 가진다. 이와 유사하게, 제2 핀 구조체(110b)의 상부 부분이 노출되고, 제2 높이(H2)의 상부 부분은 격리 구조체(120)의 상부 표면으로부터 제2 핀 구조체(110b)의 상부 표면까지 측정되는 제2 높이(H2)를 가진다.
일부 실시형태들에 있어서, 제1 높이(H1)와 제2 높이(H2) 사이의 갭(ΔH)은 약 0.4 nm 내지 약 4 nm의 범위를 가진다. 제1 높이(H1)와 제2 높이(H2) 사이의 갭(ΔH)이 4 nm 보다 더 크면, 제1 핀 구조체(110a) 및 제2 핀 구조체(110b)에 대한 이하의 동작들에 의해 형성될 수 있는 증착층들(게이트 유전체 층 및 게이트 전극 층)의 두께의 균일성은 제어하기가 어렵다. 그에 반해, 갭(ΔH)이 약 0.4 nm 내지 약 4 nm의 범위 내에서 유지될 때, 증착된 층들의 두께의 균일성이 향상되므로, FinFET 구조체의 성능도 또한 향상된다.
일부 실시형태들에 있어서, 제1 높이(H1)에 대한 제1 두께(T1)의 비율(T1/H1)은 약 0.2 내지 약 0.5의 범위를 가진다. 비율이 0.5보다 더 크면, 잉여(excess) 희생층(114)이 낭비될 수 있고, 제조 비용은 높아진다. 이 비율이 0.2보다 작으면, 로딩 효과는 현저하게 될 수도 있다.
도 2ha는 본 개시의 일부 실시형태들에 따른, 도 2h의 다른 실시형태의 횡단면도를 나타낸다. 도 2ha에 도시된 바와 같이, 잔여 핀 구조체(110c)는 격리 구조체(120)에 의해 완전히 덮힌다.
도 3a 내지 도 3c는 본 개시의 일부 실시형태들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하는 횡단면도를 나타낸다.
도 3a를 참조하면, 제1 핀 구조체(110a)가 제1 영역(10)에서의 기판(102) 상에 형성되며, 제2 핀 구조체(110b)는 제2 영역(20)에서의 기판(102) 상에 형성된다.
그 후, 본 개시의 일부 실시형태들에 따르면, 도 3b에 도시된 바와 같이, 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 상에 유전체 층(112)이 형성된다. 유전체 층(112)은 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 상에 과증착된다. 전술한 바와 같이, 제1 영역(10)과 제2 영역(20) 사이의 로딩 효과는 과증착된 유전체 층(112)을 형성함으로써 감소된다.
본 개시의 일부 실시형태들에 따르면, 도 3c에 도시된 바와 같이, 유전체 층(112)이 형성된 이후에, 유전체 층(112)을 제거하기 위하여 에칭 프로세스를 수행한다. 또한, 패드 층(104)과 하드 마스크 층도 또한 제거된다. 그 결과, 제1 영역(10)에서의 제1 핀 구조체(110a)의 각각은 제1 높이(H1)을 가지며, 제2 영역(20)에서의 제2 핀 구조체(110b)의 각각은 제2 높이(H2)를 가진다. 일부 실시형태들에 있어서, 제1 높이(H1)와 제2 높이(H2) 사이의 갭(ΔH)은 약 0.4 nm 내지 약 4 nm의 범위를 가진다. 일부 실시형태들에 있어서, 제1 높이(H1)와 제2 높이(H2) 사이의 갭(ΔH)은 약 1 nm 내지 약 3 nm의 범위를 가진다.
도 4a 내지 도 4g는 본 개시의 일부 실시형태들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하는 횡단면도를 나타낸다.
도 4a를 참조하면, 기판(102) 상에 핀 구조체(110)가 형성된다. 제1 영역(10)에서의 핀 구조체(110)의 개수는 제2 영역(20)에서의 핀 구조체(110)의 개수와 동일하다.
본 개시의 일부 실시형태들에 따르면, 도 4b에 도시된 바와 같이, 핀 구조체(110)가 형성된 이후에, 제2 영역(20)에서의 제2 핀 구조체(110b)의 일부가 제거된다. 예컨대, 제2 핀 구조체(110b)의 개수는 4개에서 2개로 감소된다.
2개의 인접한 제1 핀 구조체(110a)는 제1 피치(P1)를 가지며, 2개의 인접한 제2 핀 구조체(110b)는 제3 피치(P3)를 가진다. 일부 실시형태들에 있어서, 제1 피치(P1)는 제3 피치(P3)와 실질적으로 동일하다. 제1 핀 구조체(110a)의 개수는 제2 핀 구조체(110b)의 개수보다 더 크며, 제1 영역(10)의 면적은 제2 영역(20)의 면적과 동일하다. 따라서, 제1 영역(10)에서의 제1 핀 구조체(110a)의 패턴 밀도는, 제2 영역(20)에서의 제2 핀 구조체(110b)의 패턴 밀도보다 더 크다.
본 개시의 일부 실시형태들에 따르면, 도 4c에 도시된 바와 같이, 제1 핀 구조체(110a)와 제2 핀 구조체(110b)가 형성된 이후에, 제1 핀 구조제(110a)와 제2 핀 구조체(110b) 상에 그리고 2개의 인접한 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 사이의 트렌치 상에 유전체층(112)이 형성된다.
본 개시의 일부 실시형태들에 따르면, 도 4d에 도시된 바와 같이, 유전체 층(112)이 형성된 이후에, 하드 마스크 층(106)의 상부 표면이 노출될 때 까지 유전체 층(112) 상에 평탄화 프로세스를 수행한다. 일부 실시형태들에 있어서, 평탄화 프로세스는 화학적 기계적 연마 프로세스(CMP)이다.
그 후, 본 개시의 일부 실시형태들에 따르면, 하드 마스크 층(106)과 패드 층(104)이 도 4e에 도시된 바와 같이 제거된다. 하드 마스크 층(106)과 패드 층(104)은 복수의 에칭 프로세스에 의해 독립적으로 제거된다.
그 후, 본 개시의 일부 실시형태들에 따르면, 도 4f에 도시된 바와 같이, 희생층(114)이 리세스(113) 내에 그리고 유전체 재료(112) 상에 형성된다. 전술한 바와 같이, 희생층(114)이 과증착되기 때문에, 로딩 효과가 감소된다. 그 결과, 핀 높이의 균일성이 향상된다.
그 후, 본 개시의 일부 실시형태들에 따르면, 도 4g에 도시된 바와 같이, 희생층(114)이 제거된다.
제1 영역(10)에서의 제1 핀 구조체(110a)는 제1 높이(H1)를 가지며, 제2 영역(20)에서의 제2 핀 구조체(110b)는 제2 높이(H2)를 가진다. 제1 높이(H1)와 제2 높이(H2) 사이의 높이 차는 ΔH로서 규정된다. 로딩 효과가 감소되기 때문에, 높이 차(ΔH)도 또한 감소된다. 높이 차(ΔH)가 감소될 때, 제1 핀 구조체(110a)와 제2 핀 구조체(110b)의 높이의 균일성이 향상된다. 따라서, FinFET 구조체의 성능이 향상된다.
도 5a 및 도 5b는 본 개시의 일부 실시형태들에 따른, 핀 구조체 상에 게이트 구조체를 형성하는 횡단면도를 나타낸다.
도 5a에 도시된 바와 같이, 게이트 구조체(220)는 제1 핀 구조체(110a)와 제2 핀 구조체(110b)의 중앙부 상에 형성된다. 게이트 구조체는 게이트 유전체 층(208)과 게이트 전극 층(210)을 포함한다. 게이트 스페이서(212)들은 제1 핀 구조체(110a)와 제2 핀 구조체(110b)의 대향 측벽들 상에 형성된다.
게이트 유전체 층(208)은, 실리콘 옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드, 고 유전체 상수(하이 k)를 가진 유전체 재료(들) 또는 이들의 조합과 같은 유전체 재료로 이루어진다. 게이트 유전체 층(208)은, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD (HDPCVD), 유기금속(metal-organic) CVD(MOCVD), 또는 플라즈마 인핸스드 CVD(PECVD)와 같은 증착 프로세스에 의해 형성된다.
일부 실시형태들에 있어서, 게이트 전극 층(210)은 도전성 또는 비도전성 재료로 이루어진다. 일부 실시형태들에 있어서, 게이트 구조체(220)는 더미 게이트 구조체이며, 게이트 전극 층(210)은 폴리실리콘으로 이루어진다. 게이트 전극 층(210)은, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 유기금속 CVD(MOCVD) 또는 플라즈마 인핸스드 CVD(PECVD)와 같은 증착 프로세스에 의해 형성된다.
도 5b에 도시된 바와 같이, 게이트 구조체(220)의 일부가 제거되기 때문에, 제1 게이트 구조체(220a)는 제1 영역(10)에 형성되고, 제2 게이트 구조체(220b)는 제2 영역(20)에 형성된다. 제1 게이트 구조체(220a)의 상부 표면은, 제2 게이트 구조체(220b)의 상부 표면과 실질적으로 동일한 높이를 가진다.
도 6a 내지 도 6f는 본 개시의 일부 실시형태들에 따른, 핀 구조체를 형성하는 횡단면도를 나타낸다.
도 6a에 도시된 바와 같이, 게이트 구조체(220)는 더미 게이트 구조체이다. 더미 게이트 구조체(220)는 제거될 수 있고, 리얼(real) 게이트 구조체에 의해 대체될 것이다. 더미 게이트 구조체(220)의 각각은 더미 게이트 유전체 층(208)과 더미 게이트 전극(210)을 포함한다.
그 후, 본 개시의 일부 실시형태들에 따르면, 도 6b에 도시된 바와 같이 제1 핀 구조체(110a)와 제2 핀 구조체(110b)의 상부 부분을 제거함으로써 캐비티(111)가 형성된다.
일부 실시형태들에 따르면, 캐비티(111)가 형성된 이후에, 소스/드레인(S/D) 구조체(130)가 도 6c에 도시된 바와 같이 캐비티(111) 내에 형성된다.
일부 실시형태들에 있어서, 소스/드레인 구조체(130)는 변형된 소스/드레인 구조체이다. 일부 실시형태들에 있어서, 소스/드레인 구조체(130)는, 실리콘 게르마늄(SiGe), 게르마늄(Ge), 비화 인듐(InAs), 비화 인듐 갈륨(InGaAs), 안티몬화 인듐(InSb), 비화 갈륨(GaAs), 안티몬화 갈륨(GaSb), 인화 인듐 알루미늄(InAlP), 인화 인듐(InP), 또는 이들의 조합을 포함한다.
일부 실시형태들에 있어서, 소스/드레인(S/D) 구조체(130)는 제1 핀 구조체(110a) 및 제2 핀 구조체(110b) 상에 변형된 재료를 에피택셜(epitaxial ; epi) 프로세스에 의해 성장시킴으로써 형성된다. 또한, 변형된 재료의 격자 상수는 기판(102)의 격자 상수와는 상이할 수도 있다. 에피택셜 프로세스는 선택적 에피택시 성장(selective epitaxy growth; SEG) 프로세스, CVD 증착 기술[예컨대, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)], 분자빔 에피택시, 또는 다른 적절한 epi 프로세스를 포함할 수도 있다.
그 후, 층간(inter-layer) 유전체(ILD) 구조체(132)는 일부 실시형태들에 따른, 도 6d에 도시된 바와 같이 기판(102) 위의 S/D 구조체(130) 위에 형성된다.
일부 실시형태들에 있어서, 층간 유전체(ILD) 재료는 격리 구조체(120) 및 더미 게이트 구조체(220) 위에 형성된다. 그 후, 더미 게이트 구조체(220)의 상부 표면이 노출될 때까지 ILD 재료에 대하여 연마 프로세스가 수행된다. 일부 실시형태들에 있어서, ILD 재료는 화학적 기계적 연마(CMP) 프로세스에 의해 평탄화된다. 그 결과. ILD 구조체(132)가 형성된다. 일부 실시형태들에 있어서, 컨택트 에칭 정지층(contact etch stop layer; CESL)(도시되지 않음)은 ILD 구조체(132)가 형성되기 이전에 형성된다.
ILD 구조체(132)는 2개의 인접한 제1 핀 구조체(110a) 사이에 위치된 제1 부분 및 2개의 인접한 제2 핀 구조체(110b) 사이에 위치된 제2 부분을 포함한다. ILD 구조체(132)의 제1 부분의 상부 표면과 ILD 구조체(132)의 제2 부분의 상부 표면 사이에 갭이 존재함을 주목하여야 한다. 일부 실시형태들에 있어서, 갭은 약 0.4 nm 내지 약 4 nm의 범위를 가진다. 일부 실시형태들에 있어서, 갭은 약 1 nm 내지 약 3 nm의 범위를 가진다.
층간 유전체(ILD) 재료는 실리콘 옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드, 테트라에톡시실란(tetraethoxysilane; TEOS), 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이스 글래스(borophosphosilicate glass; BPSG), 로우 k 유전체 재료, 및/또는 기타 적용가능한 유전체 재료와 같은 복수의 유전체 재료로 이루어진 다층을 포함할 수도 있다. 로우 k 유전체 재료의 예는 FSG(fluorinated silica glass), 탄소 도핑된 실리콘 옥사이드, 비정질 불소화된(fluorinated) 탄소, 파릴렌, 비스-벤조시클로부텐(bis-benzocyclobutene; BCB) 또는 폴리이미드를 포함하지만 이들로 제한되지는 않는다. 층간 유전체(ILD) 재료는, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 스핀 온 코팅, 또는 기타 적용가능한 프로세스들에 의해 형성될 수도 있다.
일부 실시형태들에 따르면, 도 6e에 도시된 바와 같이, ILD 구조체(132)가 형성된 이후에, 더미 게이트 구조체(220)는, ILD 구조체(132) 내에 트렌치(133)를 형성하기 위하여 제거된다. 더미 게이트 구조체(220)는 제1 에칭 프로세스 및 제2 에칭 프로세스를 수행함으로써 제거된다. 더미 게이트 전극 층(208)은 제1 에칭 프로세스에 의해 제거되며, 더미 게이트 유전체 층(210)은 제2 에칭 프로세스에 의해 제거된다. 일부 실시형태들에 있어서, 제1 에칭 프로세스는 건식 에칭 프로세스이며, 제2 에칭 프로세스는 습식 에칭 프로세스이다. 일부 실시형태들에 있어서, 건식 에칭 프로세스는, CF4, Ar, NF3, Cl2, He, HBr, O2, N2, CH3F, CH4, CH2F2, 또는 이들의 조합과 같은 에칭 가스를 이용하는 단계를 포함한다.
더미 게이트 구조체(220)가 제거되는 동안에, 제1 높이(H1)와 제2 높이(H2) 사이의 갭이 4 nm보다 더 크면, 제1 영역(10)에서의 제거된 더미 게이트 구조체(220)의 높이는, 제2 영역(20)에서의 제거된 더미 게이트 구조체(220)의 높이와 동일하지 않을 수도 있다. 그 결과, 제1 영역(10)에서의 더미 게이트 구조체(220)는 완전히 제거되지만, 더미 게이트 구조체(220)의 일부는 여전히 제2 영역(20)에 남겨져 있다. 제1 영역(10)에서의 트렌치(133)의 깊이는 제2 영역(20)에서의 트렌치(133)의 깊이와 동일하지 않다. 더미 게이트 구조체(120)의 일부가 제2 영역(20)에 남겨져 있으면, 나중에 형성되는 리얼 게이트 유전체 층과 리얼 게이트 전극 층을 충전하는 것이 유익하지 않게 된다.
전술한 실시형태와 대조하여, 제1 핀 구조체(110a)와 제2 핀 구조체(110b) 사이의 갭은, 약 0.4 nm 내지 약 4 nm의 범위로 유지되며, 제1 영역(10)에서의 더미 게이트 구조체(220)의 에칭된 깊이는 제2 영역(20)에서의 더미 게이트 구조체(220)의 에칭된 깊이와 실질적으로 동일하다는 점에 주목하여야 한다. 도 6f에 도시된 나중에 형성된 리얼 게이트 유전체 층(게이트 유전체 층(140) 등) 및 리얼 게이트 전극 층(게이트 전극 층(150) 등)을 충전시키는 것이 유리하다.
트렌치(133)가 형성된 이후에, 게이트 유전체 층(140)은 도 6f에 도시된 바와 같이 트렌치(133)에 충전된다. 따라서, 게이트 유전체 층(140) 및 게이트 전극 층(142)을 포함하는 게이트 구조체(144)가 획득된다.
일부 실시형태들에 있어서, 게이트 유전체 층(140)은 하이 k 유전체 재료로 이루어진다. 하이 k 유전체 재료는 하프늄 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 하프늄 디옥사이드-알루미나 합금, 하프늄 실리콘 옥사이드, 하프늄 실리콘 옥시니트라이드, 하프늄 탄탈륨 옥사이드, 하프늄 탄탈륨 옥사이드, 하프늄 지르코늄 옥사이드 등을 포함할 수도 있다.
일부 실시형태들에 있어서, 게이트 전극 층(142)은 금속 재료로 이루어진다. 금속 재료는 N-일함수(work function) 금속 또는 P-일함수 금속을 포함할 수도 있다. N-일 함수 금속은 텅스텐(W), 구리(Cu), 티타늄(Ti), 은(Ag), 알루미늄(Al), 티타늄 알루미늄 합금(TiAl), 티타늄 알루미늄 니트라이드(TiAlN), 탄탈륨 카바이드(TaC), 탄탈륨 카본 니트라이드(TaCN), 탄탈륨 실리콘 니트라이드(TaSiN), 망간(Mn), 지르코늄(Zr) 또는 이들의 조합을 포함한다. P-일 함수 금속은 티타늄 니트라이드(TiN), 텅스텐 니트라이트(WN), 탄탈륨 니트라이드(TaN), 루테늄(Ru) 또는 이들의 조합을 포함한다.
도 6f에 도시된 바와 같이, 게이트 구조체(144)는 핀 구조체(110)의 중앙부 위에 가로 놓인다. 채널 영역은 게이트 구조체(144) 아래에 형성되며, 채널 영역은 게이트 구조체(144)에 의해 둘러싸인다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하기 위한 실시형태들이 제공된다. 핀 구조체는 제1 영역 및 제2 영역을 가진 기판 상에 형성되며, 격리 구조체가 기판 상에 형성된다. 제1 핀 구조체는 제1 영역 상에 형성되며, 제2 핀 구조체는 제2 영역 상에 형성되며, 제1 핀 구조체의 개수는 제2 핀 구조체의 개수보다 더 크다. 로딩 효과를 감소시키기 위하여, 제1 핀 구조체 및 제2 핀 구조체의 제조 동안에, 제1 핀 구조체, 제2 핀 구조체 및 격리 구조체 상에 희생층이 과증착된다. 즉, 희생층의 증착 두께는 정규 두께보다 더 큰 두께(약 5 nm 미만일 수도 있음)를 가진다. 그 결과, 제1 구조체는 제1 높이를 가지며, 제2 핀 구조체는 제2 높이를 가지며, 제1 높이와 제2 높이 사이의 갭은 약 0.4 nm 내지 약 4 nm의 범위 내에서 유지된다.
로딩 효과가 감소되므로, 제1 높이와 제2 높이 사이의 높이 차도 또한 감소된다. 높이 차가 감소될 때, 제1 핀 구조체 및 제2 핀 구조체의 높이의 균일성이 향상된다. 따라서, FinFET 구조체의 성능이 향상된다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시형태들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시형태들과 동일한 목적을 달성하고 및/또는 동일한 이점을 달성하기 위하여 기타의 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 또한 이러한 등가의 구성이 본 개시의 사상과 범위로부터 벗어나지 않으며, 본 개시의 사상과 범위로부터 벗어나지 않고 다양한 변경, 대체, 및 변형을 가할 수 있다는 것을 인식해야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 디바이스 구조체에 있어서,
    제1 영역과 제2 영역을 포함하는 기판과,
    상기 기판 상에 형성된 격리 구조체(isolation structure)와,
    상기 제1 영역 상에 형성된 제1 핀 구조체들과,
    상기 제2 영역 상에 형성된 제2 핀 구조체들과,
    상기 제2 영역 상에 형성된 잔여 핀 구조체들
    을 포함하며,
    상기 제1 핀 구조체들의 개수는, 상기 제2 핀 구조체들의 개수보다 더 크며,
    상기 잔여 핀 구조체들은 상기 격리 구조체에 의해 완전히 덮이며,
    상기 제1 핀 구조체들은, 상기 격리 구조체의 상부 표면으로부터 상기 제1 핀 구조체들의 상부 표면까지 측정되는 제1 높이를 가지며,
    상기 제2 핀 구조체들은, 상기 격리 구조체의 상부 표면으로부터 상기 제2 핀 구조체들의 상부 표면까지 측정되는 제2 높이를 가지며,
    상기 제1 높이와 상기 제2 높이 사이의 갭은, 0.4 nm 내지 4 nm의 범위 내에 있는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체.
  2. 제1항에 있어서, 상기 제1 핀 구조체들의 상부 표면은 상기 제2 핀 구조체들의 상부 표면과 동일한 높이를 가지는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체.
  3. 제1항에 있어서, 2개의 인접한 제1 핀 구조체들은 제1 피치(pitch)를 가지며, 2개의 인접한 제2 핀 구조체들은 제2 피치를 가지며, 상기 제2 피치는 상기 제1 피치 이상인 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체.
  4. 제1항에 있어서,
    상기 제1 핀 구조체들의 중앙부 상에 형성된 제1 게이트 구조체와,
    상기 제2 핀 구조체들의 중앙부 상에 형성된 제2 게이트 구조체를 더 포함하며,
    상기 제1 게이트 구조체의 상부 표면은 상기 제2 게이트 구조체의 상부 표면과 동일한 높이를 가지는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체.
  5. 삭제
  6. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체에 있어서,
    제1 영역 및 제2 영역을 포함하는 기판과,
    상기 제1 영역에서의 상기 기판 상에 형성되는 제1 핀 구조체들과,
    상기 제2 영역에서의 상기 기판 상에 형성되는 제2 핀 구조체들과,
    상기 제2 영역 상에 형성된 잔여 핀 구조체들과,
    상기 기판 상에 형성된 격리 구조체
    를 포함하며,
    상기 잔여 핀 구조체들은 상기 격리 구조체에 의해 완전히 덮이며,
    상기 격리 구조체는, 2개의 인접한 제1 핀 구조체들 사이에 위치되는 제1 부분과 2개의 인접한 제2 핀 구조체들 사이에 위치되는 제2 부분을 포함하며,
    상기 제1 부분의 상부 표면과 상기 제2 부분의 상부 표면 사이의 갭은, 0.4 nm 내지 4 nm의 범위 내에 있는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체.
  7. 제6항에 있어서,
    상기 제1 핀 구조체들 및 상기 제2 핀 구조체들의 중앙부 상에 형성된 게이트 구조체를 더 포함하며,
    상기 게이트 구조체는 하이-k 유전체 층 및 상기 하이-k 유전체 층 상에 형성된 금속 게이트 전극 층을 포함하는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체.
  8. 제7항에 있어서,
    상기 게이트 구조체에 인접한 소스/드레인(source/drain; S/D) 구조체와,
    상기 S/D 구조체 상에 그리고 상기 기판 상에 형성된 층간 유전체(inter-layer dielectric; ILD) 구조체를 더 포함하는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체.
  9. 삭제
  10. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하기 위한 방법에 있어서,
    제1 영역과 제2 영역을 갖는 기판을 제공하는 단계와,
    상기 제1 영역 및 상기 제2 영역 상에 각각 제1 핀 구조체들 및 제2 핀 구조체들을 형성하는 단계로서, 상기 제1 핀 구조체들의 개수는 상기 제2 핀 구조체들의 개수보다 더 큰 것인, 상기 제1 핀 구조체들 및 제2 핀 구조체들을 형성하는 단계와,
    상기 제1 핀 구조체들 및 상기 제2 핀 구조체들 상에 희생층을 형성하는 단계로서, 제1 두께가 상기 제1 핀 구조체들의 상부 표면으로부터 상기 희생층의 상부 표면까지 측정되며, 상기 제1 두께는 10 nm 내지 50 nm의 범위 내에 있는 것인, 상기 희생층을 형성하는 단계와,
    상기 기판 상에 격리 구조체를 형성하기 위하여 상기 희생층에 대하여 에칭 프로세스를 수행하는 단계
    를 포함하며,
    상기 제1 핀 구조체들은, 상기 격리 구조체의 상부 표면으로부터 상기 제1 핀 구조체들의 상부 표면까지 측정되는 제1 높이를 가지며,
    상기 제2 핀 구조체들은, 상기 격리 구조체의 상부 표면으로부터 상기 제2 핀 구조체들의 상부 표면까지 측정되는 제2 높이를 가지며,
    상기 제1 높이와 상기 제2 높이 사이의 갭은, 0.4 nm 내지 4 nm의 범위 내에 있는 것인 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조체를 형성하기 위한 방법.
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