TWI575742B - 鰭式場效電晶體元件結構與其形成方法 - Google Patents

鰭式場效電晶體元件結構與其形成方法 Download PDF

Info

Publication number
TWI575742B
TWI575742B TW104136451A TW104136451A TWI575742B TW I575742 B TWI575742 B TW I575742B TW 104136451 A TW104136451 A TW 104136451A TW 104136451 A TW104136451 A TW 104136451A TW I575742 B TWI575742 B TW I575742B
Authority
TW
Taiwan
Prior art keywords
fin
ild
gate
interlayer dielectric
bottom portion
Prior art date
Application number
TW104136451A
Other languages
English (en)
Other versions
TW201631766A (zh
Inventor
溫宗堯
邱耀德
王聖禎
世海 楊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201631766A publication Critical patent/TW201631766A/zh
Application granted granted Critical
Publication of TWI575742B publication Critical patent/TWI575742B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)

Description

鰭式場效電晶體元件結構與其形成方法
本揭露係有關於一種半導體結構，且特別有關於一種鰭式場效電晶體元件結構與其形成方法。
半導體裝置使用於各種電子應用中，舉例而言，諸如個人電腦、手機、數位相機以及其他電子設備。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。通常在單一個半導體晶圓上製造許多積體電路，並且藉由沿著切割線在積體電路之間進行切割，以切割位在晶圓上的各個晶粒。舉例而言，接著將個別的晶粒分別封裝在多晶片模組中或其它類型的封裝結構中。
隨著半導體工業進展到奈米技術製程節點，以追求高裝置密度、高性能與低成本。因為製造與設計方面的問題所帶來的挑戰，因此三維設計開始發展，例如鰭式場效電晶體(FinFET)。鰭式場效電晶體(FinFET)具有從基板延伸出來的薄的垂直”鰭”。鰭式場效電晶體的通道形成於垂直鰭之中。閘極位於鰭之上。鰭式場效電晶體之優點可包括降低短通道效應與 高電流流通。
雖然現有的鰭式場效電晶體元件及其製造方法已普遍足以達成預期的目標，然而卻無法完全滿足所有需求。
本揭露提供一種鰭式場效電晶體元件結構(FinFET device structure)，包括：一基板；一鰭式結構，從該基板延伸向上；一隔離結構，形成在該基板上，其中，該鰭式結構埋設於該隔離結構之中；一閘極結構，形成於該鰭式結構之一中間部份之上，其中該閘極結構具有沿著平行於鰭式結構方向之一頂部份與沿著平行於鰭式結構方向之一底部份，其中該頂部份具有一頂部寬度，該底部份具有一底部寬度，且該底部寬度大於該頂部寬度；以及一源極/汲極結構，形成相鄰於該閘極結構。
本揭露亦提供一種鰭式場效電晶體元件結構，包括：一基板；一鰭結構，從該基板延伸向上；一閘極結構，橫越位於該鰭結構之上，其中該閘極結構具有一頂部份與一底部份，該閘極結構之頂部份具有垂直側壁，且該底部份具有傾斜側壁；一源極/汲極(S/D)結構，形成相鄰於該閘極結構；以及一層間介電(ILD)結構，形成相鄰於該閘極結構，其中該層間介電(ILD)結構具有一梯度鍺(Ge)濃度。
本揭露又提供一種鰭式場效電晶體元件結構之形成方法，包括：接受一基板；形成一鰭式結構於該基板之上；形成一隔離結構於該基板之上，其中該鰭式結構埋設於該隔離結構之中；形成一虛設閘極結構於該鰭式結構之一中間部份之 上；形成一源極/汲極(S/D)結構相鄰於該虛設閘極結構；形成一層間介電(ILD)結構相鄰於該虛設閘極結構，其中該層間介電(ILD)結構具有一梯度鍺濃度；移除該虛設閘極結構，以形成一溝槽；移除一部份之該層間介電(ILD)結構，以擴大該溝槽之一底部之一寬度；以及填充一閘極結構於該溝槽中。
100A‧‧‧鰭式場效電晶體元件結構
100B‧‧‧鰭式場效電晶體元件結構
102‧‧‧基板
104‧‧‧介電層
106‧‧‧硬罩幕層
108‧‧‧光阻層
110‧‧‧鰭式結構
112‧‧‧隔離結構
114‧‧‧虛設閘極介電層
116‧‧‧虛設閘極層
118‧‧‧硬罩幕層
120‧‧‧虛設閘極結構
122‧‧‧間隙壁
130‧‧‧源極/汲極(S/D)結構
136‧‧‧層間介電(ILD)結構
136T‧‧‧頂表面
136B‧‧‧下表面
136c‧‧‧頂部份
136d‧‧‧底部份
138‧‧‧溝槽
140‧‧‧第二間隙壁
142‧‧‧閘極介電層
144‧‧‧閘極電極層
146‧‧‧閘極結構
402‧‧‧第二間隙壁
404‧‧‧閘極介電層
406‧‧‧閘極電極層
H1‧‧‧高度
T1‧‧‧厚度
P‧‧‧間距
D1、D2、D3、D4‧‧‧水平距離
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A-1O圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FiuFET device structure)之各個製程階段之剖面圖。
第1O’圖顯示顯示根據本揭露之一些實施例沿著第1O圖之AA’線所得之剖面圖。
第2A-2F圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)之各個製程階段之剖面圖。
第2F’圖顯示依據本揭露之一些實施例之沿著第2F圖之BB’線所得之剖面圖。
第3A-3C圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)之示意圖。
第4圖顯示鰭式場效電晶體元件結構(FinFET device structure)之比較例之剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
本揭露提供形成鰭式場效電晶體(FinFET)元件結構之實施例。第1A-1O圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100A之各個製程階段之剖面圖。
鰭式場效電晶體結構100A包括基板102。基板102可以由矽或其他半導體材料所組成。另外且額外的，基板102可包括其他元素半導體，例如，鍺。在一些實施例中，基板102 由化合物半導體所組成，例如，碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenic,GaAs)、砷化銦(indium arsenide,InAs)或磷化銦(indium phosphide,InP)。在一些實施例中，基板102由合金半導體所組成，例如矽鍺(Silicon germanium,SiGe)、矽碳化鍺(silicon germanium carbide,SiGeC)、砷磷化鎵(gallium arsenic phosphide,GaAsP)或磷化鎵銦(gallium indium phosphide,GaInP)。在一些實施例中，基板102包括磊晶層。舉例而言，基板102是磊晶層位於塊狀半導體之上。
之後，介電層104與硬罩幕層106形成於基板102之上，且光阻層108形成於硬罩幕層106之上。藉由圖案化製程圖案化光阻層108。圖案化製程包括微影製程與蝕刻製程。微影製程包括光阻塗佈(photoresist coating)(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure)、光阻顯影(developing photoresist)、潤洗(rising)、乾燥(例如硬烘烤(hard baking))。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。
介電層104是介於基板102與硬罩幕層106之間的緩衝層。另外，當去除硬罩幕層106時，介電層104用作停止層。介電層104可以由氧化矽製成。硬罩幕層106可以由氧化矽、氮化矽、氮氧化矽或其他適用的材料製成。在一些其他實施例中，形成多於一個的硬罩幕層106在介電層104上。
藉由沉積製程來形成介電層104和硬罩幕層106，諸如化學氣相沉積(chemical vapor deposition,CVD)製程、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition,HDPCVD)製程、旋塗製程、濺鍍(sputtering)製程或其他合適的製程。
如第1B圖所示，根據一些實施例，在圖案化光阻層108之後，藉由將圖案化的光阻層108作為罩幕，以圖案化介電層104和硬罩幕層106。結果得到圖案化的介電層104和圖案化的硬罩幕層106。然後，去除圖案化的光阻層108。
之後，藉由將圖案化的介電層104和圖案化的硬罩幕層106作為罩幕，對基板102進行蝕刻製程，以形成鰭式結構110。蝕刻製程可以是乾式蝕刻製程或濕式蝕刻製程。蝕刻製程可以是時間控制的製程，並且蝕刻製程持續到鰭式結構110達到預定的高度。
應該注意，可以根據實際應用來調節鰭式結構110的數量，並且不限於一個鰭式結構110。在一些其他實施例中，鰭結構110具有從頂部至底部逐漸增大的寬度。
然後，如第1C圖所示，根據一些實施例，形成介電材料111於鰭結構110上。在一些實施例中，介電材料111由氧化矽、氮化矽、氮氧化矽、摻雜氟化物的矽酸鹽玻璃(fluoride-doped silicate glass,FSG)或其他低介電常數介電材料(low-k dielectric material)製成。可以藉由化學氣相沉積(CVD)製程、旋塗玻璃製程(spin-on-glass process)或其他適用的製程，以沉積介電材料111。
之後，如第1D圖所示，根據一些實施例，薄化或平坦化介電材料111，以形成隔離結構112。在一些實施例中，藉由化學機械研磨(chemical mechanical polishing,CMP)製 程，以薄化介電材料111。如此一來，暴露鰭式結構110之上部份，且移除介電層104和硬罩幕層106。隔離結構112之上表面與鰭式結構110之上表面等高。
之後，如第1E圖所示，根據一些實施例，移除隔離結構112之上部份。如此一來，鰭式結構110突出於隔離結構112。另言之，鰭式結構110之上部份高於隔離結構112。藉由濕式蝕刻製程或乾式蝕刻製程移除隔離結構112之上部份。剩餘的隔離結構112視為淺溝隔離結構(STI)。
之後，如第1F圖所示，根據一些實施例，形成虛設閘極介電層(dummy gate dielectric layer)114和虛設閘極層(dummy gate electrode)116於鰭式結構110與隔離結構112之上。在一些實施例中，虛設閘極介電層114由介電材料製成，例如氧化矽、氮化矽、氮氧化矽、具有高介電常數(high-k)的介電材料或上述的組合。藉由沉積製程以形成虛設閘極介電層114，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、金屬有機物化學氣相沉積(metal organic CVD,MOCVD)或電漿增強化學氣相沉積(PECVD)。
在一些實施例中，虛設閘極層(dummy gate electrode)116由導電或非導電材料所組成。在一些實施例中，虛設閘極層116由多晶矽所組成。藉由沉積製程以形成虛設閘極層116，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、金屬有機物化學氣相沉積(metal organic CVD, MOCVD)或電漿增強化學氣相沉積(PECVD)。
在形成虛設閘極層116之後，如第1G圖所示，根據一些實施例，形成硬罩幕層118於虛設閘極層116上。圖案化硬罩幕層118，以形成圖案化的硬罩幕層118。圖案化的硬罩幕層118用於在隨後的製程期間保護下方各層免受蝕刻。
在形成圖案化的硬罩幕層118之後，如第1H圖所示，根據一些實施例，去除部分的虛設閘極介電層114和部分的虛設閘極層116，以形成虛設閘極結構120。虛設閘極結構120包括位於圖案化的硬罩幕層118下方的部分的虛設閘極介電層114和部分的虛設閘極層116。鰭式結構110未被虛設閘極介電層114所覆蓋，除了被虛設閘極結構120所覆蓋的部份除外。藉由蝕刻製程，例如濕式蝕刻製程或乾式蝕刻製程的蝕刻製程，以移除部分的虛設閘極介電層114和部分的虛設閘極層116。
在形成虛設閘極結構120之後，如第1I圖所示，根據一些實施例，在虛設閘極結構120的相對的兩側壁之上形成間隙壁122。在一些實施例中，間隙壁122由氮化矽、碳化矽、氮氧化矽、碳化矽、氧化矽、氫化矽、其他合適的材料或上述之組合製得。
之後，如第1J圖所示，根據一些實施例，移除鰭式結構110之上部份，以形成凹口(圖中未顯示)，之及源極/汲極(S/D)結構130形成於凹口中。在一些實施例中，源極/汲極結構130是應變的源極/汲極結構(strained source/drain structures)。在一些實施例中，源極/汲極結構130藉由磊晶製程成長應力材料於鰭式結構110之凹口中而形成。在一些實施例中，應力材 料之晶格常數不同於基板102之晶格常數。
在一些實施例中，源極/汲極結構130包括鍺(Ge)、矽鍺(SiGe)、砷化銦(InAs)、砷化銦鎵(InGaAs)、銻化銦(InSb)、砷化鎵(GaAs)、銻化鎵(GaSb)、磷化銦鋁(InAlP)、磷化銦(InP)或上述之組合。磊晶製程可以包括選擇性磊晶生長(selective epitaxy growth,SEG)製程、CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶(molecular beam epitaxy)或其他合適的磊晶(epi)製程。
在一些實施例中，在形成源極/汲極結構130之後，形成接觸蝕刻停止層(未顯示)於源極/汲極結構130與虛設閘極結構120之上。在一些實施例中，接觸蝕刻停止層由氮化矽、氮氧化矽及/或其他合適的材料所形成。接觸蝕刻停止層可由電漿增強化學氣相沉積製程、低壓化學氣相沉積製程或其他合適的製程所形成。
之後，如第1K圖所示，根據一些實施例，形成層間介電(inter-layer dielectric,ILD)結構136於基板102之上。在一些實施例中，形成層間介電(ILD)材料於隔離結構112之上且接著平坦化之層間介電材料，以形成層間介電(ILD)結構136。
如第1K圖所示，層間介電(ILD)結構136具有高度H1。在一些實施例中，高度H1之範圍為約90奈米至約150奈米。層間介電(ILD)結構136具有頂部份136c與底部份136d。底部份136d之高度是層間介電(ILD)結構136之三分之一。底部份136d是從底表面136B至底部份136d之上表面(亦即，高度H1之三分 之一)之間的距離。頂部份136c之高度是層間介電(ILD)結構136之三分之二。頂部份136c是從頂表面136T至頂部份136c之下表面之間的距離。並未有真正的介面介於頂部份136c與底部份136d之間。頂部份136c與底部份136d用於定義鍺濃度的輪廓。在一些實施例中，頂部份136c之鍺濃度為約0.1%至約5%。在一些實施例中，底部份136d之鍺濃度為約40%至約50%。
須注意到的是，層間介電(ILD)結構136具有梯度鍺濃度，且鍺的濃度從層間介電(ILD)結構136之頂表面136T到底表面136B逐漸增加。在一些實施例中，在層間介電(ILD)結構136之頂表面136T到底表面136B之間的鍺的濃度差值為約0.1%至約50%。如果鍺的濃度差值太高，層間介電(ILD)結構136之原本特性會被改變。如果鍺的濃度差值可能會是低的，介於頂部份136c與底部份136d之間的蝕刻選擇比會太低，因此層間介電(ILD)結構136之底部份136d可能未被移除。
如第1K圖所示，源極/汲極(S/D)結構130之上表面高於層間介電(ILD)結構136之底部份136d之上表面。
層間介電(ILD)結構136由摻雜鍺之層間介電(ILD)材料所組成。摻雜鍺之層間介電(ILD)材料包括介電材料與鍺。介電材料可以由氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane,TEOS)、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、低介電常數介電(low-k)材料、極低介電常數介電(low-k)材料(extreme low-k,ELK)及/或其他適用的介電材料所組成。低介電常數介電材料的實例包括但不限於含氟矽玻璃 (fluorinated silica glass,FSG)、摻雜碳的氧化矽(carbon doped silicon oxide)、氟化非晶碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes,BCB)或聚醯亞胺(polyimide)。
極低介電常數介電(low-k)材料(extreme low-k,ELK)由介電常數低於2.5的介電(low-k)材料所組成。極低介電常數介電(low-k)材料包括碳摻雜的氧化矽(carbon doped silicon oxide)、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes,BCB)、聚四氟乙烯(polytetrafluoroethylene,PTFE)(Teflon，特氟龍)或碳氧化矽聚合物(orsilicon oxycarbide polymers,SiOC)。在一些實施例中，極低介電常數(ELK)介電材料由包括多孔形式的現有的介電材料的材料製成，諸如氫倍半矽氧烷(hydrogen silsesquioxane,HSQ)、多孔甲基倍半矽氧烷(porous methyl silsesquioxane,MSQ)、多孔聚芳醚(porous polyarylether,PAE)、多孔SiLK(porous SiLK)或多孔氧化矽(SiO2)。
可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗、或其他適用的製程形成摻雜鍺之層間介電(ILD)材料。
在一些實施例中，藉由混合含矽前驅化合物(silicon-containing precursor compound)與含鍺前驅化合物(germanium-containing precursor)到腔體中，進行沉積製程，以形成摻雜鍺之層間介電(ILD)材料。含矽前驅化合物包括四乙氧基矽烷(tetraethoxysilane,TEOS)、矽甲烷(silane,SiH4)、 二矽乙烷(disilane,Si2H6)、三矽丙烷(trisilane,Si3H8)、二氯矽甲烷(dichlorosilane(DCS),Si2H2Cl2)、其他適合的含矽前驅物氣體或上述之組合。含鍺前驅化合物包括四氫化鍺(germane,GeH4)、二鍺烷(digermane,Ge2H6)、四氯化鍺(germanium tetrachloride(GeCl4)、二氯化鍺(germanium dichloride (GeCl2)、其他適合的含鍺前驅物氣體或上述之組合。
沉積製程可以是化學氣相沉積(CVD)製程。在一些實施例中，於溫度範圍為約300度至約500度進行化學氣相沉積(CVD)製程。在一些實施例中，於壓力範圍為約50mBar至約500mBar進行化學氣相沉積(CVD)製程。
在形成層間介電(ILD)結構136之後，如第1L圖所示，移除虛設閘極結構120，以在層間介電(ILD)結構136中形成溝槽138。藉由進行第一蝕刻製程和第二蝕刻製程，以去除虛設閘極結構120。藉由第一蝕刻製程，以去除虛設閘極層116，並且藉由第二蝕刻製程去除虛設閘極介電層114。需注意的是，鰭式結構110並未被移除，因此鰭式結構110之中間部份因為溝槽138而暴露。
在溝槽138形成之後，如第1M圖所示，移除間隙壁122與一部份之層間介電(ILD)結構136，以擴大溝槽138之寬度。更特定而言，移除一部份之層間介電(ILD)結構136之底部份136d，因此，溝槽138具有較寬的底部，且溝槽之底部具有底部寬度平行於鰭式結構110。在一些實施例中，間隙壁122與層間介電(ILD)結構136分別被蝕刻製程所移除。如上所述，鰭式結構110之中間部份並未被移除，而由溝槽138所暴露。
需注意的是，如上所述，層間介電(ILD)結構136具有梯度鍺濃度，且鍺濃度從層間介電(ILD)結構136之頂表面136T到底表面136B逐漸增加。具有較高鍺濃度之層間介電(ILD)結構136之蝕刻速度大於具有較低鍺濃度之層間介電(ILD)結構136。因此，當進行蝕刻製程時，層間介電(ILD)結構136之底部份136d被移除，但是卻留下頂部份136c。已擴大的溝槽138的底部之寬度逐漸增加。
之後，如第1N圖所示，根據一些實施例，第二間隙壁140形成於擴大溝槽138之中。第二間隙壁140形成於擴大溝槽138之相對兩側之側壁上。第二間隙壁140襯於溝槽138之側壁上。第二間隙壁140具有頂部份與底部份。第二間隙壁140之底部份傾斜於層間介電(ILD)結構136之側壁。
之後，如第1O圖所示，根據一些實施例，閘極介電層142和閘電極層144依序形成於溝槽138內。因此，獲得包括閘極介電層142和閘極層144的閘極結構146。
在一些實施例中，閘極介電層142由高介電常數(high-k)材料製成。高介電常數材料可以包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、氧化鉿矽(hafnium silicon oxide)、氮氧化鉿矽(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)或類似之材料等。
在一些實施例中，閘極層144由金屬材料製成。金 屬材料可以包括N型功函金屬或P型功函金屬。N型功函金屬包括鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)或上述之組合。P功函金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)或上述之組合。
需注意的是，閘極結構146具有底部份與頂部份，底部份具有底部寬度平行於鰭式結構110之方向，且頂部份具有頂部寬度平行於鰭式結構110之方向，底部寬度大於頂部寬度。閘極結構146之頂部份具有垂直側壁，且閘極結構146之底部份具有傾斜側壁。更特定而言，閘極介電層142之底部份之寬度逐漸增加。
如第1O圖所示，閘極結構146之底部份具有似喇叭形狀(trumpet-like)。在一些其他實施例中，閘極結構146之底部份具有似鑽石形狀(diamond-like)、似燒杯形狀(breaker-like)或似瓶子形狀(vase-like shape)。
第1O’圖顯示根據本揭露之一些實施例沿著第1O圖之AA’線所得之剖面圖。沿著線AA’無法觀察到第二間隙壁140、閘極介電層142與閘極電極層144，為了顯示閘極結構146與源極/汲極結構130之間的關係，在第1O’圖中之虛線代表第二間隙壁140、閘極介電層142與閘極電極層144之投影圖。
需注意的是，既然溝槽138具有寬的底部份，第二間隙壁140首先襯於溝槽138之側壁，其也具有寬的底部份。第二間隙壁140之底部份具有傾斜側壁。此外，閘極介電層142與閘極電極層144依序填充到溝槽138中。閘極電極層144具有傾 斜底部份且閘極電極層144之底部份之寬度從上到下逐漸增加。另言之，閘極電極層144之底部份傾斜於隔離結構112之上表面。
第4圖顯示鰭式場效電晶體元件結構(FinFET device structure)之比較例之剖面圖。一對第二間隙壁402具有垂直側壁，且閘極介電層404與閘極電極層406具有垂直側壁。
鄰近度(proximity)由閘極電極層144之投影圖與源極/汲極(S/D)結構130之間的距離所定義。需注意的是，源極/汲極(S/D)結構130具有似梯形結構，其中源極/汲極(S/D)結構130之底部份窄於頂部份。如第4圖所示，頂部之鄰近度(proximity)由源極/汲極(S/D)結構130之上表面與投影的閘極電極層406之間的水平距離D1所定義。底部之鄰近度(proximity)由源極/汲極(S/D)結構130之底表面與投影的閘極電極層406之間的水平距離D2所定義。水平距離D2明顯大於水平距離D1。然而，因為頂部之鄰近度(proximity)與底部之鄰近度(proximity)之間的較大差值而導致降解鰭式場效電晶體元件結構之性能表現。
與第4圖之第二閘極電極層406具有垂直之底部份相比，在第1O’圖的閘極電極層144具有縮短的底部份，用於縮短底部之鄰近度(proximity)。底部之鄰近度(proximity)由源極/汲極(S/D)結構130之底表面與投影的閘極電極層406之間的水平距離D4所定義。頂部之鄰近度(proximity)由源極/汲極(S/D)結構130之上表面與投影的閘極電極層406之間的水平距離D3所定義。由於形成閘極電極層144之傾斜底部份，因此，在第 1O’圖的水平距離D4短於第4圖的水平距離D2。
比較垂直閘極電極層406，閘極電極層144之底部份具有傾斜側壁。因此，可藉由形成傾斜底部份之閘極電極層144，減少距離D3與距離D4之間的差值。
須注意的是，在第1O’圖中，距離D3與距離D4之間的差值小於第4圖中距離D1與距離D2之間的差值。因而提高鄰近度(proximity)的均勻性。此外，由於提高鄰近度(proximity)的均勻性，而提升鰭式場效電晶體元件結構之性能表現。
第2A-2F圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100B之各個製程階段之剖面圖。
如第2A圖所示，虛設閘極結構120橫越於鰭式結構110之中間部份之上。虛設閘極結構120包括虛設閘極介電層114與虛設閘極電極層116。間隙壁122形成於虛設閘極電極層116之相對兩側之上。
之後，如第2B圖所示，根據一些實施例，移除一部份之鰭式結構110，以及形成源極/汲極(S/D)結構130於鰭式結構110之上。不像第1J圖，在第2B圖中的源極/汲極(S/D)結構130具有五邊形(polygonal)。
之後，形成層間介電(ILD)結構136於隔離結構112與基板102之上。在一些實施例中，層間介電(ILD)材料形成於隔離結構112之上，且接著平坦化以形成層間介電(ILD)結構136。
需注意的是，層間介電(ILD)結構136具有梯度鍺濃 度，且鍺濃度從層間介電(ILD)結構136之上表面到下表面逐漸增加。既然摻雜鍺之層間介電(ILD)結構136具有鍺濃度梯度，藉由之後進行之蝕刻製程移除層間介電(ILD)結構136之底部份，但是卻留下層間介電(ILD)結構136之頂部份。
當形成層間介電(ILD)結構136之後，如第2C圖所示，根據一些實施例，移除虛設閘極電極層116，以形成溝槽138。
之後，如第2D圖所示，根據一些實施例，移除間隙壁122與一部份之層間介電(ILD)結構136，以擴大溝槽138之寬度。更特定而言，移除層間介電(ILD)結構136之底部份，且因此，溝槽138具有較寬的底部份。溝槽138之底部份具有傾斜側壁。
之後，如第2E圖所示，根據一些實施例，第二間隙壁140形成於已擴大的溝槽138之中。第二間隙壁140形成於擴大的溝槽138之相對兩側的側壁上。
之後，如第2F圖所示，根據一些實施例，閘極介電層142與閘極電極層144依序形成於溝槽138之中。因此，閘極結構146包括閘極介電層142與閘極電極層144。
第2F’圖顯示依據本揭露之一些實施例之沿著第2F圖之BB’線所得之剖面圖。
沿著第2F圖之BB’線並無法觀察到第二間隙壁140、閘極介電層142與閘極電極層144，為了顯示閘極結構146與源極/汲極(S/D)結構130之間的關係，第2F’圖中的虛線代表閘極結構146與第二間隙壁140之投影圖。
需注意的是，既然溝槽138具有寬的底部份，先襯於溝槽138之側壁之第二間隙壁140也具有寬的底部份。第二間隙壁140之底部份具有傾斜側壁。此外，閘極介電層142與閘極電極層144依序填充入溝槽138中。閘極介電層142也具有傾斜底部份，且底部份之寬度從上到下沿著平行於鰭式結構的方向逐漸增加。另言之，閘極電極層144之底部份傾斜於隔離結構112之上表面。
與具有垂直底部份之第二間隙壁之另一實施例相比，具有傾斜底部份之閘極電極層144用於縮短底部鄰近度(bottom proximity)。因此，當底部鄰近度(bottom proximity)降低時，半導體之性能因而提升。
第3A-3C圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)之示意圖。
如第3A圖所示，閘極結構146包括閘極介電層142與閘極電極層144。閘極結構146之底部份具有似鑽石形狀(diamond-like)。如第3B圖所示，閘極結構146之底部份具有似燒杯形狀(breaker-like)。如第3C圖所示，閘極結構146之底部份具有似瓶子形狀(vase-like shape)。需注意的是，在第3A-3C圖中的閘極結構146顯示寬的底部份，且寬的底部份具有傾斜側壁。因而降低底部鄰近度(bottom proximity)，且提升鰭式場效電晶體結構之性能表現。
本揭露提供形成鰭式場效電晶體結構之實施例。鰭式場效電晶體結構包括鰭式結構形成於基板之上，且閘極結構形成於鰭式結構之中間部份之上。源極/汲極結構形成相鄰 於閘極結構，且層間介電(ILD)結構形成於源極/汲極結構之上。層間介電(ILD)結構具有梯度鍺濃度，且濃度從上至下逐漸增加。閘極結構具有傾斜底部份，且傾斜底部份之寬度從上至下逐漸增加。因為閘極結構之傾斜底部份，因而提升介於源極/汲極結構與投影的閘極結構之間的底部鄰近度(bottom proximity)。因此，提升鄰近度(bottom proximity)之均勻性。此外，提升鰭式場效電晶體結構之性能表現。
在一些實施例中，本揭露提供一種鰭式場效電晶體元件結構(FinFET device structure)包括：一基板；一鰭式結構，從該基板延伸向上；一隔離結構，形成在該基板上，其中，該鰭式結構埋設於該隔離結構之中；一閘極結構，形成於該鰭式結構之一中間部份之上，其中該閘極結構具有沿著平行於鰭式結構方向之一頂部份與沿著平行於鰭式結構方向之一底部份，其中該頂部份具有一頂部寬度，該底部份具有一底部寬度，且該底部寬度大於該頂部寬度；以及一源極/汲極結構，形成相鄰於該閘極結構。
在一些實施例中，本揭露提供一種鰭式場效電晶體元件結構，包括：一基板；一鰭結構，從該基板延伸向上；一閘極結構，橫越位於該鰭結構之上，其中該閘極結構具有一頂部份與一底部份，該閘極結構之頂部份具有垂直側壁，且該底部份具有傾斜側壁；一源極/汲極(S/D)結構，形成相鄰於該閘極結構；以及一層間介電(ILD)結構，形成相鄰於該閘極結構，其中該層間介電(ILD)結構具有一梯度鍺(Ge)濃度。
本揭露又提供一種鰭式場效電晶體元件結構之形 成方法，包括：接受一基板；形成一鰭式結構於該基板之上；形成一隔離結構於該基板之上，其中該鰭式結構埋設於該隔離結構之中；形成一虛設閘極結構於該鰭式結構之一中間部份之上；形成一源極/汲極(S/D)結構相鄰於該虛設閘極結構；形成一層間介電(ILD)結構相鄰於該虛設閘極結構，其中該層間介電(ILD)結構具有一梯度鍺濃度；移除該虛設閘極結構，以形成一溝槽；移除一部份之該層間介電(ILD)結構，以擴大該溝槽之一底部之一寬度；以及填充一閘極結構於該溝槽中。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100A‧‧‧鰭式場效電晶體元件結構
102‧‧‧基板
110‧‧‧鰭式結構
112‧‧‧隔離結構
130‧‧‧源極/汲極(S/D)結構
136‧‧‧層間介電(ILD)結構
140‧‧‧第二間隙壁
142‧‧‧閘極介電層
144‧‧‧閘極電極層
146‧‧‧閘極結構

Claims (9)

  1. 一種鰭式場效電晶體元件結構(FinFET device structure)，包括：一基板；一鰭式結構，從該基板延伸向上；一隔離結構，形成在該基板上，其中，該鰭式結構埋設於該隔離結構之中；一閘極結構，形成於該鰭式結構之一中間部份之上，其中該閘極結構具有沿著平行於鰭式結構方向之一頂部份與沿著平行於鰭式結構方向之一底部份，其中該頂部份具有一頂部寬度，該底部份具有一底部寬度，且該底部寬度大於該頂部寬度；一源極/汲極結構，形成相鄰於該閘極結構；以及一層間介電(ILD)結構，形成相鄰於該閘極結構上，其中該層間介電(ILD)結構具有梯度鍺(germanium,Ge)濃度。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中該閘極結構之底部份傾斜於該隔離結構之一上表面。
  3. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中該閘極結構之該頂部份具有垂直側壁，且該底部份具有傾斜側壁。
  4. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中該底部份之一寬度從上到下逐漸增加。
  5. 一種鰭式場效電晶體元件結構，包括：一基板； 一鰭結構，從該基板延伸向上；一閘極結構，橫越位於該鰭結構之上，其中該閘極結構具有一頂部份與一底部份，該閘極結構之頂部份具有垂直側壁，且該底部份具有傾斜側壁；一源極/汲極(S/D)結構，形成相鄰於該閘極結構；以及一層間介電(ILD)結構，形成相鄰於該閘極結構，其中該層間介電(ILD)結構具有一梯度鍺(Ge)濃度。
  6. 如申請專利範圍第5項所述之鰭式場效電晶體元件結構，尚包括：一隔離結構，形成在該基板上，其中該鰭式結構埋設於該隔離結構之中，且該閘極結構之該底部份傾斜於該隔離結構之一上表面。
  7. 如申請專利範圍第5項所述之鰭式場效電晶體元件結構，其中該鍺濃度從該層間介電(ILD)結構之一上表面至該層間介電(ILD)結構之一下表面逐漸增加。
  8. 一種鰭式場效電晶體元件結構之形成方法，包括：接受一基板；形成一鰭式結構於該基板之上；形成一隔離結構於該基板之上，其中該鰭式結構埋設於該隔離結構之中；形成一虛設閘極結構於該鰭式結構之一中間部份之上；形成一源極/汲極(S/D)結構相鄰於該虛設閘極結構；形成一層間介電(ILD)結構相鄰於該虛設閘極結構，其中該層間介電(ILD)結構具有一梯度鍺濃度； 移除該虛設閘極結構，以形成一溝槽；移除一部份之該層間介電(ILD)結構，以擴大該溝槽之一底部之一寬度；以及填充一閘極結構於該溝槽中。
  9. 如申請專利範圍第8項所述之鰭式場效電晶體元件結構之形成方法，其中形成該層間介電(ILD)結構包括：混合一含鍺化合物與一含矽化合物；以及進行一沉積製程於該虛設閘極結構與該鰭式結構之上。
TW104136451A 2015-02-26 2015-11-05 鰭式場效電晶體元件結構與其形成方法 TWI575742B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/632,987 US9425317B1 (en) 2015-02-26 2015-02-26 Fin field effect transistor (FinFET) device structure with Ge-doped inter-layer dielectric (ILD) structure

Publications (2)

Publication Number Publication Date
TW201631766A TW201631766A (zh) 2016-09-01
TWI575742B true TWI575742B (zh) 2017-03-21

Family

ID=56683314

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104136451A TWI575742B (zh) 2015-02-26 2015-11-05 鰭式場效電晶體元件結構與其形成方法

Country Status (3)

Country Link
US (1) US9425317B1 (zh)
KR (1) KR101776411B1 (zh)
TW (1) TWI575742B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748394B2 (en) * 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
US9570580B1 (en) 2015-10-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for FinFET
WO2017138398A1 (ja) * 2016-02-08 2017-08-17 パナソニック株式会社 半導体装置
US10490452B2 (en) * 2017-06-30 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor device
KR102303300B1 (ko) * 2017-08-04 2021-09-16 삼성전자주식회사 반도체 장치
US10361280B2 (en) * 2017-08-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure for semiconductor device
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
US10686074B2 (en) 2017-09-28 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with doped region in source/drain structure and method for forming the same
US10276692B1 (en) 2017-11-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin diode structure and methods thereof
US10749007B2 (en) * 2018-03-14 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with desired profile for semiconductor devices
US11587791B2 (en) 2018-10-23 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon intermixing layer for blocking diffusion
CN113224157B (zh) * 2020-01-21 2022-10-25 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法
US11631745B2 (en) * 2020-05-15 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with uneven gate profile

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100311213A1 (en) * 2007-10-03 2010-12-09 Freescale Semiconductor, Inc. Method of forming an inverted t shaped channel structure for an inverted t channel field effect transistor device
TW201436241A (zh) * 2013-03-13 2014-09-16 Taiwan Semiconductor Mfg 具有源極－汲極側壁間隔物並降低高度的鰭式場效電晶體

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300384A (ja) * 2007-05-29 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
KR102168963B1 (ko) * 2014-01-21 2020-10-22 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100311213A1 (en) * 2007-10-03 2010-12-09 Freescale Semiconductor, Inc. Method of forming an inverted t shaped channel structure for an inverted t channel field effect transistor device
TW201436241A (zh) * 2013-03-13 2014-09-16 Taiwan Semiconductor Mfg 具有源極－汲極側壁間隔物並降低高度的鰭式場效電晶體

Also Published As

Publication number Publication date
US9425317B1 (en) 2016-08-23
TW201631766A (zh) 2016-09-01
US20160254385A1 (en) 2016-09-01
KR101776411B1 (ko) 2017-09-07
KR20160104538A (ko) 2016-09-05

Similar Documents

Publication Publication Date Title
TWI575742B (zh) 鰭式場效電晶體元件結構與其形成方法
TWI575583B (zh) 鰭式場效電晶體裝置結構與其形成方法
US11594634B2 (en) Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US10937910B2 (en) Semiconductor structure with source/drain multi-layer structure and method for forming the same
US12034062B2 (en) Semiconductor device structure and method for forming the same
US10468407B2 (en) Fin field effect transistor (FinFET) device structure with uneven gate structure
US20190097006A1 (en) Semiconductor structure with blocking layer and method for forming the same
TW201703122A (zh) 鰭式場效電晶體元件結構與其形成方法
US11949014B2 (en) Fin field effect transistor (FinFet) device structure and method for forming the same
US9899382B2 (en) Fin field effect transistor (FinFET) device structure with different gate profile and method for forming the same
US20150236132A1 (en) Fin field effect transistor (finfet) device and method for forming the same
US10355133B2 (en) Method for forming a semiconductor device including a stacked wire structure
US10283624B1 (en) Semiconductor structure and method for forming the same
US10312149B1 (en) Fin field effect transistor (FinFET) device structure and method for forming the same
US11626504B2 (en) Fin field effect transistor (FinFET) device structure
CN112750817A (zh) 半导体装置结构