KR101776411B1 - 핀 전계 효과 트랜지스터（ｆｉｎｆｅｔ）디바이스 구조물 및 그 형성 방법 - Google Patents

핀 전계 효과 트랜지스터（ｆｉｎｆｅｔ）디바이스 구조물 및 그 형성 방법 Download PDF

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Abstract

핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 디바이스 구조물 및 그 형성 방법이 제공된다. FinFET 디바이스 구조물은 기판 및 기판 위로 연장하는 핀 구조물을 포함한다. FinFET 디바이스 구조물은 격리 구조물을 포함하며, 핀 구조물은 격리 구조물 내에 임베딩된다. FinFET 디바이스 구조물은 또한 핀 구조물의 중앙부 상에 형성된 게이트 구조물을 포함한다. 게이트 구조물은 최상부와 바닥부를 갖고, 바닥부는 최상부보다 폭이 넓다. FinFET 디바이스 구조물은 게이트 구조물에 인접하여 형성된 소스/드레인(S/D) 구조물을 더 포함한다.

Description

핀 전계 효과 트랜지스터（ＦＩＮＦＥＴ）디바이스 구조물 및 그 형성 방법{FIN FIELD EFFECT TRANSISTOR (FINFET) DEVICE STRUCTURE AND METHOD FOR FORMING THE SAME}
본 발명은 Ｇｅ 도핑된 층간 유전체（ＩＬＤ）구조물을 갖춘 핀 전계 효과 트랜지스터（ＦＩＮＦＥＴ）디바이스 구조물에 관한 것이다.
반도체 디바이스들은 개인 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연층들 또는 유전체층들, 도전층들, 및 반도체 물질층들을 순차적으로 퇴적하고, 리소그래피를 이용하여 다양한 물질층들을 패터닝하여 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다. 일반적으로, 많은 집적 회로들은 단일 반도체 웨이퍼 상에서 제조되며, 웨이퍼 상의 개별적인 다이들은 스크라이브 라인을 따라 집적 회로들 사이를 서잉(sawing)함으로써 단품화된다. 일반적으로, 개별적인 다이들은, 예컨대, 멀티 칩 모듈들에서, 또는 다른 유형들의 패키징에서 개별적으로 패키지화된다.
반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 공정 노드들로 진보해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 삼차원 설계들의 개발을 초래시켜왔다. FinFET은 기판으로부터 연장하는 얇은 수직형 "핀"(또는 핀 구조물)를 갖추도록 제조된다. FinFET의 채널은 이러한 수직형 핀에서 형성된다. 게이트는 핀 위에 제공된다. FinFET의 장점들은 짧은 채널 효과를 감소시키는 것과 보다 높은 전류 흐름을 가능하게 하는 것을 포함할 수 있다.
기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 실시예들이 제공된다. 핀 구조물이 기판 위에 형성되며, 게이트 구조물은 핀 구조물의 중앙부 상에 형성된다. S/D 구조물이 게이트 구조물에 인접하여 형성되며, ILD 구조물은 S/D 구조물 상에 형성된다. ILD 구조물은 Ge 구배 농도를 가지며, 이 농도는 최상면에서부터 바닥면까지 증가한다. 게이트 구조물은 경사진 바닥부를 가지며, 경사진 바닥부의 폭은 윗쪽에서 아래쪽으로 점진적으로 증가한다. 게이트 구조물의 경사진 바닥부로 인해, S/D 구조물과 투영된 게이트 구조물간의 바닥 근접비는 향상된다. 그러므로, 근접비에서의 균일성은 향상된다. 또한, FinFET 디바이스 구조물의 성능은 향상된다.
몇몇의 실시예들에서, FinFET 디바이스 구조물이 제공된다. FinFET 디바이스 구조물은 기판 및 기판 위로 연장하는 핀 구조물을 포함한다. FinFET 디바이스 구조물은 격리 구조물을 포함하며, 핀 구조물은 격리 구조물 내에 임베딩된다. FinFET 디바이스 구조물은 또한 핀 구조물의 중앙부 상에 형성된 게이트 구조물을 포함한다. 게이트 구조물은 최상부와 바닥부를 갖고, 바닥부는 최상부보다 폭이 넓다. FinFET 디바이스 구조물은 게이트 구조물에 인접하여 형성된 소스/드레인(S/D) 구조물을 더 포함한다.
몇몇의 실시예들에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물이 제공된다. FinFET 디바이스 구조물은 기판 및 기판 위로 연장하는 핀 구조물을 포함한다. FinFET 디바이스 구조물은 또한 핀 구조물을 가로지르면서 상기 핀 구조물 위에 놓여 있는 게이트 구조물을 포함한다. 게이트 구조물은 최상부와 바닥부를 갖고, 게이트 구조물의 최상부는 수직한 측벽들을 가지며, 바닥부는 경사진 측벽들을 갖는다. FinFET 디바이스 구조물은 게이트 구조물에 인접하여 형성된 소스/드레인(S/D) 구조물을 포함한다. FinFET 디바이스 구조물은 게이트 구조물에 인접하여 형성된 층간 유전체(ILD) 구조물을 더 포함하며, ILD 구조물은 게르마늄(Ge) 구배 농도를 갖는다.
몇몇의 실시예들에서, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법이 제공된다. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법은 기판을 제공하는 단계 및 기판 상에 핀 구조물을 형성하는 단계를 포함한다. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법은 또한 기판 상에 격리 구조물을 형성하는 단계를 포함하며, 핀 구조물은 격리 구조물 내에 임베딩된다. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법은 핀 구조물의 중앙부 상에 더미 게이트 구조물을 형성하는 단계 및 더미 게이트 구조물에 인접하여 소스/드레인(S/D) 구조물을 형성하는 단계를 더 포함한다. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법은 더미 게이트 구조물에 인접하여 층간 유전체(ILD) 구조물을 형성하는 단계를 포함하며, ILD 구조물은 게르마늄(Ge) 구배 농도를 갖는다. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법은 또한 트렌치를 형성하기 위해 더미 게이트 구조물을 제거하는 단계, 및 트렌치의 바닥부의 폭을 확대시키기 위해 ILD 구조물의 일부분을 제거하는 단계를 포함한다. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법은 트렌치 내에 게이트 구조물을 채우는 단계를 포함한다.
게이트 구조물들은 폭이 넓은 바닥부들을 가지며, 바닥부들은 경사진 측벽들을 갖는다는 점을 유념해야 한다. 그러므로, 바닥 근접비는 감소되고, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 성능은 향상된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1o는 본 발명개시의 몇몇의 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 사시도들을 도시한다.
도 1o'는 본 발명개시의 몇몇의 실시예들에 따른, 도 1o의 AA' 라인을 따른 단면도를 도시한다.
도 2a 내지 도 2f는 본 발명개시의 몇몇의 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 사시도들을 도시한다.
도 2f'는 본 발명개시의 몇몇의 실시예들에 따른, 도 2f의 BB' 라인을 따른 단면도를 도시한다.
도 3a 내지 도 3c는 본 발명개시의 몇몇의 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물들의 사시도들을 도시한다.
도 4는 비교 실시예의 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 단면도를 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
본 실시예들의 몇몇의 변형들을 설명한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 구성요소들을 지정하기 위해 동일한 참조 번호들이 이용된다. 추가적인 동작들이 방법 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 동작들 중 몇몇은 방법의 다른 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다.
핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(100A)을 형성하기 위한 실시예들이 제공된다. 도 1a 내지 도 1o는 본 발명개시의 몇몇의 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(100A)을 형성하기 위한 사시도들을 도시한다.
FinFET 디바이스 구조물(100A)은 기판(102)을 포함한다. 기판(102)은 실리콘 또는 다른 반도체 물질들로 이루어질 수 있다. 대안적으로 또는 추가적으로, 기판(102)은 게르마늄과 같은 다른 원소 반도체 물질들을 포함할 수 있다. 몇몇의 실시예들에서, 기판(102)은 실리콘 탄화물, 갈륨 비소, 인듐 비소, 또는 인듐 인과 같은 화합물 반도체로 이루어진다. 몇몇의 실시예들에서, 기판(102)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 합금 반도체로 이루어진다. 몇몇의 실시예들에서, 기판(102)은 에피택셜층을 포함한다. 예를 들어, 기판(102)은 벌크 반도체 위에 놓인 에피택셜층을 갖는다.
그런 후, 유전체층(104)과 하드마스크층(106)이 기판(102) 상에 형성되며, 포토레지스트층(108)이 하드마스크층(106) 상에 형성된다. 포토레지스트층(108)은 패터닝 공정에 의해 패터닝된다. 패터닝 공정은 포토리소그래피 공정과 에칭 공정을 포함한다. 포토리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱 및 드라잉(예컨대, 하드 베이킹)을 포함한다. 에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정을 포함한다.
유전체층(104)은 하드마스크층(106)과 기판(102) 사이의 버퍼층이다. 또한, 유전체층(104)은 하드마스크층(106)이 제거될 때 저지층으로서 이용된다. 유전체층(104)은 실리콘 산화물로 이루어질 수 있다. 하드마스크(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적용가능한 물질로 이루어질 수 있다. 몇몇의 다른 실시예들에서, 하나보다 많은 하드마스크층(106)이 유전체층(104) 상에 형성된다.
유전체층(104)과 하드마스크층(106)은 화학적 기상 증착(chemical vapor deposition; CVD) 공정, 고밀도 플라즈마 화학적 기상 증착(high-density plasma chemical vapor deposition; HDPCVD) 공정, 스핀 온 공정, 스퍼터링 공정, 또는 다른 적용가능한 공정들과 같은, 증착 공정들에 의해 형성된다.
몇몇의 실시예들에 따라, 포토레지스트층(108)이 패터닝된 후, 유전체층(104)과 하드마스크층(106)은, 도 1b에서 도시된 바와 같이, 패터닝된 포토레지스트층(108)을 마스크로서 이용함으로써 패터닝된다. 그 결과로서, 패터닝된 유전체층(104)과 패터닝된 하드마스크층(106)이 얻어진다. 그런 후, 패터닝된 포토레지스트층(108)은 제거된다.
그런 후, 패터닝된 유전체층(104)과 패터닝된 하드마스크층(106)을 마스크로서 이용하여 핀 구조물(110)을 형성하기 위해 에칭 공정이 기판(102)에 대해 수행된다. 에칭 공정은 건식 에칭 공정 또는 습식 에칭 공정일 수 있다. 에칭 공정은 시간 제어된 공정일 수 있고, 핀 구조물(110)이 미리결정된 높이에 도달할 때 까지 계속된다.
핀 구조물들(110)의 개수는 실제 응용에 따라 조정될 수 있으며, 핀 구조물들(110)의 개수는 하나의 핀 구조물(110)로 한정되지 않는다는 점을 유념해야 한다. 몇몇의 실시예들에서, 핀 구조물(110)은 최상부에서부터 하단부까지 점진적으로 증가하는 폭을 갖는다.
그런 후, 몇몇의 실시예들에 따라, 도 1c에서 도시된 바와 같이, 유전체 물질(111)이 핀 구조물(110) 상에 형성된다. 몇몇의 실시예들에서, 유전체 물질(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 또는 다른 로우 k 유전체 물질들로 이루어진다. 유전체 물질(111)은 화학적 기상 증착(CVD) 공정, 스핀 온 글래스 공정, 또는 다른 적용가능한 공정에 의해 퇴적될 수 있다.
그런 후, 몇몇의 실시예들에 따라, 도 1d에서 도시된 바와 같이, 격리 구조물(112)을 형성하기 위해, 유전체 물질(111)은 시닝(thin)되거나 또는 평탄화된다. 몇몇의 실시예들에서, 유전체 물질(111)은 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정에 의해 시닝된다. 그 결과로서, 핀 구조물(110)의 최상부는 노출되며, 유전체층(104)과 하드마스크층(106)은 제거된다. 격리 구조물(112)의 최상면은 핀 구조물(110)의 최상면과 동일한 높이에 있다.
그런 후, 몇몇의 실시예들에 따라, 도 1e에서 도시된 바와 같이, 격리 구조물(112)의 최상부가 제거된다. 그 결과로서, 핀 구조물(110)은 격리 구조물(112)로부터 돌출한다. 달리 말하면, 핀 구조물(110)의 최상부는 격리 구조물(112)보다 높은 곳에 있다. 격리 구조물(112)의 최상부는 습식 에칭 공정 또는 건식 에칭 공정에 의해 제거된다. 남아있는 격리 구조물(112)은 얕은 트렌치 격리(shallow trench isolation; STI) 구조물로서 보여진다.
그런 후, 몇몇의 실시예들에 따라, 도 1f에서 도시된 바와 같이, 더미 게이트 유전체층(114)과 더미 게이트 전극층(116)이 핀 구조물(110)과 격리 구조물(112) 상에 형성된다. 몇몇의 실시예들에서, 더미 게이트 유전체층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 고 유전상수(하이 k)를 갖는 유전체 물질(들), 또는 이들의 조합과 같은, 유전체 물질들로 이루어진다. 더미 게이트 유전체층(114)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 또는 플라즈마 강화 CVD(PECVD)와 같은, 증착 공정에 의해 형성된다.
몇몇의 실시예들에서, 더미 게이트 전극층(116)은 도전성 물질 또는 비도전성 물질로 이루어진다. 몇몇의 실시예들에서, 더미 게이트 전극층(116)은 폴리실리콘으로 이루어진다. 더미 게이트 전극층(116)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 또는 플라즈마 강화 CVD(PECVD)와 같은, 증착 공정에 의해 형성된다.
몇몇의 실시예들에 따라, 더미 게이트 전극층(116)이 형성된 후, 도 1g에서 도시된 바와 같이, 하드마스크층(118)이 더미 게이트 전극층(116) 상에 형성된다. 하드마스크층(118)은 패터닝된 하드마스크층(118)을 형성하도록 패터닝된다. 패터닝된 하드마스크층(118)은 후속 공정들 동안 아래에 있는 층들이 에칭되지 않도록 보호하는데 이용된다.
몇몇의 실시예들에 따라, 패터닝된 하드마스크층(118)이 형성된 후, 도 1h에서 도시된 바와 같이, 더미 게이트 구조물(120)을 형성하기 위해 더미 게이트 유전체층(114)과 더미 게이트 전극층(116)의 일부분이 제거된다. 더미 게이트 구조물(120)은 패터닝된 하드마스크층(118) 아래에 위치한, 더미 게이트 유전체층(114)과 더미 게이트 전극층(116)의 일부분들을 포함한다. 핀 구조물(110)은, 더미 게이트 구조물(120)에 의해 덮힌 부분을 제외하고, 더미 게이트 유전체층(114)에 의해 덮혀있지 않다. 더미 게이트 유전체층(114)과 더미 게이트 전극층(116)의 일부분들은 습식 에칭 공정 또는 건식 에칭 공정과 같은, 에칭 공정에 의해 제거된다.
몇몇의 실시예들에 따라, 더미 게이트 구조물(120)이 형성된 후, 도 1i에서 도시된 바와 같이, 스페이서들(122)이 더미 게이트 구조물(120)의 대향 측벽들 상에 형성된다. 몇몇의 실시예들에서, 스페이서들(122)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄소, 실리콘 산화물, 실리콘 수소, 다른 적용가능한 물질들, 또는 이들의 조합으로 이루어진다.
그런 후, 몇몇의 실시예들에 따라, 도 1j에서 도시된 바와 같이, 리세스(미도시됨)를 형성하기 위해 핀 구조물(110)의 최상부가 제거되며, 이 리세스 내에 소스/드레인(S/D) 구조물들(130)이 형성된다. 몇몇의 실시예들에서, 소스/드레인 구조물들(130)은 스트레이닝된(strained) 소스/드레인 구조물들이다. 몇몇의 실시예들에서, 핀 구조물(110)의 리세스들 내에 스트레이닝된 물질을 에피택셜(epi) 공정에 의해 성장시킴으로써 소스/드레인 구조물들(130)이 형성된다. 또한, 스트레이닝된 물질의 격자 상수는 기판(102)의 격자 상수와는 상이할 수 있다.
몇몇의 실시예들에서, 소스/드레인 구조물들(130)은 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP, 또는 이들의 조합을 포함한다. 에피택셜 공정은 선택적 에피택시 성장(selective epitaxy growth; SEG) 공정, CVD 증착 기술들(예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초 고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시, 또는 다른 적절한 epi 공정들을 포함할 수 있다.
몇몇의 실시예들에서, 소스/드레인 구조물들(130)이 형성된 후, 콘택트 에칭 저지층(contact etch stop layer; CESL)(미도시됨)이 소스/드레인 구조물들(130) 및 더미 게이트 구조물(120) 상에 형성된다. 몇몇의 실시예들에서, 콘택트 에칭 저지층은 실리콘 질화물, 실리콘 산화질화물, 및/또는 다른 적용가능한 물질들로 이루어진다. 콘택트 에칭 저지층은 플라즈마 강화 CVD, 저압 CVD, ALD, 또는 다른 적용가능한 공정에 의해 형성될 수 있다.
그런 후, 몇몇의 실시예들에 따라, 도 1k에서 도시된 바와 같이, 층간 유전체(inter-layer dielectric; ILD) 구조물(136)이 기판(102) 위의 콘택트 에칭 저지층(135) 위에 형성된다. 몇몇의 실시예들에서, 층간 유전체(ILD) 물질은 격리 구조물(112) 위에 형성되며, 그런 후 ILD 구조물(136)을 형성하도록 평탄화된다.
도 1k에서 도시된 바와 같이, ILD 구조물(136)은 높이(H1)를 갖는다. 몇몇의 실시예들에서, 높이(H1)는 약 90㎚ 내지 약 150㎚의 범위 내에 있다. 층간 유전체(ILD) 구조물(136)은 최상부(136c)와 바닥부(136d)를 갖는다. 바닥부(136d)의 높이는 ILD 구조물(136)의 높이의 1/3이다. 바닥부(136d)는 바닥면(136B)에서부터 바닥부(136d)의 최상면까지의 거리(즉, 높이(H1)의 1/3 높이)에 의해 정의된다. 최상부(136c)의 높이는 ILD 구조물(136)의 높이의 2/3이다. 최상부(136c)는 최상면(136T)에서부터 최상부(136c)의 바닥면까지의 거리에 의해 정의된다. 최상부(136c)와 바닥부(136d) 사이에는 실질적인 계면이 없다. 최상부(136c)와 바닥부(136d)는 Ge 농도의 프로파일을 정의하는데 이용된다. 몇몇의 실시예들에서, 최상부(136c)의 Ge 농도는 약 0.1% 내지 약 5%의 범위 내에 있다. 몇몇의 실시예들에서, 바닥부(136d)의 Ge 농도는 약 40% 내지 약 50%의 범위 내에 있다.
ILD 구조물(136)은 게르마늄(Ge) 구배 농도를 가지며, Ge 농도는 ILD 구조물(136)의 최상면(136T)에서부터 ILD 구조물(136)의 바닥면(136B) 까지 점진적으로 증가한다는 점을 유념한다. 몇몇의 실시예들에서, 층간 유전체(ILD) 구조물(136)의 최상면(136T)과 층간 유전체(ILD) 구조물(136)의 바닥면(136B)간의 Ge 농도차는 약 0.1% 내지 약 50%의 범위 내에 있다. Ge 농도차가 너무 크면, ILD 구조물의 원래 특성은 변동될 수 있다. Ge 농도차가 너무 낮으면, 최상부(136c)와 바닥부(136d)간의 에칭 선택비는 낮을 수 있고, 이에 따라 ILD 구조물(136)의 바닥부는 제거되지 않을 수 있다.
도 1k에서 도시된 바와 같이, S/D 구조물(130)의 최상면은 ILD 구조물(136)의 바닥부(136d)의 최상면보다 높은 곳에 있다.
ILD 구조물(136)은 Ge 도핑된 ILD 물질로 이루어진다. Ge 도핑된 ILD 물질은 유전체 물질과 Ge를 포함한다. 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS(tetraethoxysilane), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), 로우 k 유전체 물질, 극저 k(extreme low-k; ELK) 유전체 물질, 및/또는 다른 적용가능한 유전체 물질들로 이루어질 수 있다. 로우 k 유전체 물질들의 예시들에는, 비제한적인 예시로서, FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 비정질 플루오르화 탄소, 파릴렌, BCB(bis-benzocyclobutene), 또는 폴리이미드를 포함한다.
ELK 유전체 물질은 약 2.5보다 작은 유전상수(k)를 갖는 ELK 유전체 물질로 이루어진다. ELK 유전체 물질은 탄소 도핑된 실리콘 산화물, 비정질 플루오르화 탄소, 파릴렌, BCB(bis-benzocyclobutene), PTFE(polytetrafluoroethylene)(테프롱), SiOC(orsilicon oxycarbide polymer)를 포함한다. 몇몇의 실시예들에서, ELK 유전체 물질은 HSQ(hydrogen silsesquioxane), MSQ(porous methyl silsesquioxane), PAE(porous polyarylether), 다공성 SiLK, 또는 다공성 실리콘 산화물(SiO2)과 같은, 다공성 버전의 기존의 유전체 물질을 포함한 물질로 이루어진다.
Ge 도핑된 ILD 물질은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 스핀 온 코팅, 또는 다른 적용가능한 공정에 의해 형성될 수 있다.
몇몇의 실시예들에서, Ge 도핑된 ILD 물질은 실리콘 함유 전구체 화합물과 게르마늄 함유 전구체 화합물을 챔버 내에서 혼합하여 퇴적 공정을 수행함으로써 형성된다. 실리콘 함유 전구체 화합물은 TEOS(tetraethoxysilane), 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), DCS(dichlorosilane)(Si2H2Cl2), 다른 적절한 실리콘 함유 전구체 가스들, 또는 이들의 조합들을 포함한다. 게르마늄 함유 전구체 화합물은 게르만(GeH4), 디게르만(Ge2H6), 게르마늄 테트라클로라이드(GeCl4), 게르마늄 디클로라이드(GeCl2), 다른 적절한 게르마늄 함유 전구체 가스들, 또는 이들의 조합들을 포함한다.
퇴적 공정은 화학적 기상 증착(CVD) 공정일 수 있다. 몇몇의 실시예들에서, CVD 공정은 약 300℃와 약 500℃ 사이의 범위 내의 온도에서 수행된다. 몇몇의 실시예들에서, CVD 공정은 약 50mBar와 약 500mBar 사이의 범위 내의 압력 하에서 수행된다.
몇몇의 실시예들에 따라, ILD 구조물(136)이 형성된 후, 도 1l에서 도시된 바와 같이, 더미 게이트 구조물(120)은 ILD 구조물(136) 내에 트렌치(138)를 형성함으로써 제거된다. 더미 게이트 구조물(120)은 제1 에칭 공정과 제2 에칭 공정을 수행함으로써 제거된다. 더미 게이트 전극층(116)은 제1 에칭 공정에 의해 제거되며, 더미 게이트 유전체층(114)은 제2 에칭 공정에 의해 제거된다. 핀 구조물(110)은 제거되지 않으며, 이에 따라 핀 구조물(110)의 중앙부는 트렌치(138)에 의해 노출된다는 것을 유념한다.
몇몇의 실시예들에 따라, 트렌치(138)가 형성된 후, 도 1m에서 도시된 바와 같이, 스페이서들(122)과 ILD 구조물(136)의 일부분은 트렌치(138)의 폭을 확대하기 위해 제거된다. 보다 구체적으로, ILD 구조물(136)의 바닥부(136d)의 일부분은 제거되며, 이에 따라 트렌치(138)는 보다 넓은 폭의 바닥부를 가지며, 바닥부는 핀 구조물(110)에 대해 평행한 방향으로 바닥 폭을 갖는다. 몇몇의 실시예들에서, 스페이서들(122)과 격리 구조물(136)은 에칭 공정에 의해 각각 제거된다. 상술한 바와 같이, 핀 구조물(110)의 중앙부는 제거되지 않으며, 이에 따라 트렌치(138)에 의해 노출된다.
상술한 바와 같이, ILD 구조물(136)은 게르마늄(Ge) 구배 농도를 가지며, Ge 농도는 ILD 구조물(136)의 최상면(136T)에서부터 ILD 구조물(136)의 바닥면(136B) 까지 점진적으로 증가한다는 점을 유념한다. 보다 높은 Ge 농도를 갖는 ILD 구조물(136)의 에칭율은 보다 낮은 Ge 농도를 갖는 ILD 구조물(136)의 에칭율보다 크다. 그러므로, 에칭 공정을 수행하는 동안, ILD 구조물(136)의 바닥부(136d)는 제거되지만 최상부(136c)는 남겨진다. 확대된 트렌치(138)의 바닥부의 폭은 점진적으로 증가한다.
그런 후, 몇몇의 실시예들에 따라, 도 1n에서 도시된 바와 같이, 제2 스페이서들(140)이 확대된 트렌치(138) 내에 형성된다. 제2 스페이서들(140)은 확대된 트렌치(138)의 대향 측벽 상에 형성된다. 제2 스페이서들(140)은 트렌치(138)의 측벽들을 라이닝한다. 제2 스페이서들(140)은 최상부와 바닥부를 갖는다. 제2 스페이서들(140)의 바닥부는 격리 구조물(136)의 최상면에 대해 경사져 있다.
그런 후, 몇몇의 실시예들에 따라, 도 1o에서 도시된 바와 같이, 게이트 유전체층(142)과 게이트 전극(144)이 트렌치(138) 내에서 순차적으로 형성된다.
그러므로, 게이트 유전체층(142)과 게이트 전극층(144)을 포함한 게이트 구조물(146)이 얻어진다.
몇몇의 실시예들에서, 게이트 유전체층(142)은 하이 k 유전체 물질로 이루어진다. 하이 k 유전체 물질은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산화질화물, 하프늄 탄탈룸 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물 등을 포함할 수 있다.
몇몇의 실시예들에서, 게이트 전극층(144)은 금속 물질로 이루어진다. 금속 물질은 N형 일함수 금속 또는 P형 일함수 금속을 포함할 수 있다. N형 일함수 금속은 텅스텐(W), 구리(Cu), 티타늄(Ti), 은(Ag), 알루미늄(Al), 티타늄 알루미늄 합금(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 탄화물(TaC), 탄탈륨 탄소 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 망간(Mn), 지르코늄(Zr), 또는 이들의 조합들을 포함한다. P형 일함수 금속은 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 루테늄(Ru), 또는 이들의 조합들을 포함한다.
게이트 구조물(146)은 핀 구조물(110)에 대해 평행한 방향으로 바닥 폭을 갖는 바닥부와 핀 구조물(110)에 대해 평행한 방향으로 최상단 폭을 갖는 최상부를 가지며, 바닥 폭은 최상단 폭보다 넓다는 것을 유념해야 한다. 게이트 구조물(146)의 최상부는 수직한 측벽들을 가지며, 게이트 구조물(146)의 바닥부는 경사진 측벽들을 갖는다. 보다 구체적으로, 게이트 유전체층(142)의 바닥부의 폭은 점진적으로 증가한다.
도 1o에서 도시된 바와 같이, 게이트 구조물(146)의 바닥부는 트럼펫(trumpet) 형태의 형상을 갖는다. 몇몇의 다른 실시예들에서, 게이트 구조물(146)의 바닥부는 다이아몬드(diamond) 형태, 구명정용 물통(breaker) 형태, 또는 꽃병(vase) 형태의 형상을 갖는다.
도 1o'는 본 발명개시의 몇몇의 실시예들에 따른, 도 1o의 AA' 라인을 따른 단면도를 도시한다. 게이트 구조물(146)과 S/D 구조물들(130)간의 관계를 보여주기 위해, 제2 스페이서들(140), 게이트 유전체층(142) 및 게이트 전극층(144)은 AA' 라인을 따라 관찰되지 않으며, 도 1o'에서 도시된 점선들은 제2 스페이서들(140), 게이트 유전체층(142) 및 게이트 전극층(144)의 투영된 형상들을 나타낸다.
트렌치(138)는 넓은 폭의 바닥부를 갖기 때문에, 트렌치(138)의 측벽들을 제일먼저 라이닝하는 제2 스페이서들(140)이 또한 넓은 폭의 바닥부들을 갖는다는 점을 유념해야 한다. 제2 스페이서들(140)의 바닥부들은 경사진 측벽들을 갖는다. 또한, 게이트 유전체층(142)과 게이트 전극층(144)은 트렌치(138) 내에 순차적으로 채워진다. 게이트 전극층(144)이 또한 경사진 바닥부를 가지며, 게이트 전극층(144)의 바닥부의 폭은 윗쪽에서 아래쪽으로 점진적으로 증가한다. 달리 말하면, 게이트 전극층(144)의 바닥부는 격리 구조물(112)의 최상면에 대해 경사져 있다.
도 4는 비교 실시예의 FinFET 디바이스 구조물의 단면도를 도시한다. 제2 스페이서들의 쌍(402)은 수직한 측벽들을 갖고, 게이트 유전체층(404)과 게이트 전극층(406)은 수직한 측벽들을 갖는다.
근접비(proximity)는 게이트 전극층(144)과 S/D 구조물들(130)의 투영된 형상간의 거리에 의해 정의된다. S/D 구조물들(130)은 S/D 구조물(130)의 바닥부가 최상부보다 폭이 좁은 사다리꼴 형태의 형상을 갖는다는 점을 유념해야 한다. 도 4에서 도시된 바와 같이, 최상단 근접비는 S/D 구조물(130)의 최상면과 투영된 게이트 전극층(406)간의 수평 거리(D1)에 의해 정의된다. 바닥 근접비는 S/D 구조물(130)의 바닥면과 투영된 게이트 전극층(406)간의 수평 거리(D2)에 의해 정의된다. 거리(D2)는 거리(D1)보다 명확히 길다. 하지만, FinFET 디바이스 구조물의 성능은 최상단 근접비와 바닥 근접비간의 커다란 차이에 의해 저하될 수 있다.
도 4에서의 비교 실시예에서의 수직한 바닥부를 갖는 제2 게이트 전극(406)와 비교하면, 경사진 바닥부들을 갖는 도 1o'의 게이트 전극층(144)은 바닥 근접비를 단축시키는데 이용된다. 바닥 근접비는 S/D 구조물(130)의 바닥면과 투영된 게이트 전극층(406)간의 수평 거리(D4)에 의해 정의된다. 최상단 근접비는 S/D 구조물(130)의 최상면과 투영된 게이트 전극층(406)간의 수평 거리(D3)에 의해 정의된다. 게이트 전극층(144)의 경사진 바닥부의 형성으로 인해 도 1o'에서의 거리(D4)는 도 4에서의 거리(D2)보다 짧다.
수직한 게이트 전극층(406)과 비교하여, 게이트 전극층(144)의 바닥부는 경사진 측벽들을 갖는다. 그러므로, 거리(D3)와 거리(D4)간의 차이는 게이트 전극층(144)의 경사진 바닥부를 형성함으로써 감소된다.
도 1o'에서의 거리(D3)와 거리(D4)간의 제1 차이는 도 4에서의 거리(D1)와 거리(D2)간의 제2 차이보다 작다는 것을 유념해야 한다. 그러므로, 근접비에서의 균일성은 향상된다. 또한, FinFET 디바이스 구조물의 성능은 근접비에서의 향상된 균일성으로 인해 향상된다.
도 2a 내지 도 2f는 본 발명개시의 몇몇의 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물(100B)을 형성하기 위한 사시도들을 도시한다.
도 2a를 참조하면, 더미 게이트 구조물(120)은 핀 구조물(110)의 중앙부를 가로지르면서 그 위에 놓여 있다. 더미 게이트 구조물(120)은 더미 게이트 유전체층(114)과 더미 게이트 전극층(116)을 포함한다. 스페이서들(122)은 더미 게이트 전극층(116)의 대향 측벽들 상에 형성된다.
그런 후, 본 발명개시의 몇몇의 실시예들에 따라, 도 2b에서 도시된 바와 같이, 핀 구조물(110)의 일부분이 제거되고, 소스/드레인(S/D) 구조물들(130)이 핀 구조물(110) 상에 형성된다. 도 1j와는 달리, S/D 구조물(130)은 도 2b에서 다각형 형상을 갖는다.
그런 후, ILD 구조물(136)이 기판(102) 위의 격리 구조물(112) 위에 형성된다. 몇몇의 실시예들에서, 층간 유전체(ILD) 물질은 격리 구조물(112) 위에 형성되며, 그런 후 ILD 구조물(136)을 형성하도록 평탄화된다.
ILD 구조물(136)은 게르마늄(Ge) 구배 농도를 가지며, Ge 농도는 ILD 구조물(136)의 최상면(136T)에서부터 ILD 구조물(136)의 바닥면(136B) 까지 점진적으로 증가한다는 점을 유념한다. Ge 도핑된 ILD 구조물(136)은 Ge 농도 구배를 갖기 때문에, ILD 구조물(136)의 바닥부는 나중에 수행되는 에칭 공정에 의해 제거되지만, ILD 구조물(136)의 최상부는 남겨진다.
본 발명개시의 몇몇의 실시예들에 따라, ILD 구조물(136)이 형성된 후, 도 2c에서 도시된 바와 같이, 트렌치(138)를 형성하기 위해 더미 게이트 전극층(116)은 제거된다.
그런 후, 몇몇의 실시예들에 따라, 도 2d에서 도시된 바와 같이, 트렌치(138)의 폭을 확대시키기 위해, 스페이서들(122)과 ILD 구조물(136)의 일부분은 제거된다. 보다 구체적으로, ILD 구조물(136)의 바닥부는 제거되며, 이에 따라 트렌치(138)는 보다 넓은 폭의 바닥부를 갖는다. 트렌치(138)의 바닥부는 경사진 측벽들을 갖는다.
그런 후, 몇몇의 실시예들에 따라, 도 2e에서 도시된 바와 같이, 제2 스페이서들(140)이 확대된 트렌치(138) 내에 형성된다. 제2 스페이서들(140)은 확대된 트렌치(138)의 대향 측벽 상에 형성된다.
그런 후, 몇몇의 실시예들에 따라, 도 2f에서 도시된 바와 같이, 게이트 유전체층(142)과 게이트 전극(144)이 트렌치(138) 내에서 순차적으로 형성된다. 그러므로, 게이트 유전체층(142)과 게이트 전극층(144)을 포함한 게이트 구조물(146)이 얻어진다.
도 2f'는 본 발명개시의 몇몇의 실시예들에 따른, 도 2f의 BB' 라인을 따른 단면도를 도시한다.
게이트 구조물(146)과 S/D 구조물들(130)간의 관계를 보여주기 위해, 제2 스페이서들(140), 게이트 유전체층(142) 및 게이트 전극층(144)은 BB' 라인을 따라 관찰되지 않으며, 도 2f'에서 도시된 점선들은 제2 스페이서들(140) 및 게이트 구조물(146)의 투영된 형상들을 나타낸다.
트렌치(138)는 넓은 폭의 바닥부를 갖기 때문에, 트렌치(138)의 측벽들을 제일먼저 라이닝하는 제2 스페이서들(140)이 또한 넓은 폭의 바닥부들을 갖는다는 점을 유념해야 한다. 제2 스페이서들(140)의 바닥부들은 경사진 측벽들을 갖는다. 또한, 게이트 유전체층(142)과 게이트 전극층(144)은 트렌치(138) 내에 순차적으로 채워진다. 게이트 전극층(144)이 또한 경사진 바닥부를 가지며, 바닥부의 폭은 핀 구조물(110)에 대해 평행한 방향으로 윗쪽에서 아래쪽으로 점진적으로 증가한다. 달리 말하면, 게이트 전극층(144)의 바닥부는 격리 구조물(112)의 최상면에 대해 경사져 있다.
다른 실시예에서의 수직한 바닥부를 갖는 제2 스페이서들과 비교하면, 경사진 바닥부들을 갖는 게이트 전극층(144)은 바닥 근접비를 단축시키는데 이용된다. 그러므로, 바닥 근접비가 감소될 때 반도체의 성능은 향상된다.
도 3a 내지 도 3c는 본 발명개시의 몇몇의 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물들의 사시도들을 도시한다.
도 3a에서 도시된 바와 같이, 게이트 구조물(146)은 게이트 유전체층(142)과 게이트 전극층(146)을 포함한다. 게이트 구조물(146)의 바닥부는 다이아몬드 형태의 형상을 갖는다. 도 3b에서 도시된 바와 같이, 게이트 구조물(146)의 바닥부는 구명정용 물통 형태의 형상을 갖는다. 도 3c에서 도시된 바와 같이, 게이트 구조물(146)의 바닥부는 꽃병 형태의 형상을 갖는다. 도 3a 내지 도 3c에서의 게이트 구조물들(146)은 폭이 넓은 바닥부들을 가지며, 바닥부들은 경사진 측벽들을 갖는다는 점을 유념해야 한다. 그러므로, 바닥 근접비는 감소되고, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물의 성능은 향상된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 디바이스 구조물에 있어서,
    기판;
    상기 기판 위로 연장하는 핀 구조물;
    격리 구조물로서, 상기 핀 구조물은 상기 격리 구조물 내에 임베딩된 것인, 상기 격리 구조물;
    상기 핀 구조물의 중앙부 상에 형성된 게이트 구조물로서, 상기 게이트 구조물은 핀 구조물에 대해 평행한 방향으로 최상단 폭을 갖는 최상부와 상기 핀 구조물에 대해 평행한 방향으로 바닥 폭을 갖는 바닥부를 가지며, 상기 바닥 폭은 상기 최상단 폭보다 넓은 것인, 상기 게이트 구조물;
    상기 게이트 구조물에 인접하여 형성된 소스/드레인(source/drain; S/D) 구조물; 및
    상기 게이트 구조물에 인접하여 형성되며, 게르마늄(Ge) 구배 농도를 갖는 층간 유전체(inter-layer dielectric; ILD) 구조물
    을 포함하는 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  2. 제1항에 있어서,
    상기 게이트 구조물에 인접하여 형성된 스페이서를 더 포함하며,
    상기 스페이서는 최상부와 바닥부를 가지며, 상기 스페이서의 바닥부는 상기 격리 구조물의 최상면에 대해 경사져 있는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  3. 제1항에 있어서,
    상기 게이트 구조물의 최상부는 수직한 측벽들을 가지며, 상기 바닥부는 경사진 측벽들을 갖는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  4. 제1항에 있어서,
    상기 바닥부의 폭은 윗쪽에서 아래쪽으로 점진적으로 증가하는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  5. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물에 있어서,
    기판;
    상기 기판 위로 연장하는 핀 구조물;
    상기 핀 구조물을 가로지르면서 상기 핀 구조물 위에 놓여 있는 게이트 구조물로서, 상기 게이트 구조물은 최상부와 바닥부를 갖고, 상기 게이트 구조물의 최상부는 수직한 측벽들을 가지며, 상기 바닥부는 경사진 측벽들을 갖는 것인, 상기 게이트 구조물;
    상기 게이트 구조물에 인접하여 형성된 소스/드레인(S/D) 구조물; 및
    상기 게이트 구조물에 인접하여 형성되며, 게르마늄(Ge) 구배 농도를 갖는 층간 유전체(inter-layer dielectric; ILD) 구조물
    을 포함하는 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  6. 제5항에 있어서,
    격리 구조물을 더 포함하고,
    상기 핀 구조물은 상기 격리 구조물 내에 임베딩되며, 상기 게이트 구조물의 바닥부는 상기 격리 구조물의 최상면에 대해 경사져 있는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  7. 제6항에 있어서,
    상기 게이트 구조물의 상기 핀 구조물은 상기 격리 구조물로부터 돌출한 핀 높이를 가지며, 상기 바닥부는 상기 핀 높이의 1/3인 높이를 갖는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  8. 제5항에 있어서,
    상기 게르마늄(Ge) 구배 농도는 상기 층간 유전체(ILD) 구조물의 최상면에서 바닥면으로 점진적으로 증가하는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물.
  9. 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법에 있어서,
    기판을 수용하는 단계;
    상기 기판 상에 핀 구조물을 형성하는 단계;
    상기 기판 상에 격리 구조물을 형성하는 단계로서, 상기 핀 구조물은 상기 격리 구조물 내에 임베딩된 것인, 상기 격리 구조물을 형성하는 단계;
    상기 핀 구조물의 중앙부 상에 더미 게이트 구조물을 형성하는 단계;
    상기 더미 게이트 구조물에 인접하여 소스/드레인(S/D) 구조물을 형성하는 단계;
    상기 더미 게이트 구조물에 인접하여 층간 유전체(ILD) 구조물을 형성하는 단계로서, 상기 ILD 구조물은 게르마늄(Ge) 구배 농도를 갖는 것인, 상기 층간 유전체(ILD) 구조물을 형성하는 단계;
    상기 더미 게이트 구조물을 제거하여 트렌치를 형성하는 단계;
    상기 ILD 구조물의 일부분을 제거하여 상기 트렌치의 바닥부의 폭을 확대하는 단계; 및
    상기 트렌치 내에 게이트 구조물을 채우는 단계
    를 포함하는, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법.
  10. 제9항에 있어서,
    상기 ILD 구조물을 형성하는 단계는,
    게르마늄 함유 화합물과 실리콘 함유 화합물을 혼합하는 단계; 및
    상기 더미 게이트 구조물과 상기 핀 구조물에 대해 퇴적 공정을 수행하는 단계
    를 포함한 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스 구조물을 형성하기 위한 방법.
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