DE102018208546A1 - Strukturen aus dem mittleren bereich der fertigungslinie - Google Patents
Strukturen aus dem mittleren bereich der fertigungslinie Download PDFInfo
- Publication number
- DE102018208546A1 DE102018208546A1 DE102018208546.3A DE102018208546A DE102018208546A1 DE 102018208546 A1 DE102018208546 A1 DE 102018208546A1 DE 102018208546 A DE102018208546 A DE 102018208546A DE 102018208546 A1 DE102018208546 A1 DE 102018208546A1
- Authority
- DE
- Germany
- Prior art keywords
- source
- contacts
- gate
- structures
- drain regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 32
- 239000000463 material Substances 0.000 claims description 77
- 238000000034 method Methods 0.000 claims description 77
- 239000010410 layer Substances 0.000 claims description 43
- 239000011248 coating agent Substances 0.000 claims description 23
- 238000000576 coating method Methods 0.000 claims description 23
- 238000001465 metallisation Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 239000000945 filler Substances 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 238000011049 filling Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 230000008569 process Effects 0.000 description 65
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000005530 etching Methods 0.000 description 13
- 239000003989 dielectric material Substances 0.000 description 12
- 239000007769 metal material Substances 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 230000008021 deposition Effects 0.000 description 7
- 239000003973 paint Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 5
- 238000004380 ashing Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- -1 Ta 2 O 3 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002355 dual-layer Substances 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
Die vorliegende Offenbarung betrifft generell Halbleiterstrukturen und insbesondere Strukturen und Herstellungsverfahren aus dem mittleren Bereich der Fertigungslinie. Die Strukturen weisen auf: mehrere Gate-Strukturen mit Source- und Drain-Gebieten; Kontakte, die mit den Source- und Drain-Gebieten verbunden sind; Kontakte, die mit den Gate-Strukturen verbunden sind und die zu den Kontakten, die mit den Source- und Drain-Gebieten verbunden sind, versetzt sind; und Zwischenverbindungsstrukturen in elektrischem Kontakt mit den Kontakten der Gate-Strukturen und den Kontakten der Source- und Drain-Gebiete.
Description
- GEBIET DER ERFINDUNG
- Die vorliegende Offenbarung betrifft generell Halbleiterstrukturen und insbesondere Strukturen und Herstellungsverfahren, die im mittleren Bereich der Fertigungslinie angewendet werden.
- HINTERGRUND
- Mit der kontinuierlichen Größenskalleren von Halbleiterprozessen, beispielsweise der Größenreduzierung, werden auch die gewünschten Abstände zwischen Strukturelementen (d.h., die Summe aus Linienabstand und Linienbreite) ebenfalls kleiner. Dazu wird es den kleineren Technologieknoten zunehmen schwierig, Metallisierungsstrukturen am Ende der Fertigungslinie (BEOL) und in der Mitte im mittleren Bereich der Fertigungslinie (MOL), beispielsweise Zwischenverbindungen, aufgrund der Skalierung kritischer Abmessungen (CD) und der Prozesseigenschaften, sowie aufgrund von Materialien, die zur Herstellung derartiger Strukturen verwendet werden, herzustellen.
- Beispielsweise ist es bei der Herstellung von Zwischenverbindungsstrukturen für Source- und Drain-Kontakte erforderlich, dielektrisches Material, das benachbart zu den Gate-Strukturen angeordnet ist, zu entfernen. Die Entfernung des dielektrischen Materials wird durch einen Ätzprozess bewerkstelligt, der ebenfalls dazu tendiert, das Abstandshaltermaterial der Gate-Struktur anzugreifen. D.h., das dielektrische Material mit niedriger Dielektrizitätskonstante, das für den Abstandshalter oder Seitenwände der Gate-Struktur verwendet wird, kann in den nachgeordneten Ätzprozessen erodiert werden, die zur Bildung der Öffnungen für die Source- und Drain-Kontakte angewendet werden. Dieser Materialverlust legt das Metallmaterial der Gate-Struktur frei, woraus sich ein Kurzschluss zwischen dem Metallmaterial der Gate-Struktur und dem Metallmaterial, das zur Herstellung des Kontakts selbst verwendet wird, ergibt.
- In aktuellen Strukturen muss ein Minimalabstand zwischen den Gate-Strukturen vorhanden sein, um einen Kurzschluss zwischen den Gate-Kontakten und den Source- und Drain-Kontakten zu vermeiden. Mit der voranschreitenden Größenreduzierung von Bauelementen wird es zunehmend schwierig, den minimalen Abstand und andere Entwurfsregeln in diesen konventionellen Strukturen einzuhalten.
- ÜBERBLICK
- In einem Aspekt der Offenbarung umfasst eine Struktur: mehrere Gate-Strukturen, die Source- und Drain-Gebiete aufweisen; Kontakte, die eine Verbindung zu den Source- und Drain-Gebieten herstellen; Kontakte, die eine Verbindung zu den Gate-Strukturen herstellen, die zu den Kontakten, die eine Verbindung zu den Source- und Drain-Gebieten herstellen, versetzt bzw. beabstandet sind; und Zwischenverbindungsstrukturen in elektrischem Kontakt mit den Kontakten der Gate-Strukturen und den Kontakten der Source- und Drain-Gebieten.
- In einen Aspekt der Offenbarung umfasst eine Struktur: mehrere Gate-Strukturen mit Source- und Drain-Gebieten, Gate-Kontakten und Zwischenverbindungsstrukturen, die sich von den Gate-Kontakten aus erstrecken; mindestens einem Source- und Drain-Kontakt auf einer anderen Höhe als die Höhe der Gate-Kontakte; und einer Beschichtung über den Source- und Drain-Gebieten, den Gate-Kontakten und dem mindestens einen Source- und Drain-Kontakt.
- In einem Aspekt der Offenbarung umfasst ein Verfahren: Bilden mehrerer Gate-Strukturen mit Source- und Drain-Gebieten und Gate-Materialien; Bilden einer dielektrischen Zwischenschicht mit einer Opferschicht und einer dielektrischen Abdeckung über Source- und Drain-Gebieten von Gate-Strukturen; Öffnen eines Bereichs der dielektrischen Abdeckung zum Freilegen der Opferschicht; Entfernen der Opferschicht zum Freilegen der Source- und Drain-Gebiete; Freilegen der Gate-Materialien; Bilden von beabstandeten Metallisierungsstrukturelementen gleichzeitig auf den freigelegten Gate-Materialien und den freigelegten Source- und Drain-Gebieten; und Bilden von beabstandeten Kontakten, die sich von den Metallisierungsstrukturelementen aus erstrecken.
- Figurenliste
- Die vorliegende Offenbarung ist in der folgenden detaillierten Beschreibung mit Verweis auf die angegebenen mehreren Zeichnungen in Form von nicht beschränkenden Beispielen anschaulicher Ausführungsformen der vorliegenden Offenbarung angegeben.
-
1A-1C zeigen, neben anderen Strukturelementen, Gate-Strukturen und entsprechende Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung. -
2A und2B zeigen, neben anderen Strukturelementen, flache Grabenisolationsgebiete und entsprechende Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung. -
3A-3G zeigen, neben anderen Strukturelementen, flache Grabenisolationsstrukturen und entsprechende Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung. -
4A-4C zeigen, neben anderen Strukturelementen, Strukturen mit freigelegtem amorphen Silizium und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Offenbarung. -
5A-5C zeigen, neben anderen Strukturelementen, Strukturen mit freigelegten Source- und Drain-Gebieten und entsprechende Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung. -
6A-6C zeigen, neben anderen Strukturelementen, Platzhalter-Füllmaterialien und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Offenbarung. -
7A bis7D zeigen, neben anderen Strukturelementen, Gate-Kontakte und Source- und Drain-Kontakte und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Offenbarung. -
8A-8D zeigen, neben anderen Strukturelementen, Verbindungsstrukturen und entsprechende Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung. - DETAILLIERTE BESCHREIBUNG
- Die vorliegende Offenbarung betrifft generell Halbleiterstrukturen und insbesondere Strukturen und Herstellungsverfahren aus der Mitte bzw. dem mittleren Bereich der Fertigungslinie. In Ausführungsformen ermöglichen es die Prozesse und Strukturen, die hierin bereitgestellt sind, dass die Gate-Kontakte und die Source- und Drain-Kontakte zueinander versetzt bzw. beabstandet sind. Ferner ermöglichen es die hierin bereitgestellten Prozesse und Strukturen, dass die Gate-Kontakte und die Source- und Drain-Kontakte unterschiedliche Höhen zueinander aufweisen. Vorteilhafterweise können durch das Versetzen von Kontakten auf unterschiedlichen Höhen Kurzschlüsse während der Fertigungsprozesse zwischen den Metallisierungsstrukturelementen der Gate-Strukturen und den Metallisierungsstrukturelementen der Source- und Drain-Gebiete vermieden werden, d.h., während der Herstellung der Zwischenverbindungsstrukturen für die Gate-Kontakte und die Source- und Drain-Kontakte. Auf diese Weise stellen die hierin beschriebenen Strukturen und Prozesse Zwischenverbindungsstrukturen sowohl für die Gate-Kontakte als auch die Source- und Drain-Kontakte ohne die Problematik von Kurzschlüssen bereit.
- Die Strukturen der vorliegenden Offenbarung können auf viele Arten unter Anwendung einer Anzahl an unterschiedlichen Anlagen hergestellt werden. Im Allgemeinen werden jedoch die Verfahren und die Anlagen verwendet, um Strukturen mit Abmessungen im Maßstab von Mikrometer und Nanometer herzustellen. Die Verfahren, d.h., die Technologien, die zur Herstellung der Struktur der vorliegenden Offenbarung eingesetzt werden, sind der Technik der integrierten Schaltungen (IC) entnommen. Beispielsweise werden die Strukturen auf Scheiben hergestellt und werden in Schichten aus Material realisiert, die durch photolithographische Prozesse auf der Oberseite einer Scheibe strukturiert werden. Insbesondere werden bei der Herstellung der Strukturen drei grundlegende Baublöcke angewendet: (i) Abscheiden dünner Schichten aus Material auf einem Substrat, (ii) Aufbringen einer strukturierten Maske auf der Oberseite der Schichten durch photolithographische Abbildung, und (iii) Ätzen der Schichten selektiv zu der Maske.
-
1A-1C zeigen eine anfängliche Struktur und entsprechende Fertigungsprozesse gemäß Aspekten der vorliegenden Offenbarung. Genauer gesagt,1A zeigt eine Draufsicht einer Struktur100 , während in1B eine Querschnittsansicht in einer X-Achsenrichtung gezeigt ist, und in1C eine Querschnittsansicht in einer Y-Achsenrichtung gezeigt ist. Die Struktur100 umfasst ein aktives Gebiet110 , das zur Bildung eines Bauelements, beispielsweise eines Transistors, dient. Die Struktur100 umfasst ferner ein Substrat105 , das aus einem geeigneten Halbleitermaterial aufgebaut ist. Beispielsweise kann das Substrat105 aus einem beliebigen geeigneten Material zusammengesetzt sein, etwa, ohne darauf einschränken zu wollen, Si, SiGe, SiGeC, SiC, GaAs, InAs, InP, und dergleichen. In Ausführungsformen kann das Substrat105 eine Stegstruktur oder ein ebenes Strukturelement repräsentieren. - In Ausführungsformen kann eine Stegstruktur unter Anwendung einer Seitenwand Abbildungstransfer-(SIT-) Technik hergestellt werden. In einem Beispiel einer SIT-Technik wird ein Zentrierungsmaterial, beispielsweise SiO2, auf dem Substrat
105 unter Anwendung konventioneller CVD-Prozesse abgeschieden. Es wird ein Lackmaterial auf dem Zentrierungsmaterial gebildet und belichtet, um ein Muster (Öffnungen) zu erzeugen. Es wird eine reaktive Ionenätzung durch die Öffnungen hindurch ausgeführt, um die Zentrierung zu bilden. In Ausführungsformen können die Zentrierungselemente unterschiedliche Breiten und/oder Abstände abhängig von den gewünschten Abmessungen der Stegstrukturen aufweisen. Es werden Abstandshalter an den Seitenwänden der Zentrierungselemente hergestellt, die vorzugsweise aus Material sind, das sich von demjenigen der Zentrierungselemente unterscheidet, und diese werden unter Anwendung konventioneller Abscheideprozesse hergestellt, die dem Fachmann bekannt sind. Die Abstandshalter können eine Breite haben, die beispielsweise mit den Abmessungen der schmalen Stegstrukturen bzw. Fin-Strukturen übereinstimmen. Die Zentrierungselemente werden unter Anwendung eines konventionellen Ätzprozesses entfernt oder abgelöst, wobei dies selektiv zu dem Zentrierungsmaterial erfolgt. Es wird dann ein Ätzprozess innerhalb des Zwischenraums der Abstandshalter ausgeführt, um sub-lithographische Strukturelemente zu bilden. Die Seitenwandabstandshalter können dann entfernt werden. - Es werden Gate-Strukturen
150 auf dem Substrat105 hergestellt. Es sollte beachtet werden, dass die Gate-Strukturen150 ebene Gate-Strukturen oder Steg-FET-Gate-Strukturen sein können. In jedem Falle können die Gate-Strukturen150 unter Anwendung beliebiger bekannter Gate-Herstellungsprozesse erzeugt werden, beispielsweise durch Austausch-Gate-Herstellungsprozesse, die im Stand der Technik bekannt sind. Daher können die Gate-Strukturen150 Austausch-Gate-Strukturen sein. In Ausführungsformen beginnt der Gate-Herstellungsprozess mit Platzhalter-Gate-Materialien, beispielsweise Polysilizium (Poly-Si), um Platzhalter-Gate-Strukturen zu bilden. Es werden Source- und Drain-(S/D-) Gebiete115 an den Seiten der Platzhalter-Gate-Strukturen in dem Substrat105 unter Anwendung beispielsweise eines konventionellen Verfahrens hergestellt. Beispielsweise können die S/D-Gebiete115 durch einen Ionenimplantationsprozess, durch einen Dotierprozess oder durch einen Diffusionsprozess hergestellt werden, wie dies dem Fachmann bekannt ist, sodass keine weitere Erläuterung zum Verständnis der vorliegenden Offenbarung erforderlich ist. In weiteren Ausführungsformen können die S/D-Gebiete115 erhabene S/D-Gebiete sein, die durch epitaktisches Aufwachsen auf den Oberflächen des Substrats105 zwischen den Platzhalter-Gate-Strukturen gebildet sind. Auf diese Weise beinhalten die mehreren Gate-Strukturen150 die S/D-Gebiete 115. - Es können Seitenwandabstandshalter
140 , beispielsweise in Form eines Dielektrikums mit kleiner Dielektrizitätskonstante, auf den Seitenwänden der Platzhalter-Gate-Materialien abgeschieden werden. Die Seitenwandabstandshalter140 können durch konventionelle CVD-Prozesse aufgebracht werden mit einem anschließenden Strukturierungsprozess, etwa einem anisotropen Ätzprozess, wobei Material von horizontalen Oberflächen der Struktur entfernt wird. Eine Beschichtung120 wird auf Seitenwänden der Abstandshalter140 der Platzhalter-Gate-Strukturen und über den S/D-Gebieten 115 abgeschieden. In Ausführungsformen kann die Beschichtung120 durch chemische Dampfabscheidung-(CVD-) Prozesse abgeschieden werden. Die Beschichtung120 kann aus einem beliebigen geeigneten Material, beispielsweise SiN, aufgebaut sein. -
1B und1C zeigen ein amorphes Silizium-(a-Si) Material125 , das über der Beschichtung120 abgeschieden ist. Auf diese Weise liegt das α-Si-Material125 über den S/D-Gebieten115 . Das α-Si-Material125 kann durch konventionelle Abscheideprozesse, beispielsweise CVD-Prozesse, abgeschieden werden, woran sich ein Ätzvorgang anschließt. Das α-Si-Material125 wird unter Anwendung einer reaktiven Ionenätzung (RIE) mit Chemien geätzt, die selektiv zu dem α-Si-Material125 sind. In Ausführungsformen wird das α-Si-Material125 auf eine Höhe von beispielsweise in einem Bereich von ungefähr 10nm - 50nm vertieft bzw. ausgespart. Es wird eine dielektrische Zwischenschicht (ILD)130 in den Vertiefungen über dem α-Si-Material125 abgeschieden. Die ILD-Schicht130 kann aus einem beliebigen geeigneten dielektrischen Material, beispielsweise Oxid, aufgebaut sein, das durch einen CVD-Prozess abgeschieden wird. Auf die Abscheidung der ILD-Schicht130 folgt ein chemisch mechanischer Polier-(CMP-) Prozess. Auf diese Weise wird eine ILD-Schicht mit einem Zweifachschicht-Material geschaffen: eine unten liegende Opferschicht, d.h., das α-Si-Material125 , und eine obere dielektrische Abdeckung, d.h., die ILD-Schicht130 . Insbesondere weist eine ILD-Schicht eine Opferschicht und eine dielektrische Abdeckung über den Source- und Drain-Gebieten115 der Gate-Strukturen150 auf. - Die Platzhalter-Gate-Materialien, beispielsweise Poly-Si, werden entfernt, wodurch Gräben gebildet werden und das Substrat
105 freigelegt wird. Die Platzhalter-Gate-Materialien als Zentrierungselemente werden unter Anwendung eines konventionellen Ätzprozesses, der selektiv zu den Platzhalter-Gate-Materialien ist, entfernt oder abgelöst. Die Gate-Strukturen150 werden in den Gräben auf dem Substrat105 gebildet. In Ausführungsformen enthalten die Gate-Strukturen150 dielektrische Gate-Materialien und Metallisierungsstrukturen. Die dielektrischen Gate-Materialen können beispielsweise ein dielektrisches Gate-Material mit einer großen Dielektrizitätskonstante sein, beispielsweise Dielektrika auf der Grundlage von Hafnium. In weiteren Ausführungsformen können die dielektrischen Materialien mit großer Dielektrizitätskonstante enthalten, ohne darauf eingeschränkt zu sein: Al2O3, Ta2O3, TiO2, La2O3, SrTiO3, LaAlO3, ZrO2, Y2O3, Gd2O3, und Kombinationen, die Mehrfachschichten davon enthalten. Die Metallisierungsstrukturelemente, d.h., das Gate-Material135 , kann ein Metall für die Austrittsarbeit oder eine Kombination aus Metallen abhängig von der speziellen Anwendung und den Entwurfsparametern enthalten. Beispielsweise kann in Ausführungsformen das Gate-Material135 aus diversen Beispielen ein Wolfram-(W) Material sein. - In Ausführungsformen wird das Gate-Material
135 geätzt, um Vertiefungen in den Gate-Strukturen150 herzustellen. Auf diese Weise werden die Gate-Strukturen150 zu vertieften Gate-Strukturen. Das Gate-Material135 kann unter Anwendung von Ätzprozessen geätzt werden, die in Bezug auf das Gate-Material135 selektiv sind, beispielsweise durch einen nasschemischen Ätzprozess. Es wird ein Deckmaterial145 in Vertiefungen über dem Gate-Material135 abgeschieden, beispielsweise unter Anwendung eines CVD-Prozesses, woran sich ein CMP-Prozess anschließt. Das Deckmaterial145 kann ein beliebiges geeignetes Deckmaterial sein, beispielsweise SiN, um nur ein Beispiel zu nennen. -
2A und2B zeigen die Herstellung von flachen Grabenisolations-(STI-) Gebieten in der ILD-Schicht130 . In Ausführungsformen werden die Gräben155 in der ILD-Schicht130 unter Anwendung konventioneller Lithographie- und Ätztechniken, beispielsweise durch einen RIE-Prozess, hergestellt. Beispielsweise wird eine Lackschicht, die über der ILD-Schicht130 ausgebildet ist, mit Energie (Licht) bestrahlt, um ein Muster (Öffnungen) zu erzeugen. Es wird ein Ätzprozess mit selektiver Chemie, beispielsweise RIE, eingesetzt, um einen oder mehrere Gräben155 in der ILD-Schicht130 durch die Öffnungen des Lacks hindurch zu bilden. Der Lack kann dann durch einen konventionellen Sauerstoffveraschungsprozess oder andere bekannte Ablösemittel entfernt werden. -
3A-3D zeigen die Struktur100 in einer zusätzlichen Querschnittsansicht. Insbesondere zeigt3A eine Draufsicht der Struktur100 und3B und3C zeigen eine Querschnittsansicht in einer X-Achsenrichtung, und3D zeigt eine Querschnittsansicht in einer Y-Achsenrichtung.3D zeigt die Gräben155 , wenn sie mit einem dielektrischen Material160 gefüllt sind, um STI-Strukturen165 zu bilden. In Ausführungsformen kann das dielektrische Material160 aus einem dielektrischen Material mit niedriger Dielektrizitätskonstante hergestellt sein, beispielsweise aus SiOC, neben vielen anderen Beispielen. Die Abscheidung des dielektrischen Materials160 erfolgt durch einen CVD-Prozess und einen anschließenden CMP-Prozess. -
4A-4C zeigt Photolack170 , der über den STI-Strukturen165 und der ILD-Schicht130 ausgebildet ist. In Ausführungsformen wird der Photolack170 mit Energie (Licht) bestrahlt, um ein Muster (Öffnungen) zu bilden. Es wird ein Ätzprozess mit selektiver Chemie, beispielsweise ein RIE-Prozess, eingesetzt, um einen oder mehrere Gräben175 in der ILD-Schicht130 durch die Öffnungen des Photolacks170 hindurch zu bilden, wobei das α-Si-Material125 freigelegt wird. Insbesondere zeigt4C das Öffnen eines Bereichs der dielektrischen Abdeckung, d.h., der ILD-Schicht130 , wodurch die Opferschicht, d.h., das α-Si-Material125 , freigelegt wird. Wie in4A und4C gezeigt ist, bleiben Bereiche der ILD-Schicht130 benachbart zu den dielektrischen Material160 erhalten. -
5A-5C zeigen das Entfernen des α-Si-Materials125 , wodurch die Gräben175' gebildet werden, die die Source- und Drain-(S/D-) Gebiete115 freilegen. Das α-Si-Material125 kann durch konventionelle Ätzprozesse, beispielsweise einen nasschemischen Prozess, entfernt werden. In Ausführungsformen kann das Ätzen von α-Si-Material125 mit oder ohne den Photolack170 erfolgen. In Ausführungsformen ist der Ätzvorgang für das α-Si-Material125 nicht gerichtet, sodass Bereiche der ILD-Schicht130 in der X-Achsenrichtung und der Y-Achsenrichtung zurückbleiben, wie in5A und5C gezeigt ist. Der Photolack170 kann durch einen konventionellen Sauerstoffveraschungsprozess oder andere bekannte Ablösemittel abgelöst werden. -
6A-6C zeigen das Füllen der Gräben175' mit einem Opfermaterial180 . In Ausführungsformen kann das Opfermaterial180 , neben anderen Beispielen, SOH, amorpher Kohlenstoff (alpha-C) oder eine organische Einebnungsschicht (OPL) sein. Das Opfermaterial180 wird verwendet, um eine ebene Oberfläche für die Abscheidung des Photolacks170' zu schaffen, der verwendet wird, um das Deckmaterial145 der Gate-Strukturen150 (in nachfolgenden Prozessen in der X-Achsenrichtung) zu ätzen. In Ausführungsformen wird der Photolack170' über den STI-Strukturen165 , der ILD-Schicht130 und dem Opfermaterial180 gebildet. Der Photolack170' wird mit Energie (Licht) bestrahlt, um ein Muster (Öffnungen) zu bilden. Es wird ein Ätzprozess mit selektiver Chemie, beispielsweise RIE, angewendet, um das Deckmaterial145 durch die Öffnungen des Lackes hindurch zu entfernen, wodurch ein oder mehrere Gräben185 des Gate-Materials135 der Gate-Strukturen150 in der X-Achsenrichtung gebildet werden. Insbesondere zeigt6A das Freilegen der Gate-Materialien135 der Gate-Strukturen150 . Der Photolack170' kann durch einen konventionellen Sauerstoffveraschungsprozess oder andere bekannte Ablösemittel entfernt werden, während das Opfermaterial180 durch ein selektives Ätzen entfernt werden kann. Die Entfernung des Deckmaterials145 , d.h. der Gate-Abdeckung, dient für die nachfolgende Herstellung von Gate-Kontakten zu den Gate-Strukturen150 . -
7A-7D zeigen Source- und Drain- und Gate-Metallisierungsstrukturelemente, neben anderen Strukturelementen, und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Offenbarung. Insbesondere wird eine Silizid-Beschichtung190 in den Gräben185 (über den Gate-Strukturen150 und insbesondere den Gate-Materialien135 ) und über den S/D-Gebieten115 abgeschieden. Insbesondere zeigt7B die Abscheidung einer Beschichtung190 auf den freigelegten Gate-Materialien135 und den freigelegten Source- und Drain-Gebieten115 vor der Herstellung der Metallisierungsstrukturelemente. Die Beschichtung190 wird einem Silizidierungsprozess unterzogen. Die Beschichtung190 kann unter Anwendung physikalischer Dampfabscheide-(PVD-) oder CVD-Prozesse abgeschieden werden. Die Beschichtung190 kann Ti, TiN, TaN, Ru und Co sein, neben vielen anderen Beispielen. Nach dem Silizidierungsprozess wird ein Metallmaterial195 auf der Beschichtung190 abgeschieden, um Source- und Drain-Kontakte200 und die Gate-Kontakte205 zu bilden. Auf diese Weise werden die Source- und Drain-Kontakte200 und Gate-Kontakte205 gleichzeitig aus dem gleichen Metallmaterial195 hergestellt. - Das Metallmaterial
195 kann durch CVD-Prozesse abgeschieden werden und kann ein beliebiges geeignetes leitendes Material sein. Beispielsweise kann das Metallmaterial195 Wolfram (W), Kobalt (Co) oder Kupfer (Cu) sein, um Beispiele zu nennen. Auf die Abscheidung des Metallmaterials195 folgt ein CMP-Prozess. Die Source- und Drain-Kontakte200 sind mit den S/D-Gebieten115 verbunden, während die Gate-Kontakte205 mit den Gate-Strukturen150 verbunden sind. Auf diese Weise enthalten die Gate-Kontakte205 der Gate-Strukturen150 eine Beschichtung190 und ein Füllmaterial, d.h. das Metallmaterial195 . Ferner liegt die Beschichtung190 über den S/D-Gebieten115 , den Gate-Materialien135 , den Gate-Kontakten205 und dem mindestens einen Source- und Drain-Kontakt. - Wie in
7A gezeigt, sind die Source- und Drain-Kontakte200 in Bezug auf die Gate-Kontakte205 sowohl in der X-Achsenrichtung als auch in der Y-Achsenrichtung versetzt bzw. beabstandet. Auf diese Weise werden die Gate-Kontakte205 , die eine Verbindung zu den Gate-Strukturen150 herstellen, zu den Source- und Drain-Kontakten200 , die eine Verbindung zu den S/D-Gebieten115 herstellen, versetzt. Insbesondere sind die Gate-Kontakte205 der Gate-Strukturen150 zu den Source- und Drain-Kontakten200 der S/D-Gebiete115 in einer X-Achsenrichtung und einer Y-Achsenrichtung versetzt bzw. beabstandet. Insbesondere zeigt7B die gleichzeitige Herstellung von versetzten Metallisierungsstrukturelementen, d.h., den Kontakten200 ,205 auf den freigelegten Gate-Materialien135 und den freigelegten S/D-Gebieten115 . Ferner ist, wie in7B gezeigt ist, der Source- und Drain-Kontakt200 auf einer Höhe, die sich von derjenigen der Gate-Kontakte205 unterscheidet. Insbesondere liegt der Source- und Drain-Kontakt200 auf einer geringeren Höhe als die Gate-Kontakte205 , so dass mindestens ein Source- und Drain-Kontakt200 auf einer anderen Höhe als die Gate-Kontakte205 . Auf diese Weise sind die Gate-Kontakte205 der Gate-Strukturen150 an einer anderen Höhe als die Source- und Drain-Kontakte200 der S/D-Gebiete115 angeordnet. - In Ausführungsformen ist der Source- und Drain-Kontakt
200 stufenförmig, wobei darüber eine dielektrische Abdeckung liegt, d.h., die ILD-Schicht130 . Insbesondere ist der mindestens eine Source- und Drain-Kontakt200 stufenförmig. Auf diese Weise ist die Beschichtung190 direkt mit den S/D-Gebieten115 , beispielsweise dem Silizid der S/D-Gebiet115 , den Seitenwandabstandshaltern140 der Gate-Strukturen150 und unter der dielektrischen Abdeckung über dem Source- und Drain-Kontakt200 in Kontakt. Wie insbesondere in8B gezeigt ist, bildet die ILD-Schicht130 die dielektrische Abdeckung über den Source- und Drain-Kontakten200 . Insbesondere beinhaltet die dielektrische Abdeckung ein Oxidmaterial, d.h., das Oxid der ILD-Schicht130 , und die Beschichtung120 . - Die hierin beschriebenen Strukturen und Prozesse bieten den Vorteil, dass Kurzschlüsse in Technologien, in denen kleinere Abmessungen verwirklicht werden, verhindert werden. Insbesondere werden Kurzschlüsse verhindert, indem der Source- und Drain-Kontakt
200 und die Gate-Kontakte205 gleichzeitig mit dem Metallmaterial195 gebildet werden, aber auf unterschiedlichen Höhen liegen und zueinander versetzt bzw. beabstandet sind. -
8A-8D zeigen die Herstellung von Metallisierungsstrukturelementen (beispielsweise von Zwischenverbindungs-Kontaktstrukturen), die sich ausgehend von den Source- und Drain-Kontakten200 und den Gate-Kontakten205 erstrecken. Insbesondere wird eine Ätzstoppschicht210 über der ILD-Schicht130 und den Gate-Kontakten205 abgeschieden. In Ausführungsformen wird die Ätzstoppschicht210 durch einen CVD-Prozess abgeschieden und sie kann aus Nitridmaterial, beispielsweise SiN, aufgebaut sein. Es wird eine ILD-Schicht215 über der Ätzstoppschicht210 beispielsweise durch einen CVD-Prozess abgeschieden. In Ausführungsformen kann die ILD-Schicht215 beispielsweise aus einem Oxidmaterial aufgebaut sein. Nach der Abscheidung der ILD-Schicht215 wird ein CMP-Prozess ausgeführt. - Es können Zwischenverbindungsstrukturen
220 ,225 , die sich von den Kontakten200 ,205 aus erstrecken, unter Anwendung konventioneller Lithographie- und Ätzprozesse, beispielsweise einem RIE-Prozess, hergestellt werden. Beispielsweise wird ein über der ILD-Schicht215 gebildeter Lack mit Energie (Licht) bestrahlt, um ein Muster (Öffnungen) zu bilden. Es wird ein Ätzprozess mit selektiver Chemie, beispielsweise eine reaktive Ionenätzung (RIE), ausgeführt, um einen oder mehrere Gräben In der ILD-Schicht215 durch die Öffnungen des Lacks hindurch zu bilden. Der Lack kann dann durch einen konventionellen Sauerstoffveraschungsprozess oder andere bekannte Ablösemittel entfernt werden. - An das Entfernen des Lacks schließt sich die Abscheidung eines leitenden Materials durch konventionelle Abscheideprozesse, beispielsweise CVD-Prozesse, an, um die Zwischenverbindungsstrukturen
220 ,225 zu bilden. Restliches leitendes Material auf der Oberfläche der ILD-Schicht215 kann durch konventionelle CMP-Prozesse entfernt werden. Das zur Herstellung der Zwischenverbindungsstrukturen220 ,225 verwendete leitende Material kann ein beliebiges geeignetes leitendes Material sein, beispielsweise Wolfram (W). In Ausführungsformen sind die Zwischenverbindungsstrukturen220 direkt in elektrischem Kontakt mit den Source- und Drain-Kontakten200 , während die Zwischenverbindungsstrukturen225 in direktem elektrischen Kontakt mit den Gate-Kontakten205 sind. Auf diese Weise sind die Zwischenverbindungsstrukturen220 ,225 in direktem elektrischen Kontakt mit den Kontakten der Gate-Strukturen150 und den Kontakten der Source- und Drain-Gebiete (S/D)115 .8B zeigt die Herstellung von versetzten bzw. beabstandeten Kontakten, d.h. den Zwischenverbindungsstrukturen220 ,225 , die sich von den Metallisierungsstrukturelementen, d.h., den Kontakten200 ,205 , aus erstrecken. Ferner zeigt8B , dass die mehreren Gate-Strukturen150 Source- und Drain-Gebiete115 , die Gate-Materialien135 , die Gate-Kontakte205 und die Zwischenverbindungsstrukturen225 , die sich von den Gate-Kontakten205 aus erstrecken, umfassen. - Es sollte nun klar sein, dass die hierin beschriebenen Prozesse und resultierenden Strukturen dazu dienen, das Gate-Metall der Gate-Struktur während der MOL-Prozesse besser zu schützen. Die resultierenden Strukturen, beispielsweise Seitenwandstrukturen, verhindern somit das Auftreten von Kurzschlüssen bei Zwischenverbindungen oder anderen Verdrahtungsstrukturen der Source/Drain-Gebiete. Daher führen die hierin beschriebenen Prozesse und Strukturen zu einer Erhöhung der Ausbeute.
- Die zuvor beschriebenen Verfahren werden bei der Herstellung integrierter Schaltungschips eingesetzt. Die resultierenden integrierten Schaltungschips können von dem Hersteller in Form nicht vollständig bearbeiteter Scheiben (d.h., als eine einzige Scheibe, auf der mehrere Chips ohne Gehäuse sind), als ein blanker Chip oder in Form von Chips in Gehäusen vertrieben werden. In dem zuletzt genannten Falle ist der Chip in einem Einzelchip-Gehäuse (etwa einem Kunststoffträger, mit Anschlüssen, die an einer Hauptplatine oder an einem Träger höherer Ebene befestigt sind) oder in einem Mehr-Chip-Gehäuse untergebracht (etwa einem Keramikträger, an welchem ein oder beide Oberflächen Zwischenverbindungen oder vergrabene Verbindungen aufweisen). In jedem Falle wird dann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsbauelementen als Teil (a) eines Zwischenprodukts, etwa einer Hauptplatine, oder (b) als ein Endprodukt verbunden. Das Endprodukt kann ein beliebiges Endprodukt sein, das integrierte Schaltungschips enthält, im Bereich von Spielzeugen oder anderen Anwendungen mit geringen Ansprüchen bis hin zu fortschrittlichen Computerprodukten mit einer Anzeige, einer Tastatur oder anderen Eingabegeräten und einem zentralen Prozessor.
- Die Beschreibungen der diversen Ausführungsformen der vorliegenden Offenbarung sind nur zum Zwecke der Darstellung angegeben und sollen nicht erschöpfend sein oder eine Beschränkung auf die offenbarten Ausführungsformen darstellen. Es ergeben sich viele Modifizierungen und Varianten für den Fachmann, ohne von dem Bereich und dem Grundgedanken der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde verwendet, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber Techniken, die auf dem Markt angetroffen werden, am besten zu erläutern, oder um andere Fachleute in die Lage zu versetzen, die hierin offenbarten Ausführungsformen zu verstehen.
Claims (21)
- Beansprucht ist:
- Eine Struktur, mit: mehreren Gate-Strukturen mit Source- und Drain-Gebieten; Kontakten, die mit den Source- und Drain-Gebieten verbunden sind; Kontakten, die mit den Gate-Strukturen verbunden sind und zu den Kontakten, die mit den Source- und Drain-Gebieten verbunden sind, versetzt sind; und Zwischenverbindungsstrukturen, die in elektrischem Kontakt mit den Kontakten der Gate-Strukturen und den Kontakten der Source- und Drain-Gebieten sind.
- Die Struktur nach
Anspruch 1 , wobei die Kontakte der Gate-Strukturen eine Beschichtung und ein Füllmaterial aufweisen. - Die Struktur nach
Anspruch 2 , wobei die Beschichtung TiN ist. - Die Struktur nach
Anspruch 3 , wobei die TiN-Beschichtung über den Source- und Drain-Gebieten liegt. - Die Struktur nach
Anspruch 4 , wobei das Füllmaterial Kobalt oder Wolfram ist. - Die Struktur nach
Anspruch 1 , wobei die Kontakte der Gate-Strukturen eine andere Höhe als die Kontakte der Source- und Drain-Gebiete haben. - Die Struktur nach
Anspruch 1 , wobei die Kontakte der Gate-Strukturen zu den Kontakten der Source- und Drain-Gebiete in einer X-Achsenrichtung versetzt sind. - Die Struktur nach
Anspruch 1 , wobei die Kontakte der Gate-Strukturen zu den Kontakten der Source- und Drain-Gebieten in einer Y-Achsenrichtung versetzt sind. - Die Struktur nach
Anspruch 1 , die ferner eine dielektrische Abdeckung über den Kontakten der Source- und Drain-Gebiete aufweist. - Die Struktur nach
Anspruch 9 , wobei die dielektrische Abdeckung ein Oxidmaterial und eine Beschichtung aufweist. - Die Struktur nach
Anspruch 10 , wobei die Beschichtung aus einem Nitridmaterial aufgebaut ist. - Die Struktur nach
Anspruch 1 , wobei die Gate-Strukturen Austausch-Gate-Strukturen sind. - Die Struktur nach
Anspruch 1 , wobei die Gate-Strukturen vertiefte Gate-Strukturen sind. - Eine Struktur, mit: mehreren Gate-Strukturen mit Source- und Drain-Gebieten, Gate-Kontakten und Zwischenverbindungsstrukturen, die sich von den Gate-Kontakten aus erstrecken; mindestens einem Source- und Drain-Kontakt, der eine andere Höhe als die Gate-Kontakte hat; und einer Beschichtung über den Source- und Drain-Gebieten, den Gate-Kontakten und dem mindestens einen Source- und Drain-Kontakt.
- Die Struktur nach
Anspruch 14 , wobei der mindestens eine Source- und Drain-Kontakt zu den Gate-Kontakten in einer X-Achsenrichtung oder einer Y-Achsenrichtung versetzt ist. - Die Struktur nach
Anspruch 14 , wobei der mindestens eine Source- und Drain-Kontakt stufenförmig ist. - Die Struktur nach
Anspruch 16 , die ferner eine dielektrische Abdeckung über dem mindestens einen Source- und Drain-Kontakt aufweist. - Die Struktur nach
Anspruch 14 , wobei die Beschichtung aus einem TiN-Material aufgebaut ist. - Ein Verfahren, mit: Bilden mehrerer Gate-Strukturen, die Source- und Drain-Gebiete und Gate-Materialien aufweisen; Bilden einer dielektrischen Zwischenschicht mit einer Opferschicht und einer dielektrischen Abdeckung über Source- und Drain-Gebieten von Gate-Strukturen; Öffnen eines Bereichs der dielektrischen Abdeckung zum Freilegen der Opferschicht; Entfernen der Opferschicht, um die Source- und Drain-Gebiete freizulegen; Freilegen der Gate-Materialien; gleichzeitiges Bilden von versetzten Metallisierungsstrukturelementen auf den freigelegten Gate-Materialien und den freigelegten Source- und Drain-Gebieten; und Bilden von versetzten Kontakten, die sich von den Metallisierungsstrukturelementen aus erstrecken.
- Das Verfahren nach
Anspruch 19 , das ferner umfasst: Abscheiden einer Beschichtung auf den freigelegten Gate-Materialien und den freigelegten Source- und Drain-Gebieten vor der Bildung der Metallisierungsstrukturelemente.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/898,569 US10607893B2 (en) | 2018-02-17 | 2018-02-17 | Middle of line structures |
US15/898,569 | 2018-02-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102018208546A1 true DE102018208546A1 (de) | 2019-08-22 |
Family
ID=67482137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018208546.3A Pending DE102018208546A1 (de) | 2018-02-17 | 2018-05-30 | Strukturen aus dem mittleren bereich der fertigungslinie |
Country Status (4)
Country | Link |
---|---|
US (1) | US10607893B2 (de) |
CN (1) | CN110176453B (de) |
DE (1) | DE102018208546A1 (de) |
TW (1) | TWI712142B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102019206975B4 (de) | 2018-05-15 | 2022-05-05 | Globalfoundries U.S. Inc. | FinFET-Vorrichtung und Verfahren zur Herstellung |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10685872B2 (en) * | 2018-05-30 | 2020-06-16 | International Business Machines Corporation | Electrically isolated contacts in an active region of a semiconductor device |
US10930555B2 (en) * | 2018-09-05 | 2021-02-23 | Applied Materials, Inc. | Contact over active gate structure |
US10930556B2 (en) * | 2018-09-05 | 2021-02-23 | Applied Materials, Inc. | Contact over active gate structure |
US10811319B2 (en) * | 2018-11-29 | 2020-10-20 | Globalfoundries Inc. | Middle of line structures |
KR20210033096A (ko) * | 2019-09-17 | 2021-03-26 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조방법 |
US11094794B2 (en) * | 2019-09-27 | 2021-08-17 | Globalfoundries U.S. Inc. | Air spacer structures |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5924010A (en) * | 1996-10-30 | 1999-07-13 | United Microelectronics Corp. | Method for simultaneously fabricating salicide and self-aligned barrier |
US6429493B1 (en) * | 1998-10-20 | 2002-08-06 | Seiko Epson Corporation | Semiconductor device and method for manufacturing semiconductor device |
DE10258761A1 (de) * | 2002-07-02 | 2004-01-15 | Promos Technologies, Inc. | Verfahren zur Herstellung eines Kontaktlochs |
DE112011101069T5 (de) * | 2010-03-26 | 2013-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Verfahren zur Herstellung einer Halbleitervorrichtung |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6153485A (en) | 1998-11-09 | 2000-11-28 | Chartered Semiconductor Manufacturing Ltd. | Salicide formation on narrow poly lines by pulling back of spacer |
DE102005052000B3 (de) * | 2005-10-31 | 2007-07-05 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram |
JP4501965B2 (ja) * | 2006-10-16 | 2010-07-14 | ソニー株式会社 | 半導体装置の製造方法 |
WO2008137480A2 (en) * | 2007-05-01 | 2008-11-13 | Dsm Solutions, Inc. | Active area junction isolation structure and junction isolated transistors including igfet, jfet and mos transistors and method for making |
DE102008059500B4 (de) * | 2008-11-28 | 2010-08-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen |
US8531033B2 (en) | 2009-09-07 | 2013-09-10 | Advanced Interconnect Materials, Llc | Contact plug structure, semiconductor device, and method for forming contact plug |
CN102456613B (zh) * | 2010-10-29 | 2014-08-20 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
US8404530B2 (en) * | 2011-07-07 | 2013-03-26 | International Business Machines Corporation | Replacement metal gate with a conductive metal oxynitride layer |
US8759920B2 (en) * | 2012-06-01 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of forming the same |
KR102068980B1 (ko) * | 2013-08-01 | 2020-01-22 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
US20150187945A1 (en) * | 2014-01-02 | 2015-07-02 | Globalfoundries Inc. | Salicide protection during contact metallization and resulting semiconductor structures |
US9318582B2 (en) * | 2014-03-17 | 2016-04-19 | International Business Machines Corporation | Method of preventing epitaxy creeping under the spacer |
US9312182B2 (en) | 2014-06-11 | 2016-04-12 | Globalfoundries Inc. | Forming gate and source/drain contact openings by performing a common etch patterning process |
US9449963B2 (en) * | 2014-07-03 | 2016-09-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure with hard mask structure formed thereon and method for forming the same |
KR20160020870A (ko) * | 2014-08-14 | 2016-02-24 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US9379209B2 (en) * | 2014-11-07 | 2016-06-28 | Globalfoundries Inc. | Selectively forming a protective conductive cap on a metal gate electrode |
US9443738B2 (en) * | 2015-02-06 | 2016-09-13 | Globalfoundries Inc. | Integrated circuits with middle of line capacitance reduction in self-aligned contact process flow and fabrication methods |
US9780178B2 (en) * | 2015-06-05 | 2017-10-03 | Globalfoundries Inc. | Methods of forming a gate contact above an active region of a semiconductor device |
US9679847B2 (en) * | 2015-06-09 | 2017-06-13 | Stmicroelectronics, Inc. | Self-aligned bottom up gate contact and top down source-drain contact structure in the premetallization dielectric or interlevel dielectric layer of an integrated circuit |
US9691897B2 (en) | 2015-09-28 | 2017-06-27 | Globalfoundries Inc. | Three-dimensional semiconductor transistor with gate contact in active region |
US9887289B2 (en) * | 2015-12-14 | 2018-02-06 | International Business Machines Corporation | Method and structure of improving contact resistance for passive and long channel devices |
US9653347B1 (en) * | 2016-03-31 | 2017-05-16 | International Business Machines Corporation | Vertical air gap subtractive etch back end metal |
US10121873B2 (en) * | 2016-07-29 | 2018-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate and contact plug design and method forming same |
-
2018
- 2018-02-17 US US15/898,569 patent/US10607893B2/en active Active
- 2018-05-11 TW TW107116133A patent/TWI712142B/zh active
- 2018-05-30 DE DE102018208546.3A patent/DE102018208546A1/de active Pending
-
2019
- 2019-01-18 CN CN201910047004.8A patent/CN110176453B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5924010A (en) * | 1996-10-30 | 1999-07-13 | United Microelectronics Corp. | Method for simultaneously fabricating salicide and self-aligned barrier |
US6429493B1 (en) * | 1998-10-20 | 2002-08-06 | Seiko Epson Corporation | Semiconductor device and method for manufacturing semiconductor device |
DE10258761A1 (de) * | 2002-07-02 | 2004-01-15 | Promos Technologies, Inc. | Verfahren zur Herstellung eines Kontaktlochs |
DE112011101069T5 (de) * | 2010-03-26 | 2013-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Verfahren zur Herstellung einer Halbleitervorrichtung |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102019206975B4 (de) | 2018-05-15 | 2022-05-05 | Globalfoundries U.S. Inc. | FinFET-Vorrichtung und Verfahren zur Herstellung |
Also Published As
Publication number | Publication date |
---|---|
TWI712142B (zh) | 2020-12-01 |
US10607893B2 (en) | 2020-03-31 |
TW201935650A (zh) | 2019-09-01 |
CN110176453A (zh) | 2019-08-27 |
US20190259667A1 (en) | 2019-08-22 |
CN110176453B (zh) | 2023-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102018208546A1 (de) | Strukturen aus dem mittleren bereich der fertigungslinie | |
DE102017118475B4 (de) | Selbstjustierte abstandshalter und verfahren zu deren herstellung | |
DE4235534C2 (de) | Verfahren zum Isolieren von Feldeffekttransistoren | |
DE102018218869B4 (de) | Verfahren zum Bilden von Kontaktstrukturen auf integrierten Schaltungsprodukten | |
DE102019216082B4 (de) | Skalierter gate-kontakt und source/drain-kappe sowie verfahren zu dessen herstellung | |
DE102015106047B4 (de) | Struktur und Verfahren zum Ausbilden eines Halbleiterbauelements mit einem Gatestapel | |
DE112006003206B4 (de) | Verfahren zum Ausbilden einer Halbleiteranordnung | |
DE102017117937A1 (de) | Aufgeteilte Schienenstrukturen, die sich in angrenzenden Metallschichten befinden | |
DE102005033916A1 (de) | Ausrichtung eines MTJ-Stapels an Leiterbahnen in Abwesenheit von Topographie | |
DE102018220751A1 (de) | Middle-of-line strukturen | |
DE102016118062B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit einem nichtflüchtigen Speicher und einer Logikschaltung | |
DE102019203596B4 (de) | Mehrfachstrukturierung mit Dornschnitten, die unter Verwendung einer Blockmaske gebildet werden | |
DE102018202253B4 (de) | Verfahren zum Ätzen einer Tiefgrabenisolationsstruktur mit einem in einem Zwischenebenen-Dielektrikumsmaterial endenden Luftspalt und zugehörige Strukturen | |
DE102019103422A1 (de) | Verwenden von Maskenschichten zum Erleichtern der Herstellung von selbstjustierten Kontakten und Durchkontaktierungen | |
DE102019204967A1 (de) | Angeschrägte Austauschgatestrukturen | |
DE102018122614A1 (de) | Zellengrenzstruktur für eingebetteten Speicher | |
DE102016100273A1 (de) | Struktur und Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur | |
DE102019123627A1 (de) | Finnen-feldeffekttransistorvorrichtung und verfahren zu deren herstellung | |
DE102015117230B4 (de) | Verfahren zum Bilden einer Halbleitervorrichtungsstruktur | |
DE112012002648B4 (de) | Lokale Zwischenverbindung mit einem niedrigen Profil und Verfahren zum Herstellen derselben | |
DE102013112137A1 (de) | Verfahren zum Verarbeiten eines Dies | |
DE102020100001B4 (de) | Integrierter Schaltkreis mit einer Mehrzahl von Speicherprüfstrukturen und Verfahren zu dessen Herstellung sowie Speicherprüfstruktur einer eingebetteten Speichervorrichtung | |
DE102018206438B4 (de) | Verfahren zur Herstellung von Kontaktstrukturen | |
DE102020122500A1 (de) | Luft-spacer-strukturen | |
DE10261404B4 (de) | Verfahren zum Herstellen eines Halbleiterbauelements |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R081 | Change of applicant/patentee |
Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY |
|
R082 | Change of representative |
Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE |
|
R016 | Response to examination communication |