CN113410229A - 半导体器件和方法 - Google Patents
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Abstract
本公开涉及半导体器件和方法。提供了一种半导体器件及其制造方法,其有助于在移除材料以形成气隙时支撑接触件。在实施例中,接触件被形成有扩大的基部以辅助支撑接触件的上覆部分。在其他实施例中,也可以在形成气隙之前放置支架材料以便提供附加支撑。
Description
技术领域
本公开涉及半导体器件和方法。
背景技术
半导体器件用于例如各种电子应用中,例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过在半导体衬底上方顺序沉积绝缘层或电介质层、导电层和半导体材料层,并使用光刻来图案化各种材料层以在其上形成电路组件和元件来制造。
半导体工业通过持续减小最小特征尺寸而持续改进各种电子组件(例如,晶体管、二极管、电阻器、电容器等)的集成密度,这允许将更多组件集成到给定面积中。然而,随着最小特征尺寸减小,出现了应当解决的额外问题。
发明内容
根据本公开的一个实施例,提供了一种半导体器件,包括:第一栅极堆叠件,所述第一栅极堆叠件邻近于第二栅极堆叠件,所述第二栅极堆叠件位于半导体鳍之上,所述半导体鳍位于衬底之上;第一接触件,所述第一接触件位于所述第一栅极堆叠件和所述第二栅极堆叠件之间,所述第一接触件与源极/漏极区域电连接,所述第一接触件具有位于距所述衬底第一距离处的第一宽度以及位于距所述衬底第二距离处的第二宽度,所述第二距离大于所述第一距离,并且所述第一宽度比所述第二宽度小了大于零且小于5nm的量;以及气隙,所述气隙位于所述第一接触件和所述第一栅极堆叠件之间。
根据本公开的另一实施例,提供了一种半导体器件,包括:第一接触件,所述第一接触件与鳍式场效应晶体管的源极/漏极区域电连接;间隔件,所述间隔件与所述第一接触件相邻;气隙,所述气隙位于所述间隔件的相对于所述第一接触件的相反侧;支架,所述支架与所述第一接触件的顶表面的第一部分实体接触,所述第一接触件的顶表面的第二部分由所述支架暴露,其中,所述气隙在所述支架下方延伸;以及蚀刻停止层,所述蚀刻停止层覆盖所述气隙,所述支架位于所述蚀刻停止层和所述第一接触件的顶表面的第一部分之间。
根据本公开的又一实施例,提供了一种制造半导体器件的方法,所述方法包括:在电介质层中形成第一开口以暴露导电区域,所述电介质层位于半导体鳍之上;在所述第一开口内形成基部层;在形成所述基部层之后,沿着所述第一开口的侧壁形成牺牲间隔件;形成与所述牺牲间隔件相邻的间隔件;蚀刻所述基部层以再次暴露所述导电区域;沉积与所述间隔件和所述基部层相邻的第一接触件;以及移除所述牺牲间隔件以形成气隙。
附图说明
当结合附图阅读时,从以下详细描述中可以最好地理解本公开的各个方面。应当注意,根据工业中的标准实践,各种特征未按比例绘制。实际上,为了清楚的讨论,可以任意增加或减少各种特征的尺寸。
图1示出了根据一些实施例的形成finFET器件的工艺中的步骤。
图2示出了根据一些实施例的源极/漏极区域的形成。
图3示出了根据一些实施例的图2的截面图。
图4示出了根据一些实施例的层间电介质的形成。
图5示出了根据一些实施例的基部层的形成。
图6示出了根据一些实施例的牺牲层的形成。
图7示出了根据一些实施例的间隔件的形成。
图8示出了根据一些实施例的基部层的图案化。
图9示出了根据一些实施例的第一接触件的形成。
图10A-图10B示出了根据一些实施例的气隙的形成。
图11A-图11C示出了根据一些实施例的支架(scaffold)的形成。
图12A-图12D示出了根据一些实施例的利用支架的气隙的形成。
图13A-图13D示出了根据一些实施例的上覆层间电介质的形成。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然,这些仅仅是示例而不旨在限制本公开。例如,在下面的描述中,在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例,并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。另外,本公开可以在各种示例中重复附图标记和/或字符。该重复是为了简单和清楚的目的,并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外,在本文中可能使用空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等),以易于描述图中所示的一个元件或特征相对于另一个(一些)元件或特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向),并且本文使用的空间相对描述符同样可以被相应地解释。
现在参考图1,示出了诸如finFET器件之类的半导体器件100的透视图。在一个实施例中,半导体器件100包括其中形成有第一沟槽103的衬底101。衬底101可以是硅衬底,然而可以使用其他衬底,例如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗。衬底101可以是p型半导体,然而在其他实施例中,衬底101可以是n型半导体。
可以作为最终形成第一隔离区域105的初始步骤而形成第一沟槽103。第一沟槽103可以使用掩蔽层(图1中未单独示出)连同适当的蚀刻工艺来形成。例如,掩蔽层可以是硬掩模,其包括通过诸如化学气相沉积(CVD)之类的工艺形成的氮化硅,然而可以利用诸如氧化物、氮氧化物、碳化硅、前述的组合等之类的其他材料以及诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、或甚至是氧化硅形成然后氮化之类的其他工艺。一旦形成了掩蔽层,便可以通过合适的光刻工艺来图案化该掩蔽层以暴露衬底101中将被移除以形成第一沟槽103的那些部分。
然而,本领域的技术人员将认识到,上文描述的用于形成掩蔽层的工艺和材料并非是可以用于保护衬底101的部分同时暴露衬底101中用于形成第一沟槽103的其他部分的唯一方法。可以利用任何合适的工艺(例如,经图案化及显影的光致抗蚀剂)来暴露衬底101中将被移除以形成第一沟槽103的部分。所有这些方法完全旨在包括在本公开实施例的范围内。
一旦已经形成和图案化掩蔽层,便在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)之类的合适的工艺来移除暴露的衬底101,以便在衬底101中形成第一沟槽103,然而可以使用任何合适的工艺。在一个实施例中,第一沟槽103可以被形成为具有距衬底101的表面小于约的第一深度,例如约
然而,本领域的普通技术人员将认识到,上文描述的用于形成第一沟槽103的工艺仅为一个可能的工艺,而并不意味着是唯一实施例。相反,可以利用可以形成第一沟槽103的任何合适的工艺,并且可以使用包括任何数量的掩蔽和移除步骤的任何合适的工艺。
除了形成第一沟槽103之外,掩蔽和蚀刻工艺还从衬底101中保持未移除的那些部分形成鳍107。为了方便起见,在图中已经将鳍107示出为通过虚线与衬底101分离,然而可以存在或可以不存在分离的实体指示。如下所述,这些鳍107可以用于形成多栅极FinFET晶体管的沟道区域。虽然图1仅示出了从衬底101形成的两个鳍107,但是可以利用任何数量的鳍107。
鳍107可以被形成为使得它们在衬底101的表面处具有在约5nm和约80nm之间的宽度,例如约30nm。另外,鳍107可以彼此间隔开约10nm和约100nm之间的距离,例如约50nm。通过以这种方式间隔鳍107,鳍107可以各自形成单独的沟道区域,同时仍然足够接近以共享公共栅极(下面进一步讨论)。
一旦已经形成了第一沟槽103和鳍107,第一沟槽103就可以用电介质材料填充,并且电介质材料可以在第一沟槽103内凹陷以形成第一隔离区域105。电介质材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选的清洗和内衬(lining)之后,可以使用化学气相沉积(CVD)方法(例如,HARP工艺)、高密度等离子体CVD方法或本领域已知的其他合适的形成方法来形成电介质材料。
可以通过以下方式来填充第一沟槽103:用电介质材料过度填充第一沟槽103和衬底101,并且然后通过合适的工艺(例如,化学机械抛光(CMP)、蚀刻、前述的组合等)来移除位于第一沟槽103和鳍107外部的多余材料。在一个实施例中,移除工艺还移除位于鳍107之上的任何电介质材料,使得电介质材料的移除将使鳍107的表面暴露于进一步的处理步骤。
一旦第一沟槽103已经被填充了电介质材料,则电介质材料然后可以背离鳍107的表面被凹陷。可以执行凹陷以暴露鳍107的侧壁中与鳍107的顶表面相邻的至少一部分。可以通过将鳍107的顶表面浸入蚀刻剂(例如,HF)中来使用湿法蚀刻使电介质材料凹陷,然而可以使用其他蚀刻剂(例如,H2)和其他方法(例如,反应离子蚀刻、使用诸如NH3/NF3之类的蚀刻剂的干法蚀刻、化学氧化物移除或干法化学清洁)。该电介质材料可以从鳍107的表面凹陷约和约之间的距离,例如约另外,凹陷还可以移除位于鳍107之上的任何剩余的电介质材料,以确保鳍107被暴露以供进一步处理。
然而,本领域普通技术人员将认识到,上文描述的步骤可以仅是用于填充和凹陷电介质材料的整个工艺流程的一部分。例如,也可以利用内衬步骤、清洗步骤、退火步骤、间隙填充步骤、前述的组合等来形成第一沟槽103并用电介质材料填充第一沟槽103。所有可能的工艺步骤完全旨在包括在本公开实施例的范围内。
在经形成第一隔离区域105之后,可以在每个鳍107之上形成虚设栅极电介质109、位于虚设栅极电介质109之上的虚设栅极电极111、以及第一间隔件113。在一个实施例中,可以通过热氧化、化学气相沉积、溅射或本领域中已知的且用于形成栅极电介质的任何其他方法来形成虚设栅极电介质109。取决于栅极电介质形成的技术,位于鳍107的顶部上的虚设栅极电介质109厚度可以不同于位于鳍107的侧壁上的栅极电介质厚度。
虚设栅极电介质109可以包括诸如二氧化硅或氮氧化硅之类的材料,其厚度范围为约3埃至约100埃,例如约10埃。虚设栅极电介质109可以由高介电常数(高k)材料(例如,具有大于约5的相对介电常数)形成,例如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、或氧化锆(ZrO2)、或前述的组合,其具有约0.5埃至约100埃(例如,约10埃或更小)的等效氧化物厚度。另外,二氧化硅、氮氧化硅和/或高k材料的任何组合也可以用于虚设栅极电介质109。
虚设栅极电极111可以包括导电材料,并且可以选自包括以下各项的组:W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述的组合等。可以通过化学气相沉积(CVD)、溅射沉积或本领域中已知的且用于沉积导电材料的其他技术来沉积虚设栅极电极111。虚设栅极电极111的厚度可以在约到约的范围内。虚设栅极电极111的顶表面可以具有非平面顶表面,并且可以在图案化虚设栅极电极111或栅极蚀刻之前被平坦化。此时,离子可以被引入到虚设栅极电极111中,也可以不被引入。例如,可以通过离子注入技术来引入离子。
一旦形成了虚设栅极电介质109和虚设栅极电极111,就可以图案化虚设栅极电介质109和虚设栅极电极111以在鳍107之上形成一系列堆叠件115。堆叠件115限定了位于虚设栅极电介质109下面的鳍107的每一侧的多个沟道区域。堆叠件115可以通过使用例如本领域中已知的沉积和光刻技术在虚设栅极电极111上沉积并图案化栅极掩模(图1中未单独示出)来形成。栅极掩模可以结合通常使用的掩蔽和牺牲材料,例如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC和/或氮化硅,并且可以被沉积到约和约之间的厚度。可以使用干法蚀刻工艺来蚀刻虚设栅极电极111和虚设栅极电介质109以形成经图案化的堆叠件115。
一旦堆叠件115已经被图案化,就可以形成第一间隔件113。第一间隔件113可以形成在堆叠件115的相反侧。第一间隔件113通常通过在先前形成的结构上毯式沉积间隔件层(图1中未单独示出)来形成。间隔件层可以包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等,并且可以通过用于形成这样的层的方法(例如,化学气相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法)来形成。间隔件层可以包括具有与第一隔离区域105内的电介质材料不同的蚀刻特性的不同材料、或与第一隔离区域105内的电介质材料相同的材料。然后,可以例如通过一次或多次蚀刻以从结构的水平表面移除间隔件层来图案化第一间隔件113,以形成第一间隔件113。
在一个实施例中,第一间隔件113可以被形成为具有在约和约之间的厚度,例如约另外,一旦已经形成第一间隔件113,则与一个堆叠件115相邻的第一间隔件113可以和与另一堆叠件115相邻的第一间隔件113分开约5nm和约200nm之间的距离,例如约20nm。然而,可以利用任何合适的厚度和距离。
另外,并且可选地,如果需要的话,可以进一步图案化第一隔离区域105和下面的衬底101以提供器件之间的额外隔离。在一个特定实施例中(为了清楚起见在图1中未示出,但其可以在下面的图12D中看到),可以蚀刻第一隔离区域105和下面的衬底101以形成冠部(crown),其中衬底101的每个冠部具有多个鳍107,例如两个鳍107。在一个实施例中,可以使用光刻掩蔽和蚀刻工艺来图案化衬底101,然而可以利用任何合适的图案化工艺。
图2示出了从不受堆叠件115和第一间隔件113保护的那些区域移除鳍107,以及再生长源极/漏极区域201。从不受堆叠件115和第一间隔件113保护的那些区域移除鳍107可以通过使用堆叠件115和第一间隔件113作为硬掩模的反应离子蚀刻(RIE)来执行。然而,可以利用任何合适的工艺。
一旦已经移除鳍107的这些部分,就放置硬掩模(未单独示出)并对其进行图案化以覆盖虚设栅极电极111,从而防止生长,并且可以再生长源极/漏极区域201以与每个鳍107接触。在一个实施例中,可以再生长源极/漏极区域201,并且在一些实施例中,可以再生长源极/漏极区域201以形成应力源,该应力源将向位于堆叠件115下面的鳍107的沟道区域施加应力。在其中鳍107包括硅并且FinFET为p型器件的实施例中,源极/漏极区域201可以通过选择性外延工艺而利用诸如硅之类的材料或具有与沟道区域不同的晶格常数的诸如硅锗之类的材料再生长。在其他实施例中,源极/漏极区域201可以包括诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、前述的组合等之类的材料。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等之类的前体,并且可以持续约5分钟至约120分钟之间,例如约30分钟。
在一个实施例中,源极/漏极区域201可以被形成为具有约和约 之间的厚度,并且可以具有在第一隔离区域105之上的约和约之间的高度,例如约在该实施例中,源极/漏极区域201可以被形成为具有在第一隔离区域105的上表面之上的约5nm和约250nm之间的高度,例如约100nm。然而,可以利用任何合适的高度。
一旦形成了源极/漏极区域201,就可以通过注入合适的掺杂剂来将掺杂剂注入到源极/漏极区域201中以补充鳍107中的掺杂剂。例如,可以注入诸如硼、镓、铟等之类的p型掺杂剂以形成PMOS器件。或者,可以注入诸如磷、砷、锑等之类的n型掺杂剂以形成NMOS器件。可以使用堆叠件115和第一间隔件113作为掩模来注入这些掺杂剂。应当注意,本领域的普通技术人员将认识到,可以使用许多其他工艺、步骤等来注入掺杂剂。例如,本领域的普通技术人员将认识到,可以使用间隔件和衬里的各种组合来执行多个注入,以形成具有适合于特定目的的特定形状或特性的源极/漏极区域。这些工艺中的任何一种都可以用于注入掺杂剂,并且上述描述并不意味着将本发明限制于上述步骤。
另外,此时移除在形成源极/漏极区域201期间覆盖虚设栅极电极111的硬掩模。在一个实施例中,可以使用例如对硬掩模的材料有选择性的湿法或干法蚀刻工艺来移除硬掩模。然而,可以利用任何合适的移除工艺。
图2还示出了在堆叠件115和源极/漏极区域201之上形成层间电介质(ILD)层203(在图2中以虚线显示,以便更清楚地示出下面的结构)。ILD层203可以包括诸如硼磷硅酸盐玻璃(BPSG)之类的材料,然而可以使用任何合适的电介质。ILD层203可以使用诸如PECVD之类的工艺形成,然而可以替代地使用诸如LPCVD之类的其他工艺。ILD层203可以被形成约至约之间的厚度。一旦形成了ILD层203,则ILD层203就可以使用例如平坦化工艺(例如,化学机械抛光工艺)来与第一间隔件113平坦化,然而可以利用任何合适的工艺。
可选地,如果需要的话,可以在沉积ILD层203之前在该结构之上(例如,在源极/漏极区域201之上)形成第一蚀刻停止层202(为了清楚起见在图2中未示出,但是下面将参考图3进行说明)。在一个实施例中,第一蚀刻停止层202可以使用等离子体增强化学气相沉积(PECVD)由氮化硅形成,然而可以替代地使用其他材料(例如,SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他电介质、前述的组合等)和形成第一蚀刻停止层202的替代技术(例如,低压CVD(LPCVD)、PVD等)。第一蚀刻停止层202的厚度可以在约至约之间,或在约至约之间。
图3示出了图2的结构沿着线3-3’的截面图,同时还示出了图2中未示出的附加结构,并且还示出了在形成第一蚀刻停止层202和ILD层203之后,可以移除并替换虚设栅极电极111和虚设栅极电介质109的材料以形成栅极堆叠件205。在一个实施例中,可以使用例如湿法或干法蚀刻工艺来移除虚设栅极电极111,该湿法或干法蚀刻工艺利用对虚设栅极电极111的材料具有选择性的蚀刻剂。然而,可以利用任何合适的移除工艺。
一旦已经移除了虚设栅极电极111,则可以再次填充留下的开口以形成栅极堆叠件205。在特定实施例中,栅极堆叠件205包括第一电介质材料、第一金属材料、第二金属材料和第三金属材料。在一个实施例中,第一电介质材料是通过诸如原子层沉积、化学气相沉积等之类的工艺沉积的高k材料,例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、前述的组合等。第一电介质材料可以被沉积到约至约 之间的厚度,然而可以利用任何合适的材料和厚度。
第一金属材料可以与第一电介质材料相邻地形成,并且可以由含金属材料形成,例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、前述的组合等。第一金属材料可以使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺沉积至约至约之间的厚度,然而可以使用任何合适的沉积工艺或厚度。
第二金属材料可以与第一金属材料相邻地形成,并且在特定实施例中,可以与第一金属材料类似。例如,第二金属材料可以由含金属材料形成,例如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、前述的组合等。另外,第二金属材料可以使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺沉积至约至约之间的厚度,然而可以使用任何合适的沉积工艺或厚度。
第三金属材料填充由于移除虚设栅极电极111而留下的开口的剩余部分。在一个实施例中,第三金属材料是诸如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述的组合等之类的含金属材料,并且可以使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺来沉积,以填充和/或过度填充由于移除虚设栅极电极111而留下的开口。在特定实施例中,第三金属材料可以被沉积到约至约之间的厚度,然而可以利用任何合适的材料、沉积工艺和厚度。
一旦已经填充了由于移除虚设栅极电极111而留下的开口,则可以平坦化材料以便移除在由于移除虚设栅极电极111而留下的开口之外的任何材料。在特定实施例中,可以使用诸如化学机械抛光之类的平坦化工艺来执行移除。然而,可以利用任何合适的平坦化和移除工艺。
可选地,在已经形成并平坦化栅极堆叠件205的材料之后,可以使栅极堆叠件205的材料凹陷并用覆盖层(capping layer)(未单独示出)覆盖。在一个实施例中,可以使用例如湿法或干法蚀刻工艺来使栅极堆叠件205的材料凹陷,该湿法或干法蚀刻工艺利用对栅极堆叠件205的材料具有选择性的蚀刻剂。在一个实施例中,栅极堆叠件205的材料可以被凹陷约5nm至约150nm之间的距离,例如约120nm。然而,可以利用任何合适的工艺和距离。
一旦栅极堆叠件205的材料已经被凹陷,则覆盖层可以被沉积并与第一间隔件113平坦化。在一个实施例中,覆盖层是使用诸如原子层沉积、化学气相沉积、溅射等之类的沉积工艺沉积的诸如SiN、SiON、SiCON、SiC、SiOC、前述的组合等之类的材料。可以将覆盖层沉积到约至约之间的厚度,并且然后使用诸如化学机械抛光之类的平坦化工艺来平坦化覆盖层,使得覆盖层与第一间隔件113共面。
另外,在该阶段,或在任何其他合适的制造阶段,可以利用切割金属栅极工艺来形成切割金属栅极区域1105,该工艺在图3中未示出,但是可以在下面参考图11B进一步看到。在这样的工艺中,可以移除栅极堆叠件205的材料的一部分,以便将栅极堆叠件205的一部分与栅极堆叠件205的另一部分分离,从而有效地形成两个分离的栅极。在一个实施例中,可以使用光刻掩模工艺,随后使用一个或多个蚀刻工艺来执行移除工艺。
一旦移除工艺已经移除了栅极堆叠件205的期望部分并且形成了单独的栅极结构,就可以填充由于移除而留下的开口。在一个实施例中,可以用诸如氧化硅、氮化硅、氮氧化硅、高k电介质材料、前述的组合等之类的电介质材料来填充和/或过度填充开口。一旦沉积,就可以使用例如化学机械抛光工艺来平坦化材料。
图4示出了在栅极堆叠件205之上形成第二蚀刻停止层401。在一个实施例中,第二蚀刻停止层401可以使用等离子体增强化学气相沉积(PECVD)而由氮化硅形成,然而也可以使用其他材料(例如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他电介质、前述的组合等)以及形成第二蚀刻停止层401的替代技术,例如低压CVD(LPCVD)、PVD等。第二蚀刻停止层401的厚度可以在约至约之间、或在约至约之间。
图4还示出了第二ILD层403的形成。第二ILD层403可以包括氧化物材料,例如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx,然而可以使用任何其他合适的材料,例如硼磷硅酸盐玻璃(BPSG),但可以使用任何合适的电介质。第二ILD层403可以使用诸如PECVD之类的工艺形成,然而可以替换地使用诸如LPCVD之类的其他工艺。第二ILD层403可以被形成为约至约之间的厚度,例如一旦形成,则第二ILD层403可以使用例如平坦化工艺(例如,化学机械抛光工艺)进行平坦化,然而可以利用任何合适的工艺。
图4还示出了穿过第二ILD层403、第二蚀刻停止层401、穿过ILD层203、以及穿过第一蚀刻停止层202形成第一开口405,以便暴露源极/漏极区域201,为形成第一接触件901(在图4中未示出,但是在下面参考图9示出和描述)做准备。在一个实施例中,第一开口405可以通过最初在源极/漏极区域201之上放置光致抗蚀剂并对其进行图案化来形成。在一个实施例中,光致抗蚀剂是三层光致抗蚀剂,具有底部抗反射涂层(BARC)、中间掩模层和顶部光致抗蚀剂层。然而,可以利用任何合适类型的光敏材料或材料的组合。
一旦放置了光致抗蚀剂,就对光致抗蚀剂进行图案化。在一个实施例中,可以通过经由例如中间掩模(reticle)将光致抗蚀剂中的光敏材料(例如,三层光致抗蚀剂中的顶部光致抗蚀剂层)暴露于经图案化的能量源(例如,光)来图案化光致抗蚀剂。能量冲击将在光敏材料中被经图案化能量源冲击的那些部分中引起化学反应,从而改变光致抗蚀剂的曝光部分的物理性质,使得光致抗蚀剂的曝光部分的物理性质不同于光致抗蚀剂的未曝光部分的物理性质。然后,可以用例如显影剂(未单独示出)对光致抗蚀剂进行显影,以便将光致抗蚀剂的曝光部分与光致抗蚀剂的未曝光部分分离。
在一个实施例中,光致抗蚀剂被图案化以形成暴露第二ILD层403的开口。一旦光致抗蚀剂已经被图案化,就可以使用光致抗蚀剂作为掩模来形成第一开口405。在一个实施例中,可以使用一个或多个反应离子蚀刻工艺来形成第一开口405,以穿过第二ILD层403、第二蚀刻停止层401和ILD层203形成第一开口405。此外,第一开口405还将形成为延伸穿过第二蚀刻停止层202的底部部分并暴露源极/漏极区域201,同时仍然留下第二蚀刻停止层202中沿着第一开口405的侧壁的部分。然而,可以利用任何合适的工艺来形成第一开口405。
一旦已经形成第一开口405,就可以移除光致抗蚀剂。在一个实施例中,可以使用例如灰化工艺来移除光致抗蚀剂,由此提高光致抗蚀剂的温度直到光致抗蚀剂经历热分解为止,此时可以容易地移除光致抗蚀剂。然而,也可以利用任何合适的移除工艺,例如湿法蚀刻。
图5示出了在第一开口405内且与源极/漏极区域201相邻地形成基部层501。在一个实施例中,基部层501可以是诸如氧化物材料(例如,氧化硅、氧化硅锗或氧化锗)之类的材料。然而,可以使用任何合适的材料。
在一个实施例中,基部层501可以被形成使得基部层501沿着第一开口405的底部定位,并且在第一开口405内留下空间以用于形成第一接触件901。在一个实施例中,基部层501可以被形成为原生氧化物材料,由此有意地或通过暴露于含氧环境大气来氧化下面的源极/漏极区域201的暴露材料以形成氧化物材料。在其中有意地氧化暴露材料的实施例中,氧化可以通过诸如用氧进行离子轰击接着在周围空气环境中进行灰化工艺之类的工艺来进行。这样,沿着第一开口405的底部与源极/漏极区域201相邻地形成基部层501。
然而,虽然已经描述了用于在第一开口405内形成基部层501的多个氧化工艺,但是这些氧化工艺旨在说明而不是旨在限制。相反,可以利用形成基部层501的任何合适的方法。所有这些方法完全旨在包括在实施例的范围内。
在一个实施例中,基部层501可以被形成为足以为后续制造的结构(下面进一步描述)提供结构支撑的厚度。因此,在一些实施例中,基部层501可以被形成为约至约之间的第一厚度T1,例如约至然而,可以使用任何合适的厚度。
图6示出了在第一开口405内且在基部层501之上形成牺牲间隔件601。在一个实施例中,牺牲间隔件601由诸如硅、SiGe、SiC、SiP、SiCP、前述的组合等之类的材料形成,然而可以利用任何合适的材料。牺牲间隔件601可以通过使用沉积方法(例如,化学气相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法)初始形成牺牲间隔件层(未单独示出)而形成。然后,可以例如通过一个或多个各向异性蚀刻(例如,一个或多个反应离子蚀刻)来图案化牺牲间隔件601,以从结构的水平表面移除牺牲间隔件层,从而形成牺牲间隔件601。
在一个实施例中,牺牲间隔件601可以被形成为具有第二厚度T2,其足以提供用于电隔离的气隙1001(在图6中未示出,但是在下面参考图10A进一步示出和讨论)。因此,第二厚度T2可以为约至约之间,例如约至然而,可以利用任何合适的厚度。
图7示出了在第一开口405内与牺牲间隔件601相邻地沉积第二间隔件701。在一个实施例中,通过在先前形成的结构上毯式沉积第二间隔件层(图7中未单独示出)来形成第二间隔件701。第二间隔件层可以包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等,并且可以通过用于形成这种层的方法(例如,化学气相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法)来形成。然后可以例如通过一个或多个各向异性蚀刻(例如,一个或多个反应离子蚀刻)来图案化第二间隔件701以从结构的水平表面移除第二间隔件层,从而形成第二间隔件701。
在已经形成第二间隔件701之后,第一开口405的宽度从第一开口405的原始尺寸减小。另外,在其中利用反应离子蚀刻来形成牺牲间隔件601和第二间隔件701的实施例中,第一开口405的上部宽度可以大于第一开口405的下部宽度。例如,在一些实施例中,第一开口405可以具有沿着第二ILD层403的上表面的在约10nm至约60nm之间(例如,约17nm)的第一宽度W1,并且还可以具有邻近基部层501的小于第一宽度W1的第二宽度W2。在一个实施例中,第二宽度W2可以比第一宽度W1小了约0至约5nm之间,例如约2nm。例如,第二宽度W2可以在约10nm至约60nm之间,例如约15nm。然而,可以利用任何合适的宽度。
图8示出了通过第二间隔件701图案化基部层501。在一个实施例中,可以使用诸如各向异性干法蚀刻工艺之类的蚀刻工艺来图案化基部层501,该各向异性干法蚀刻工艺的蚀刻剂对基部层501的材料具有选择性,而不显著移除第二间隔件701的材料。在其中基部层501的材料是原生氧化物且第二间隔件701的材料是氮化硅的实施例中,可以利用诸如电荷耦合等离子体各向异性蚀刻系统之类的蚀刻系统。
通过用各向异性蚀刻系统对基部层501进行图案化,实现了非常平滑的间隔件轮廓。此外,穿过基部层501的开口将与第二间隔件701的侧面对准,使得穿过基部层501的第一开口405将具有等于第二宽度W2的第三宽度W3。然而,可以利用任何合适的宽度。
图8还示出了在源极/漏极区域201内可选地形成硅化物接触件801。硅化物接触件801可以包括钛、镍、钴或铒,以便降低接触件的肖特基(Schottky)势垒高度。然而,也可以使用其他金属,例如铂、钯等。硅化可以通过毯式沉积合适的金属层来执行,随后是退火步骤,该退火步骤使得金属与下面的暴露的硅反应。然后,例如利用选择性蚀刻工艺来移除未反应的金属,从而留下硅化物接触件801以具有与基部层501的侧壁对准的侧壁。硅化物接触件801的厚度可以在约至约之间。
图9示出了一旦已经形成硅化物接触件801,就形成第一接触件901。在一个实施例中,第一接触件901可以是导电材料,例如Co、Al、Cu、W、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、前述的合金、前述的组合等,并且可以使用自底向上沉积工艺(例如,电镀、无电镀、前述的组合等)来沉积,以便填充和/或过度填充第一开口405。然而,也可以利用任何合适的沉积工艺,例如溅射、化学气相沉积等。
一旦第一接触件901的材料已形成以填充和/或过度填充第一开口405,可以使用平坦化工艺(例如,化学机械抛光(CMP))来移除第一开口405外部的任何沉积材料。然而,可以利用任何合适的材料和形成工艺。这样,第一接触件901被平坦化以与第二ILD层403、第二间隔件701和牺牲间隔件601的材料共面。
此外,在一些实施例中,可以进一步使用平坦化工艺以便降低第二ILD层403的高度并移除任何不规则(chapping)轮廓或其他缺陷。在一些实施例中,第二ILD层403的高度可以减小约52nm的距离,使得第二ILD层403可以具有约10nm至约25nm之间的端部高度,例如约18nm。然而,可以利用任何合适的高度。
图10A示出了移除牺牲间隔件601以在第二间隔件701和第一间隔件113之间形成气隙1001。在一个实施例中,可以使用诸如各向同性蚀刻工艺之类的蚀刻工艺来移除牺牲间隔件601,该各向同性蚀刻工艺利用对牺牲间隔件601的材料具有选择性,而不显著移除第二间隔件701的材料的蚀刻剂,并且使用基部层501作为蚀刻停止层。因此,虽然所利用的确切蚀刻剂至少部分地取决于牺牲间隔件601和第二间隔件701的材料,但是在其中牺牲间隔件601是硅并且第二间隔件701是氮化硅的实施例中,可以利用与诸如氦之类的惰性气体混合的各向同性蚀刻剂(例如,NF3、H2和/或NH3)来利用诸如自由基表面处理系统、各向同性化学蚀刻器等之类的系统来移除牺牲间隔件601。然而,可以利用任何合适的蚀刻剂或蚀刻工艺。
通过沉积牺牲间隔件601的材料、图案化牺牲间隔件601的材料、并且然后移除牺牲间隔件601的材料,将形成具有不同宽度的气隙1001。在一个实施例中,气隙1001可以具有沿着邻近第二ILD层403的气隙1001的顶表面的约至约(例如,约至)之间的第四宽度W4。类似地,气隙1001可以具有邻近基部层501的约至约(例如,约至)之间的第五宽度W5。然而,可以利用任何合适的宽度。
通过将第一接触件901形成为漏斗形,其中第一接触件901可以具有随着第一接触件901背离衬底101延伸而变化的宽度,第一接触件901可以具有较大的基部和较大的接触件界面,第一接触件901将位于该界面上。因此,当移除来自牺牲间隔件601的实体支撑以形成气隙1001时,第一接触件901将具有较宽基部的附加支撑以有助于补偿由于移除牺牲间隔件601而导致的支撑减少。利用这种附加支撑,第一接触件901不太可能遭受与较弱结构相关的问题,例如倾斜。
另外,使用在第一接触件901与第一蚀刻停止层202之间延伸的基部层501还能够减少第一接触件901的倾斜。例如,基部层501将为第一接触件901的下部部分提供附加支撑,从而稳定第一接触件901并降低第一接触件901由于缺乏支撑而倾斜的可能性。
图10B示出了通过线B-B’的图10A的结构的截面图,其中第一接触件901实体连接到单个源极/漏极区域201。可以看出,基部层501从第一接触件901延伸,以与第一蚀刻停止层202实体接触,并且在一些实施例中,与ILD层203实体接触。基部层501与第一接触件901的较宽底部一起有助于在形成气隙1001之后为第一接触件901提供附加结构支撑。
图11A-图11C示出了又一实施例,其可以单独使用或在除了已经描述的每个实施例之外使用,以便辅助防止第一接触件901在移除牺牲间隔件601之后倾斜,其中图11A示出了先前参考图1-图9所描述的工艺的继续,图11B示出了图11A中所示出的结构的俯视图(其中图11A是图11B穿过线A-A’的截面图),并且其中图11C示出了沿着如图11B中所示出的线C-C’的另一截面图。在该实施例中,除了或代替使用基部层501或第一接触件901的增加的宽度来支撑第一接触件901,还形成支架1101并将其用于在形成气隙1001期间和之后辅助支撑第一接触件901的结构(在图11A-图11C中未示出,但是在下面参考图12A-图12C示出和说明)。
在一个实施例中,支架1101可以形成在第一接触件901之上,但是在移除牺牲间隔件601之前形成,并且可以是电介质材料,例如氮化硅、氧化硅、氮氧化硅、低k电介质材料、前述的组合等。另外,可以使用诸如化学气相沉积、物理气相沉积、原子层沉积、前述的组合等之类的沉积工艺来将支架1101形成为约5nm至约200nm之间的厚度,例如约10nm。然而,可以利用任何合适的工艺和厚度。
一旦已经毯式沉积了支架1101的材料,就图案化支架1101的材料以便形成第二开口1103,该第二开口1103暴露牺牲间隔件601和第一接触件901的顶表面的部分(如在图11A中可以看到的),但是不暴露第一接触件901的顶表面的全部(如在图11C中可以看到的)。因此,在移除牺牲间隔件601期间,支架1101处于合适的位置并且与第一接触件901的部分实体接触,并且能够提供附加支撑。在一个实施例中,可以使用例如光刻掩模和蚀刻工艺来图案化支架1101的材料。然而,可以利用任何合适的工艺。
图11B示出了第二开口1103可以成形为椭圆形。然而,将第二开口1103示出为椭圆形旨在是说明性的而非限制性的,因为任何合适的形状都可以用于第二开口1103。例如,第二开口1103可以是正方形形状、成形为矩形或任何其他合适的形状。所有这些形状完全旨在包括在实施例的范围内。
另外,第二开口1103的尺寸可以被设置为允许从第二开口1103中适当地移除牺牲间隔件601(下面将参考图12A-图12C进一步描述)。在特定实施例中,第二开口1103可以形成为具有在约10nm至约100nm之间(例如,约30nm)的第六宽度W6,以及在约10nm至约50nm之间(例如,约20nm)的第一长度L1。然而,可以利用任何合适的宽度和长度。
另外,在一些实施例中,可以在单个第一接触件901上形成多个第二开口1103,以便确保存在足够的第二开口1103来移除牺牲间隔件601。例如,在其中第一接触件901具有在约50nm至约1000nm之间(例如,约100nm)的第二长度L2的实施例中,两个第二开口1103可以形成在第一接触件901之上,而较短的第一接触件901可以仅利用单个第二开口1103。
图12A-图12C示出了一旦已经在支架1101内形成并图案化第二开口1103,就可以移除牺牲间隔件601以便形成气隙1001,其中图12B示出了图12A中所示结构的俯视图(其中图12A是图12B的通过线A-A’的截面图),并且其中图12C示出了沿着如图12B所示的线C-C’的另一截面图。在一个实施例中,气隙1001的形成可以如上文参考图10A所描述的来执行。例如,可以利用工艺使得穿过第二开口1103进行接触并且移除牺牲间隔件601的材料。然而,可以利用移除牺牲间隔件601的材料和形成气隙1001的任何合适的方法。
然而,通过在移除牺牲间隔件601之前形成和图案化支架1101,支架1101在移除牺牲间隔件601期间存在,并且可以向第一接触件901提供附加支撑。利用由支架1101提供的附加支撑,在后续处理期间,第一接触件901倾斜或以其他方式移动的机会较小。这样,由于第一接触件901移动的机会较小,所以出现缺陷的机会较小,从而提高了整个制造工艺的效率。
例如,在使用支架1101的实施例中,第一接触件901可以具有沿着第一接触件901的第一侧的第一角度α,并且还可以具有沿着第一接触件901的相反侧的第二角度β。在使用支架1101或本文所述的任何其他实施例的情况下,第一角度α可以等于第二角度β,并且各自可以在彼此的约-2至约+2度内,并且在一些实施例中,可以具有0°的差值。另外,第一接触件901可以保持在其形成的位置处(例如,与衬底101的表面成90°的直角)。换句话说,气隙1001可以在第一接触件901的每一侧具有相似或相等的宽度(例如,第四宽度W4)。
如可以在图12A中所看到的,在移除牺牲间隔件601的材料之后,通过第二开口1103暴露位于第二开口1103下方的气隙1001。然而,如图12C所示,牺牲间隔件601中被支架1101覆盖的那些部分留下未暴露、但保持被支架1101覆盖的气隙1001。另外,在其中在单个第一接触件901之上存在多个第二开口1103的实施例中,气隙1001可以在支架1101下方从第二开口1103中的第一个第二开口延伸至第二开口1103中的第二个第二开口。
图12D示出了沿着图12B的线D-D’的截面图,其示出了第一接触件901的纵向视图。如所示出的,沉积并图案化支架1101以便为第一接触件901提供附加结构支撑,同时仍然允许用于移除牺牲间隔件601的材料的开口。这样,可以形成气隙1001,同时有助于防止第一接触件901的不期望的移动,这种移动可能在制造工艺期间导致缺陷。
图13A-图13D示出了进一步的处理,其包括在第一接触件901之上、第二ILD层403之上、以及支架1101之上形成第三蚀刻停止层1303和第三ILD 1301,其中图13B示出了图13A中所示结构的俯视图(其中图13A是图13B的通过线A-A’的截面图),其中图13C示出了沿着图13B所示的线C-C’的另一截面图,并且其中图13D示出了沿着图13B所示的线D-D’的又一截面图。在一个实施例中,第三蚀刻停止层1303可以使用等离子体增强化学气相沉积(PECVD)由氮化硅形成,然而可以替代地使用其他材料(例如,SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其他电介质、前述的组合等)以及形成第三蚀刻停止层1303的替代技术(例如,低压CVD(LPCVD)、PVD等)。第三蚀刻停止层1303可以具有在约至约之间、或在约至约之间的厚度。
第三ILD 1301可以包括氧化物材料,例如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx,然而可以使用任何其他合适的材料,例如硼磷硅酸盐玻璃(BPSG),但是也可以使用任何合适的电介质。第三ILD 1301可以使用诸如PECVD之类的工艺形成,然而可以替代地使用诸如LPCVD之类的其他工艺。第三ILD 1301可以被形成为厚度在约至约之间。
如可以在图13A中所看到的,在沉积第三蚀刻停止层1303和第三ILD1301期间,支架1101连同第二开口1103的形状不是平坦的。这样,由于下面的形状,第三蚀刻停止层1303和第三ILD 1301的沉积材料也将不是平坦的。因此,当第三ILD 1301在第二开口1103之上移动时,第三蚀刻停止层1303的部分将下降。
然而,如可以在图13C中所看到的,在其中没有第二开口1103的支架1101的那些部分之上,在支架1101的平坦表面之上沉积第三蚀刻停止层1303和第三ILD 1301。这样,即使当第三ILD 1301在气隙1001之上延伸时,第三蚀刻停止层1303和第三ILD 1301的沉积在支架1101的平坦表面之上的那些部分也将是平坦的。
另外,在一些实施例中,并且如可以在图13D中所看到的,第三ILD1301当它在第一接触件901之上延伸时还可以具有平面和非平面部分二者。在该实施例中,第三ILD 1301可以具有在第一接触件901的也被支架1101覆盖的那些部分之上的平坦表面。然而,在第一接触件901的未被支架1101覆盖的那些部分之上(例如,在形成第二开口1103的地方),第三ILD 1301将具有非平面表面,其中第三ILD 1301下沉到第二开口1103中。
如果需要的话,可以在第三ILD 1301处于平面和非平面状态的同时执行进一步的处理。然而,在其他实施例中,在附加处理之前,还可以平坦化第三ILD 1301。因此,可以利用诸如化学机械抛光之类的平坦化工艺以便平坦化第三ILD 1301。可以利用任何合适的平坦化工艺。
图12A也可以用于描述另一实施例,其中省略了基部层501(即使在图12A中示出了基部层501)和支架1101,但是其中第一接触件901仍然具有增大的稳定性。在该实施例中,第一接触件901在没有基部层501的情况下形成,并且第一接触件901被形成为在第一接触件901的顶部宽度WT和第一接触件901的底部宽度WB之间具有夸大的差异。在一些实施例中,顶部宽度WT可以比底部宽度WB大了至少5nm,例如顶部宽度WT在约10nm至约60nm之间,例如约15nm,而底部宽度WB在约10nm至约60nm之间,例如约13nm。然而,可以利用任何合适的宽度。
通过相对于底部宽度WB增加顶部宽度WT的大小,相对于具有相比于底部宽度WB较小的顶部宽度WT的结构,整个结构将具有增加的稳定性。特别地,通过形成较大顶部部分,由较宽部分而导致的质量增加将有助于从进一步的处理稳定第一接触件901。这样,第一接触件901能够更好地承受应力,并且产生更少的由于第一接触件901移动而导致的缺陷和短路。
通过利用支架1101、基部层501、或第一接触件901的宽度差异中的一个或多个,可以在移除牺牲间隔件601和形成气隙1001的期间和之后向第一接触件901提供附加支撑。通过提供附加结构支撑,第一接触件901在处理期间不太可能移位和移动(例如,倾斜)。通过降低第一接触件901将移动的可能性,将发生较少缺陷,可以维持有效电容,将存在较少短路,并且可以获得更高效的工艺。
另外,虽然已经相对于形成与源极/漏极区域201实体连接和电连接的第一接触件901的特定实施例描述了本文中所描述的实施例,但是这旨在说明而不旨在限制于实施例。相反,本文所呈现的思想可以在各种各样的结构中使用。例如,实施例也可以实施为形成到栅极堆叠件205的接触件(例如,第一接触件901)。可以利用该实施例和任何其他合适的实施例,并且所有这样的实施例完全旨在被包括在当前实施例的范围内。
根据实施例,一种半导体器件包括:第一栅极堆叠件,该第一栅极堆叠件邻近于第二栅极堆叠件,第二栅极堆叠件位于半导体鳍之上,该半导体鳍位于衬底之上;第一接触件,该第一接触件位于第一栅极堆叠件和第二栅极堆叠件之间,第一接触件与源极/漏极区域电连接,第一接触件具有位于距衬底第一距离处的第一宽度以及位于距衬底第二距离处的第二宽度,第二距离大于第一距离,第二宽度在约10nm至约60nm之间,并且第一宽度比第二宽度小了大于零且小于约5nm的量;以及气隙,该气隙位于第一接触件和第一栅极堆叠件之间。在一个实施例中,该半导体器件还包括基部层,该基部层背离第一接触件延伸并且在气隙下方延伸。在一个实施例中,基部层包括氧化物材料。在一个实施例中,该半导体器件还包括支架材料,该支架材料与第一接触件实体接触,气隙从未被支架材料覆盖的地方延伸到被支架材料覆盖的地方。在一个实施例中,该半导体器件还包括间隔件,该间隔件位于气隙和第一栅极堆叠件之间,第一接触件的部分在与衬底的主表面垂直的方向上在间隔件和源极/漏极区域之间延伸。在一个实施例中,第一宽度比第二宽度小了大于约2nm的量。在一个实施例中,第二宽度在约10nm至约60nm之间。
根据另一实施例,一种半导体器件包括:第一接触件,该第一接触件与鳍式场效应晶体管的源极/漏极区域电连接;间隔件,该间隔件与第一接触件相邻;气隙,该气隙位于间隔件的相对于第一接触件的相反侧;支架,该支架与第一接触件的顶表面的第一部分实体接触,第一接触件的顶表面的第二部分由支架暴露,其中气隙在支架下方延伸;以及蚀刻停止层,该蚀刻停止层覆盖气隙,支架位于蚀刻停止层和第一接触件的顶表面的第二部分之间。在一个实施例中,该半导体器件还包括:基部层,该基部层与第一接触件的第一部分相邻,第一接触件还具有在第一部分之上的第二部分和在第二部分之上的第三部分,第一部分和第三部分均比第二部分更宽。在一个实施例中,基部层在第一接触件到蚀刻停止层之间延伸,蚀刻停止层位于源极/漏极区域之上。在一个实施例中,基部层在气隙下方延伸。在一个实施例中,源极/漏极区域包括硅化物材料,硅化物材料具有与基部层的侧壁对准的侧壁。在一个实施例中,蚀刻停止层至少部分地延伸到支架中。
根据又一实施例,一种制造半导体器件的方法,该方法包括:在电介质层中形成第一开口以暴露导电区域,电介质层位于半导体鳍之上;在第一开口内形成基部层;在形成基部层之后,沿着第一开口的侧壁形成牺牲间隔件;形成与牺牲间隔件相邻的间隔件;蚀刻基部层以再次暴露导电区域;沉积与间隔件和基部层相邻的第一接触件;以及移除牺牲间隔件以形成气隙。在一个实施例中,该方法还包括:在移除牺牲间隔件之前,在第一接触件之上形成支架;以及图案化支架以穿过支架形成至少一个第二开口,至少一个第二开口暴露牺牲间隔件的第一部分,在图案化支架之后,牺牲间隔件的第二部分保持被支架覆盖,其中移除牺牲间隔件通过至少一个第二开口移除了牺牲间隔件的第一部分。在一个实施例中,图案化支架形成了至少两个第二开口,其中移除牺牲间隔件通过至少两个第二开口中的第一个第二开口移除了牺牲间隔件的第一部分,并且其中,移除牺牲间隔件通过至少两个第二开口中的第二个第二开口移除了牺牲间隔件的第二部分。在一个实施例中,第一接触件具有底部宽度和大于底部宽度的顶部宽度。在一个实施例中,底部宽度比顶部宽度小了大于零且小于约5nm的量。在一个实施例中,该方法还包括沉积层间电介质层以覆盖气隙。在一个实施例中,形成基部层形成了与接触蚀刻停止层实体接触的基部层,该接触蚀刻停止层与第二间隔件相邻。
以上概述了若干实施例的特征,使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解,他们可以容易地使用本公开作为基础来设计或修改用于实现相同的目的和/或实现本文介绍的实施例的相同优点的其他工艺和结构。本领域技术人员还应该认识到,这种等同构造并不脱离本公开的精神和范围,并且在不脱离本公开的精神和范围的情况下,他们可以在本文进行各种改变、替换和变更。
示例1.一种半导体器件,包括:第一栅极堆叠件,所述第一栅极堆叠件邻近于第二栅极堆叠件,所述第二栅极堆叠件位于半导体鳍之上,所述半导体鳍位于衬底之上;第一接触件,所述第一接触件位于所述第一栅极堆叠件和所述第二栅极堆叠件之间,所述第一接触件与源极/漏极区域电连接,所述第一接触件具有位于距所述衬底第一距离处的第一宽度以及位于距所述衬底第二距离处的第二宽度,所述第二距离大于所述第一距离,并且所述第一宽度比所述第二宽度小了大于零且小于5nm的量;以及气隙,所述气隙位于所述第一接触件和所述第一栅极堆叠件之间。
示例2.根据示例1所述的半导体器件,还包括基部层,所述基部层背离所述第一接触件延伸并且在所述气隙下方延伸。
示例3.根据示例2所述的半导体器件,其中,所述基部层包括氧化物材料。
示例4.根据示例1所述的半导体器件,还包括支架材料,所述支架材料与所述第一接触件实体接触,所述气隙从未被所述支架材料覆盖的地方延伸到被所述支架材料覆盖的地方。
示例5.根据示例1所述的半导体器件,还包括间隔件,所述间隔件位于所述气隙和所述第一栅极堆叠件之间,所述第一接触件的部分在与所述衬底的主表面垂直的方向上在所述间隔件和所述源极/漏极区域之间延伸。
示例6.根据示例1所述的半导体器件,其中,所述第一宽度比所述第二宽度小了大于2nm的量。
示例7.根据示例1所述的半导体器件,其中,所述第二宽度在10nm至60nm之间。
示例8.一种半导体器件,包括:第一接触件,所述第一接触件与鳍式场效应晶体管的源极/漏极区域电连接;间隔件,所述间隔件与所述第一接触件相邻;气隙,所述气隙位于所述间隔件的相对于所述第一接触件的相反侧;支架,所述支架与所述第一接触件的顶表面的第一部分实体接触,所述第一接触件的顶表面的第二部分由所述支架暴露,其中,所述气隙在所述支架下方延伸;以及蚀刻停止层,所述蚀刻停止层覆盖所述气隙,所述支架位于所述蚀刻停止层和所述第一接触件的顶表面的第一部分之间。
示例9.根据示例8所述的半导体器件,还包括基部层,所述基部层与所述第一接触件的第一部分相邻,所述第一接触件还具有在所述第一部分之上的第二部分和在所述第二部分之上的第三部分,所述第一部分和所述第三部分均比所述第二部分更宽。
示例10.根据示例9所述的半导体器件,其中,所述基部层在所述第一接触件到第二蚀刻停止层之间延伸,所述第二蚀刻停止层位于所述源极/漏极区域之上。
示例11.根据示例10所述的半导体器件,其中,所述基部层在所述气隙下方延伸。
示例12.根据示例10所述的半导体器件,其中,所述源极/漏极区域包括硅化物材料,所述硅化物材料具有与所述基部层的侧壁对准的侧壁。
示例13.根据示例8所述的半导体器件,其中,所述蚀刻停止层至少部分地延伸到所述支架中。
示例14.一种制造半导体器件的方法,所述方法包括:在电介质层中形成第一开口以暴露导电区域,所述电介质层位于半导体鳍之上;在所述第一开口内形成基部层;在形成所述基部层之后,沿着所述第一开口的侧壁形成牺牲间隔件;形成与所述牺牲间隔件相邻的间隔件;蚀刻所述基部层以再次暴露所述导电区域;沉积与所述间隔件和所述基部层相邻的第一接触件;以及移除所述牺牲间隔件以形成气隙。
示例15.根据示例14所述的方法,还包括:在移除所述牺牲间隔件之前,在所述第一接触件之上形成支架;以及图案化所述支架以穿过所述支架形成至少一个第二开口,所述至少一个第二开口暴露所述牺牲间隔件的第一部分,在图案化所述支架之后,所述牺牲间隔件的第二部分保持被所述支架覆盖,其中,移除所述牺牲间隔件通过所述至少一个第二开口移除了所述牺牲间隔件的第一部分。
示例16.根据示例15所述的方法,其中,图案化所述支架形成了至少两个第二开口,其中,移除所述牺牲间隔件通过所述至少两个第二开口中的第一个第二开口移除了所述牺牲间隔件的第一部分,并且其中,移除所述牺牲间隔件通过所述至少两个第二开口中的第二个第二开口移除了所述牺牲间隔件的第二部分。
示例17.根据示例14所述的方法,其中,所述第一接触件具有底部宽度和大于所述底部宽度的顶部宽度。
示例18.根据示例17所述的方法,其中,所述底部宽度比所述顶部宽度小了大于零且小于5nm的量。
示例19.根据示例14所述的方法,还包括沉积层间电介质层以覆盖所述气隙。
示例20.根据示例14所述的方法,其中,形成所述基部层形成了与接触蚀刻停止层实体接触的所述基部层,所述接触蚀刻停止层与第二间隔件相邻。
Claims (10)
1.一种半导体器件,包括:
第一栅极堆叠件,所述第一栅极堆叠件邻近于第二栅极堆叠件,所述第二栅极堆叠件位于半导体鳍之上,所述半导体鳍位于衬底之上;
第一接触件,所述第一接触件位于所述第一栅极堆叠件和所述第二栅极堆叠件之间,所述第一接触件与源极/漏极区域电连接,所述第一接触件具有位于距所述衬底第一距离处的第一宽度以及位于距所述衬底第二距离处的第二宽度,所述第二距离大于所述第一距离,并且所述第一宽度比所述第二宽度小了大于零且小于5nm的量;以及
气隙,所述气隙位于所述第一接触件和所述第一栅极堆叠件之间。
2.根据权利要求1所述的半导体器件,还包括基部层,所述基部层背离所述第一接触件延伸并且在所述气隙下方延伸。
3.根据权利要求2所述的半导体器件,其中,所述基部层包括氧化物材料。
4.根据权利要求1所述的半导体器件,还包括支架材料,所述支架材料与所述第一接触件实体接触,所述气隙从未被所述支架材料覆盖的地方延伸到被所述支架材料覆盖的地方。
5.根据权利要求1所述的半导体器件,还包括间隔件,所述间隔件位于所述气隙和所述第一栅极堆叠件之间,所述第一接触件的部分在与所述衬底的主表面垂直的方向上在所述间隔件和所述源极/漏极区域之间延伸。
6.根据权利要求1所述的半导体器件,其中,所述第一宽度比所述第二宽度小了大于2nm的量。
7.根据权利要求1所述的半导体器件,其中,所述第二宽度在10nm至60nm之间。
8.一种半导体器件,包括:
第一接触件,所述第一接触件与鳍式场效应晶体管的源极/漏极区域电连接;
间隔件,所述间隔件与所述第一接触件相邻;
气隙,所述气隙位于所述间隔件的相对于所述第一接触件的相反侧;
支架,所述支架与所述第一接触件的顶表面的第一部分实体接触,所述第一接触件的顶表面的第二部分由所述支架暴露,其中,所述气隙在所述支架下方延伸;以及
蚀刻停止层,所述蚀刻停止层覆盖所述气隙,所述支架位于所述蚀刻停止层和所述第一接触件的顶表面的第一部分之间。
9.根据权利要求8所述的半导体器件,还包括基部层,所述基部层与所述第一接触件的第一部分相邻,所述第一接触件还具有在所述第一部分之上的第二部分和在所述第二部分之上的第三部分,所述第一部分和所述第三部分均比所述第二部分更宽。
10.一种制造半导体器件的方法,所述方法包括:
在电介质层中形成第一开口以暴露导电区域,所述电介质层位于半导体鳍之上;
在所述第一开口内形成基部层;
在形成所述基部层之后,沿着所述第一开口的侧壁形成牺牲间隔件;
形成与所述牺牲间隔件相邻的间隔件;
蚀刻所述基部层以再次暴露所述导电区域;
沉积与所述间隔件和所述基部层相邻的第一接触件;以及
移除所述牺牲间隔件以形成气隙。
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