KR20210093710A - 반도체 디바이스 및 제조 방법 - Google Patents

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츠-앙 치앙
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Abstract

하이 k 게이트 유전체층과 같은 유전체층 위의 p 금속 일함수층과 같은 금속층을 패터닝하기 위한 습식 에칭 프로세스에서, 금속층과 유전체층 사이의 습식 에칭 용액의 선택비가 억제제를 이용하여 증가된다. 억제제는 인산, 카르복시산, 아미노산, 또는 히드록실기와 같은 억제제들을 포함한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
반도체 디바이스들은, 예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 또는 유전체층들, 도전층들, 및 반도체 재료층들을 순차적으로 퇴적하고, 반도체 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성하기 위해 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
반도체 산업은, 지속적인 최소 피처 사이즈 감소에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 보다 많은 컴포넌트들이 주어진 영역 내에 집적되는 것을 가능하게 한다. 그러나, 최소 피처 사이즈가 감소됨에 따라, 처리되어야 할 추가적인 문제들이 발생한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 반도체 핀들의 형성의 사시도를 예시한다.
도 2a 및 도 2b는 일부 실시예들에 따른, 하이 k 유전체층(high-k dielectric layer) 및 제 1 p 금속 일함수층(p-metal work function layer)의 형성을 예시한다.
도 3a 및 도 3b는 일부 실시예들에 따른, 바닥부 반사 방지층(bottom anti-reflective layer)의 패터닝을 예시한다.
도 4a 및 도 4b는 일부 실시예들에 따른, 에칭 프로세스를 예시한다.
도 5a 및 도 5b는 일부 실시예들에 따른, 게이트 구조물의 형성을 예시한다.
도 6a 및 도 6b는 일부 실시예들에 따른, 캡핑층(capping layer)의 형성을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
이제 finFET 디바이스들을 포함하는 특정 예시들에 관하여 실시예들이 설명될 것이다. 그러나, 실시예들이 본원에서 제공되는 예시들에 제한되는 것은 아니며, 아이디어들이 다수의 실시예들에서 구현될 수 있다.
이제 도 1을 참조하면, finFET 디바이스와 같은 반도체 디바이스(100)의 사시도가 예시되어 있다. 실시예에서 반도체 디바이스(100)는 기판(101) 및 제 1 트렌치들(103)을 포함한다. 기판(101)은 실리콘 기판일 수 있지만, 반도체 온 절연체(semiconductor-on-insulator; SOI), 스트레이닝된(strained) SOI, 및 실리콘 게르마늄 온 절연체(silicon germanium on insulator)와 같은 다른 기판들이 사용될 수 있다. 기판(101)은 p형 반도체(p-type semiconductor)일 수 있지만, 다른 실시예들에서 n형 반도체(n-type semiconductor)일 수 있다.
제 1 트렌치들(103)은 제 1 격리 영역들(105)의 최종적인 형성에 있어서의 초기 단계로서 형성될 수 있다. 제 1 트렌치들(103)은 적절한 에칭 프로세스에 따라 마스킹층(도 1에 별도로 예시되지는 않음)을 사용하여 형성될 수 있다. 예를 들어, 마스킹층은 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 프로세스를 통해 형성된 실리콘 질화물을 포함하는 하드마스크일 수 있지만, 산화물들, 산화질화물들, 실리콘 탄화물, 이들의 조합들 등과 같은 다른 재료들, 및 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD), 또는 심지어 실리콘 산화물 형성에 이은 질화(nitridation)와 같은 다른 프로세스들이 이용될 수 있다. 마스킹층은, 형성되면, 제 1 트렌치들(103)을 형성하기 위해 제거될 기판(101)의 해당 부분들을 노출시키도록 적절한 포토리소그래픽 프로세스를 통해 패터닝될 수 있다.
그러나, 당업자가 인식할 바와 같이, 마스킹층을 형성하기 위한 위에서 설명된 프로세스들 및 재료들은, 제 1 트렌치들(103)의 형성을 위해 기판(101)의 부분들을 보호하면서 기판(101)의 다른 부분들을 노출시키기 위해 사용될 수 있는 유일한 방법은 아니다. 패터닝되고 현상된(developed) 포토레지스트와 같은 임의의 적절한 프로세스가 제 1 트렌치들(103)을 형성하기 위해 제거될 기판(101)의 부분들을 노출시키기 위해 이용될 수 있다. 모든 그러한 방법들은 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
마스킹층이 형성되고 패터닝되면, 기판(101) 내에 제 1 트렌치들(103)이 형성된다. 노출된 기판(101)은, 임의의 적절한 프로세스가 사용될 수 있지만, 기판(101) 내에 제 1 트렌치들(103)을 형성하기 위한 반응성 이온 에칭(reactive ion etching; RIE)과 같은 적절한 프로세스를 통해 제거될 수 있다. 실시예에서, 제 1 트렌치들(103)은 약 2,500 Å와 같이, 기판(101)의 표면으로부터 약 5,000 Å보다 작은 제 1 깊이를 갖도록 형성될 수 있다.
그러나, 당업자가 인식할 바와 같이, 제 1 트렌치들(103)을 형성하기 위한 위에서 설명된 프로세스는 하나의 가능한 프로세스일 뿐이며, 유일한 실시예임을 의미하는 것은 아니다. 이 보다는, 제 1 트렌치들(103)이 그를 통해 형성될 수 있는 임의의 적절한 프로세스가 이용될 수 있고 임의의 수의 마스킹 및 제거 단계들을 포함한, 임의의 적절한 프로세스가 사용될 수 있다.
제 1 트렌치들(103)을 형성한 것에 추가하여, 마스킹 및 에칭 프로세스는 제거되지 않은 채 남아있는 기판(101)의 해당 부분들로부터 핀들(107)을 추가적으로 형성한다. 편의를 위해 핀들(107)이 점선에 의해 기판(101)으로부터 분리된 것으로서 도면들에 예시되었지만, 표시한 물리적 분리가 존재하거나 존재하지 않을 수 있다. 이 핀들(107)은, 아래에서 논의되는 바와 같이, 다중 게이트 FinFET 트랜지스터들의 채널 영역을 형성하기 위해 사용될 수 있다. 도 1은 기판(101)으로부터 형성된 4개의 핀들(107)만을 예시하지만, 임의의 수의 핀들(107)이 이용될 수 있다.
핀들(107)은 약 30 nm와 같이, 약 5 nm 내지 약 80 nm 사이의 기판(101)의 표면에서의 폭을 갖도록 형성될 수 있다. 추가적으로, 핀들(107)은 약 50 nm와 같이, 약 10 nm 내지 약 100 nm 사이의 거리만큼 서로 이격될 수 있다. 그러한 방식으로 핀들(107)을 이격시킴으로써, 핀들(107)은 분리된 채널 영역을 각각 형성하면서 여전히 공통 게이트를 공유할만큼 충분히 근접해 있을 수 있다(아래에서 더욱 논의됨).
제 1 트렌치들(103) 및 핀들(107)이 형성되면, 제 1 트렌치들(103)은 유전체 재료로 충전될 수 있고 유전체 재료는 제 1 격리 영역들(105)을 형성하기 위해 제 1 트렌치들(103) 내에서 리세싱될 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수 있다. 유전체 재료는, 제 1 트렌치들(103)의 선택적 클리닝 및 라이닝 후에, 화학적 기상 증착(CVD) 방법(예를 들어, HARP 프로세스), 고밀도 플라즈마 CVD 방법, 또는 본 분야에 알려진 것과 같은 다른 적절한 형성 방법을 사용하여 형성될 수 있다.
제 1 트렌치들(103)은 유전체 재료로 제 1 트렌치들(103) 및 기판(101)을 과충전하고(overfilling) 이어서 화학적 기계적 폴리싱(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통해 제 1 트렌치들(103) 및 핀들(107)의 외부에 있는 과잉 재료를 제거함으로써 충전될 수 있다. 실시예에서, 제거 프로세스는 핀들(107) 위에 위치된 임의의 유전체 재료도 제거하여, 이 유전체 재료의 제거가 핀들(107)의 표면을 추가 프로세싱 단계들에 대해 노출시킬 것이다.
제 1 트렌치들(103)이 유전체 재료로 충전되면, 이어서 유전체 재료가 핀들(107)의 표면으로부터 리세싱될 수 있다. 핀들(107)의 최상면에 인접한 핀들(107)의 측벽들의 적어도 일부분을 노출시키기 위해 리세싱이 수행될 수 있다. 유전체 재료는, H2와 같은 다른 에천트들, 반응성 이온 에칭, NH3/NF3와 같은 에천트들로의 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 클리닝과 같은 다른 방법들이 사용될 수 있지만, HF와 같은 에천트 내로 핀들(107)의 최상면을 딥핑(dipping)함으로써 습식 에칭을 사용하여 리세싱될 수 있다. 유전체 재료는 약 400 Å과 같이, 약 50 Å 내지 약 500 Å 사이의 핀들(107)의 표면으로부터의 거리로 리세싱될 수 있다. 추가적으로, 리세싱은 추가 프로세싱에 대해 핀들(107)이 노출되는 것을 보장하도록 핀들(107) 위에 위치된 임의의 남아있는 유전체 재료도 제거할 수 있다.
그러나, 당업자가 인식할 바와 같이, 위에서 설명된 단계들은 유전체 재료를 충전하고 리세싱하기 위해 사용되는 전체 프로세스 흐름의 일부일뿐일 수 있다. 예를 들어, 제 1 트렌치들(103)을 형성하고 유전체 재료로 충전하기 위해 라이닝 단계들, 클리닝 단계들, 어닐링 단계들, 갭 충전 단계들, 이들의 조합들 등이 또한 이용될 수 있다. 가능한 프로세스 단계들 모두가 본 실시예의 범위 내에 완전히 포함되도록 의도된다.
제 1 격리 영역들(105)이 형성된 후, 더미 게이트 유전체(109), 더미 게이트 유전체 위의 더미 게이트 전극(111), 및 제 1 스페이서들(113)이 핀들(107) 각각 위에 형성될 수 있다. 실시예에서, 더미 게이트 유전체(109)는 열 산화, 화학적 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하는 것에 대해 본 분야에 알려지고 사용되는 임의의 다른 방법들에 의해 형성될 수 있다. 게이트 유전체 형성의 기술에 따라, 핀들(107)의 최상부 상의 더미 게이트 유전체(109) 두께가 핀들(107)의 측벽 상의 게이트 유전체 두께와 상이할 수 있다.
더미 게이트 유전체(109)는 약 10 옹스트롬과 같이, 약 3 옹스트롬 내지 약 100 옹스트롬의 범위의 두께를 갖는 실리콘 이산화물 또는 실리콘 산화질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체(109)는 약 10 옹스트롬 또는 그 이하와 같이, 약 0.5 옹스트롬 내지 약 100 옹스트롬의 균등한 산화물 두께를 갖는, 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산화질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합들과 같은 고 유전율(high permittivity)(high-k) 재료로 형성될 수 있다. 추가적으로, 더미 게이트 유전체(109)에 대해 실리콘 이산화물, 실리콘 산화질화물, 및/또는 하이 k 재료들의 임의의 조합이 또한 사용될 수 있다.
더미 게이트 전극(111)은 도전성 또는 비도전성 재료를 포함할 수 있고 폴리실리콘, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 전극(111)은 화학적 기상 증착(CVD), 스퍼터 증착, 또는 도전성 재료들을 퇴적시키는 것에 대해 본 분야에 알려지고 사용되는 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트 전극(111)의 두께는 약 5 Å 내지 약 200 Å의 범위 내에 있을 수 있다. 더미 게이트 전극(111)의 최상면은 비평면형 최상면을 가질 수 있고, 더미 게이트 전극(111)의 패터닝 또는 게이트 에칭 전에 평탄화될 수 있다. 이 시점에 더미 게이트 전극(111) 내에 이온들이 도입될 수 있거나 도입되지 않을 수 있다. 이온들은 예를 들어, 이온 주입 기술들에 의해 도입될 수 있다.
더미 게이트 유전체(109) 및 더미 게이트 전극(111)은, 형성되면, 핀들(107) 위에 일련의 스택(stack)들(115)을 형성하기 위해 패터닝될 수 있다. 스택들(115)은 더미 게이트 유전체(109) 아래에 있는 핀들(107)의 각각의 측부에 위치되는 다수의 채널 영역들을 규정한다. 스택들(115)은, 예를 들어 본 기술분야에 알려진 퇴적 및 포토리소그래피 기술들을 사용하여, 더미 게이트 전극(111) 상에 게이트 마스크(도 1에 별도로 예시되지는 않음)를 퇴적시키고 패터닝함으로써 형성될 수 있다. 게이트 마스크는 통상적으로 사용되는 마스킹 및 실리콘 산화물, 실리콘 산화질화물, SiCON, SiC, SiOC, 및/또는 실리콘 질화물과 같은(그러나 이들에 제한되지는 않는) 희생 재료들을 포함할 수 있고, 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다. 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는 패터닝된 스택들(115)을 형성하기 위해 건식 에칭 프로세스를 사용하여 에칭될 수 있다.
스택들(115)이 패터닝되면, 제 1 스페이서들(113)이 형성될 수 있다. 제 1 스페이서들(113)은 스택들(115)의 서로 반대측에 있는 측부들에 형성될 수 있다. 제 1 스페이서들(113)은 일반적으로, 이전에 형성된 구조물 상에 스페이서층(도 1에 별도로 예시되지는 않음)을 블랭킷 퇴적(blanket depositing)함으로써 형성된다. 스페이서층은 SiN, 산화질화물, SiC, SiON, SiOCN, SiOC, 산화물 등을 포함할 수 있고, 화학적 기상 증착(CVD), 플라즈마 인핸스드 CVD(plasma enhanced CVD), 스퍼터, 및 본 분야에 알려진 다른 방법들과 같은, 그러한 층을 형성하기 위해 이용되는 방법들에 의해 형성될 수 있다. 스페이서층은 제 1 격리 영역들(105) 내의 유전체 재료와는 상이한 에칭 특성들을 갖는 상이한 재료 또는 제 1 격리 영역들(105) 내의 유전체 재료와 동일한 재료를 포함할 수 있다. 제 1 스페이서들(113)은 이어서, 가령 구조물의 수평 표면들로부터 스페이서층을 제거하여 제 1 스페이서들(113)을 형성하기 위한 하나 이상의 에칭들에 의해 패터닝될 수 있다.
실시예에서, 제 1 스페이서들(113)은 약 5 Å 내지 약 500 Å 사이의 두께를 갖도록 형성될 수 있다. 추가적으로, 제 1 스페이서들(113)이 형성되면, 하나의 스택(115)에 인접한 제 1 스페이서(113)가 다른 스택(115)에 인접한 제 1 스페이서(113)로부터 약 20 nm과 같이, 약 5 nm 내지 약 200 nm 사이의 거리만큼 분리될 수 있다. 그러나, 임의의 적절한 두께들 및 거리들이 이용될 수 있다.
선택적으로, 도 1에 예시되지는 않았지만, 일부 실시예들에서 스택들(115) 및 제 1 스페이서들(113)에 의해 보호되지 않는 해당 영역들로부터의 핀들(107)의 제거 및 소스/드레인 영역들의 재성장이 수행될 수 있다. 스택들(115) 및 제 1 스페이서들(113)에 의해 보호되지 않는 해당 영역들로부터의 핀들(107)의 제거는 스택들(115) 및 제 1 스페이서들(113)을 하드마스크들로서 사용하는 반응성 이온 에칭(RIE)에 의해, 또는 임의의 다른 적절한 제거 프로세스에 의해 수행될 수 있다. 핀들(107)이 제 1 격리 영역들(105)의 표면과 동일 평면을 이루거나 또는 제 1 격리 영역들(105)의 표면 아래에 있을 때까지 제거가 지속될 수 있다.
핀들(107)의 이 부분들이 제거되면, 하드마스크(별도로 예시되지는 않음)가 더미 게이트 전극(111)을 커버하여 성장을 방지하도록 배치되고 패터닝되며 소스/드레인 영역들이 핀들(107) 각각과 접촉하여 재성장될 수 있다. 실시예에서 소스/드레인 영역들이 재성장될 수 있고, 일부 실시예들에서 소스/드레인 영역들은 스택들(115) 아래에 위치되는 핀들(107)의 채널 영역들에 응력을 부여할 스트레서(stressor)를 형성하기 위해 재성장될 수 있다. 실시예에서 핀들(107)은 실리콘을 포함하고 FinFET은 p형 디바이스이며, 소스/드레인 영역들은 실리콘과 같은 재료 또는 채널 영역들과는 상이한 격자 상수를 갖는 실리콘 게르마늄과 같은 재료로의 선택적 에피택셜 프로세스를 통해 재성장될 수 있다. 에피택셜 성장 프로세스는 실란(silane), 디클로로실란(dichlorosilane), 게르만(germane) 등과 같은 프리커서들을 사용할 수 있고, 약 30 분과 같이, 약 5 분 내지 약 120 분 사이 동안 지속될 수 있다.
실시예에서 소스/드레인 영역들은 약 5 Å 내지 약 1000 Å 사이의 두께 및 약 200 Å과 같이, 약 10 Å 내지 약 500 Å 사이의 제 1 격리 영역들(105) 위로의 높이를 갖도록 형성될 수 있다. 이 실시예에서, 소스/드레인 영역들은 약 100 nm와 같이, 약 5 nm 내지 약 250 nm 사이의 제 1 격리 영역들(105)의 상면 위의 높이를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 높이가 이용될 수 있다.
소스/드레인 영역들이 형성되면, 핀들(107) 내에 도펀트들을 보충하기 위해 적절한 도펀트들을 주입함으로써 소스/드레인 영역들 내에 도펀트들이 주입될 수 있다. 예를 들어, PMOS 디바이스를 형성하기 위해 붕소, 갈륨, 인듐 등과 같은 p형 도펀트들이 주입될 수 있다. 대안적으로, NMOS 디바이스를 형성하기 위해 인, 비소, 안티몬(antimony) 등과 같은 n형 도펀트들이 주입될 수 있다. 이 도펀트들은 스택들(115) 및 제 1 스페이서들(113)을 마스크들로서 사용하여 주입될 수 있다. 도펀트들을 주입하기 위해 많은 다른 프로세스들, 단계들 등이 사용될 수 있다는 점을 당업자가 자각할 것이라는 점에 유념해야 한다. 예를 들어, 당업자는 특정 목적을 위해 적절한 특정 형상 또는 특성을 갖는 소스/드레인 영역들을 형성하기 위해 스페이서들 및 라이너들의 다양한 조합들을 사용하여 복수의 주입들이 수행될 수 있다는 점을 자각할 것이다. 이 프로세스들 중 임의의 프로세스가 도펀트들을 주입하기 위해 사용될 수 있고, 위의 설명은 본 실시예들을 위에 제시된 단계들에 제한하는 것을 의미하는 것은 아니다.
추가적으로 이 시점에, 소스/드레인 영역들의 형성 동안 더미 게이트 전극(111)을 커버했던 하드마스크가 제거된다. 실시예에서 하드마스크는 예를 들어, 하드마스크의 재료에 대해 선택적인 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
도 2a는 층간 유전체(inter-layer dielectric; ILD)층(201)의 형성을 예시하고, 도 2b는 도 2a의 단면도를 예시하며, 도 2b는 단면도에 2개의 추가 핀들(107)을 예시한다. 추가적으로, 도 2a에 기판(101)의 제 1 영역(207) 및 기판(101)의 제 2 영역(209)이 도시되어 있는 한편, 도 2b에 기판(101)의 제 3 영역(211) 및 기판(101)의 제 4 영역(213)이 또한 도시되어 있다.
ILD층(201)은, 임의의 적절한 유전체들이 사용될 수 있지만, 붕소 인 실리케이트 글래스(boron phosphorous silicate glass; BPSG)와 같은 재료를 포함할 수 있다. ILD층(201)은 PECVD와 같은 프로세스를 사용하여 형성될 수 있지만, LPCVD와 같은 다른 프로세스들이 대안적으로 사용될 수 있다. ILD층(201)은 약 100 Å 내지 약 3,000 Å 사이의 두께로 형성될 수 있다. ILD층(201)은, 형성되면, 임의의 적절한 프로세스가 이용될 수 있지만, 예를 들어 화학적 기계적 폴리싱 프로세스와 같은 평탄화 프로세스를 사용하여 제 1 스페이서들(113)(명확성을 위해 도 2a 및 도 2b에 별도로 예시되지는 않음)과 함께 평탄화될 수 있다.
도 2a 및 도 2b는 더미 게이트 전극(111) 및 더미 게이트 유전체(109)의 재료의 제거를 또한 예시한다. 실시예에서 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는 예를 들어, 더미 게이트 전극(111) 및 더미 게이트 유전체(109)의 재료에 대해 선택적인 에천트들을 이용하는 하나 이상의 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스 또는 프로세스들이 이용될 수 있다.
더미 게이트 전극(111) 및 더미 게이트 유전체(109)가 제거되면, 더미 게이트 전극(111) 및 더미 게이트 유전체(109)를 대체하기 위한 프로세스가 일련의 층들을 퇴적함으로써 시작될 수 있다. 실시예에서 일련의 층들은 선택적 계면층(별도로 예시되지는 않음), 제 1 유전체 재료(203), 및 제 1 p 금속 일함수층(205)을 포함할 수 있다.
선택적으로, 제 1 유전체 재료(203)의 형성 전에 계면층이 형성될 수 있다. 실시예에서 계면층은 인사이투 스팀 생성(in situ steam generation; ISSG)과 같은 프로세스를 통해 형성되는 실리콘 이산화물과 같은 재료일 수 있다. 다른 실시예에서 계면층은 약 10 Å과 같이, 약 5 Å 내지 약 20 Å 사이의 제 1 두께로의, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합들 등과 같은 하이 k 재료일 수 있다. 그러나, 임의의 적절한 재료 또는 형성 프로세스가 이용될 수 있다.
계면층이 형성되면, 계면층 위에 제 1 유전체 재료(203)가 형성될 수 있다. 실시예에서 제 1 유전체 재료(203)는 원자 층 증착(atomic layer deposition), 화학적 기상 증착 등과 같은 프로세스를 통해 퇴적되는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합들 등과 같은 하이 k 재료이다. 제 1 유전체 재료(203)는 약 5 Å 내지 약 200 Å 사이의 제 2 두께로 퇴적될 수 있수 있지만, 임의의 적절한 재료 및 두께가 이용될 수 있다.
제 1 p 금속 일함수층(205)은 제 1 유전체 재료(203)에 인접하게 형성될 수 있다. 실시예에서 제 1 p 금속 일함수층(205)은 실리콘으로 도핑된 티타늄 질화물(titanium nitride doped with silicon; TSN), TiN, Ti, TiAlN, TaC, TaCN, TaSiN, TaSi2, NiSi2, Mn, Zr, ZrSi2, TaN, Ru, Al, Mo, MoSi2, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산화질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등과 같은 금속성 재료로 형성될 수 있다. 추가적으로, 제 1 p 금속 일함수층(205)은 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여, 약 5 Å 내지 약 200 Å 사이의 제 4 두께로 퇴적될 수 있지만, 임의의 적절한 퇴적 프로세스 또는 두께가 사용될 수 있다.
도 2a 및 도 2b는 제 2 영역(209)으로부터는 아닌, 제 1 영역(207), 제 3 영역(211), 및 제 4 영역(213)으로부터 제 1 p 금속 일함수층(205)을 제거하기 위한 프로세스에서의 초기 단계들을 추가적으로 예시한다. 실시예에서, 제거는 제 2 영역(209) 위에 제 1 포토레지스트(215)를 위치시킴으로써 개시될 수 있다. 제 1 포토레지스트(215)는 바닥부 반사 방지 코팅(bottom anti-reflective coating; BARC)층(217), 중간부 마스크층(219), 및 최상부 광감성층(photosensitive layer)(221)을 갖는 3층 포토레지스트일 수 있다. BARC층(217)은 최상부 광감성층(221)의 도포를 위한 준비로 도포된다. BARC층(217)은, 그 명칭이 암시하듯이, 최상부 광감성층(221)의 노광 동안 그 위에 있는 최상부 광감성층(221)으로의 에너지(예를 들어, 광)의 제어되지 않는 그리고 원치않는 되반사를 방지하여 반사광이 최상부 광감성층(221)의 원치않는 영역 내의 반응들을 유발하는 것을 방지하도록 기능한다. 추가적으로, BARC층(217)은 일정 각도로 충돌하는 에너지의 부정적인 효과들을 감소시키는 것을 돕는 평면을 제공하도록 사용될 수 있다.
BARC층(217) 위에 중간부 마스크층(219)이 배치될 수 있다. 실시예에서, 중간부 마스크층(219)은 실리콘 질화물, 산화물들, 산화질화물들, 실리콘 탄화물, 이들의 조합들 등과 같은 하드마스크 재료이다. 중간부 마스크층(219)용 하드마스크 재료는 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성될 수 있지만, 플라즈마 강화 화학적 기상 증착(PECVD), 저온 화학적 기상 증착(LPCVD), 스핀 온 코팅, 또는 심지어 실리콘 산화물 형성에 이은 질화와 같은 다른 프로세스들이 대안적으로 이용될 수 있다. 하드마스크 재료를 형성하거나 달리 배치시키기 위한 임의의 적절한 방법 또는 방법들의 조합이 이용될 수 있고, 모든 그러한 방법들 또는 조합들은 실시예들의 범위 내에 완전히 포함되도록 의도된다. 중간부 마스크층(219)은 약 300 Å과 같이, 약 100 Å 내지 약 800 Å 사이의 두께로 형성될 수 있다.
실시예에서 최상부 광감성층(221)은 예를 들어, 스핀 온 프로세스를 사용하여 중간부 마스크층(219) 위에 도포되고, 포토레지스트 용매(photoresist solvent) 내의 하나 이상의 광활성 화합물(photoactive compounds; PAC)과 함께 포토레지스트 폴리머 레진을 포함한다. PAC들은 패터닝된 에너지원을 최상부 광감성층(221) 내에 복제하기 위해, 패터닝된 광원을 흡수하고, 노광된 최상부 광감성층(221)의 해당 부분들에 반응물을 생성할 것이고, 이에 의해, 현상될 수 있는 포토레지스트 폴리머 레진과의 후속 반응을 유발한다.
BARC층(217), 중간부 마스크층(219), 및 최상부 광감성층(221) 각각이 도포되면, 최상부 광감성층(221)은 제 1 영역(207), 제 3 영역(211), 및 제 4 영역(213)을 커버하지 않고 제 2 영역(209)을 커버하도록, 패터닝된 에너지원(예를 들어, 광)에 노출되고 현상된다. 일부 실시예에서 최상부 광감성층(221)은 약 120 nm와 같이, 약 60 nm 내지 약 160 nm 사이의 폭을 갖도록 패터닝된다. 그러나, 임의의 적절한 폭이 이용될 수 있다.
도 3a 및 도 3b는, 최상부 광감성층(221)이 형성되면, 이어서 최상부 광감성층(221)이 패턴을 중간부 마스크층(219)으로 확장시키기 위한 마스크로서 사용될 수 있는 것을 예시한다. 실시예에서 최상부 광감성층(221)의 패턴은 예를 들어, 하나 이상의 반응성 이온 에칭과 같은, 하나 이상의 에칭 프로세스를 사용하여 확장될 수 있다. 그러나, 최상부 광감성층(221)의 패턴을 확장시키기 위해 임의의 적절한 방법이 이용될 수 있다.
추가적으로, 중간부 마스크층(219)이 패터닝되면, 중간부 마스크층(219)의 패턴이 패턴을 BARC층(217)으로 확장시키기 위한 다른 마스크로서 사용될 수 있다. 실시예에서 중간부 마스크층(219)의 패턴은 예를 들어, 하나 이상의 반응성 이온 에칭과 같은, 하나 이상의 에칭 프로세스를 사용하여 확장될 수 있다. 그러나, 중간부 마스크층(219)의 패턴을 확장시키기 위해 임의의 적절한 방법이 이용될 수 있다.
도 3a 및 도 3b는, 중간부 마스크층(219) 및/또는 BARC층(217) 중 어느 하나의 패터닝 동안, 최상부 광감성층(221)이 소모될 수 있는 것을 추가적으로 예시한다. 예를 들어, 중간부 마스크층(219) 및/또는 BARC층(217)의 패터닝을 위해 이용되는 에천트들이 최상부 광감성층(221)을, 더 작은 레이트로지만 또한 에칭할 수 있다. 이와 같이, 최상부 광감성층(221)이 여전히 마스크로서 사용되지만, BARC층(217)의 패터닝의 종료에 의해 최상부 광감성층(221)이 완전히 제거될 수 있다. 그렇지 않으면, 최상부 광감성층(221)을 제거하기 위해 선택적 애싱 프로세스(ashing process)가 이용될 수 있다. 그러나, 최상부 광감성층(221)을 제거하기 위해 임의의 다른 적절한 프로세스가 이용될 수 있다.
도 4a 및 도 4b는, 제 1 p 금속 일함수층(205)이 제 2 영역(209) 내에서 노출된 후, 제 1 영역(207), 제 3 영역(211), 및 제 4 영역(213) 내의 제 1 p 금속 일함수층(205)이 [401로 라벨링된 "X"에 의해 도 4b에 나타내어진] 습식 에칭 용액의 도포를 통해 제거될 수 있는 것을 예시한다. 선택적으로, 제 1 p 금속 일함수층(205)의 제거 전에, 중간부 마스크층(219)이 제거될 수 있다. 실시예에서 중간부 마스크층(219)은, 중간부 마스크층(219)의 재료에 대해 선택적인 에천트를 이용하는 습식 에칭 프로세스와 같은, 적절한 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 중간부 마스크층(219)을 제거하기 위해 임의의 적절한 제거 프로세스가 이용될 수 있다.
실시예에서 제 1 p 금속 일함수층(205)은, 제 1 p 금속 일함수층(205)의 재료(예를 들어, 티타늄 질화물)에 대해 선택적이고 그 아래에 있는 재료들의 재료[예를 들어, 제 1 유전체 재료(203)]를 현저히 제거하거나 손상시키지 않고 중단되는 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은, 하나 이상의 에칭 프로세스를 이용하여 제 1 영역(207), 제 3 영역(211), 및 제 4 영역(213) 내에서 제거될 수 있다.
습식 에칭 프로세스를 사용하여 제 1 p 금속 일함수층(205)이 제거되는 실시예에서, 제 1 p 금속 일함수층(205)을 제거할 뿐만 아니라, 그 아래에 있는 제 1 유전체 재료(203)의 임의의 바람직하지 않은 에칭 및 제거를 억제하는 것을 돕는 습식 에칭 용액(401)이 이용될 수 있다. 특정 실시예에서 습식 에칭 용액(401)은 금속 에천트, 산화제(oxidizer), 억제제(inhibitor), 및 용매를 포함한다.
금속 에천트는, 제 1 p 금속 일함수층(205)의 노출된 부분들과 반응하고 제 1 p 금속 일함수층(205)의 노출된 부분들을 제거하기 위해 사용될 수 있는 에천트일 수 있다. 이와 같이, 정확한 금속 에천트는 제 1 p 금속 일함수층(205)에 대해 선택된 재료에 적어도 부분적으로 의존하지만, 제 1 p 금속 일함수층(205)이 실리콘으로 도핑된 티타늄 질화물(TSN)인 실시예에서, 금속 에천트는 TMAH(tetramethylammonium hydroxide), NH4OH(ammonium hydroxide), TBAH(tetrabutylammonium hydroxide), 히드록시 아민(hydroxy amine), 이들의 조합들 등과 같은 에천트일 수 있다. 그러나, 임의의 적절한 금속 에천트가 또한 이용될 수 있다.
선택적으로, 가령 제 1 p 금속 일함수층(205)의 재료의 에칭을 가속함으로써 습식 에칭 프로세스의 에칭 특성들을 변형시키기 위해 습식 에칭 용액(401)에 옥시던트(oxidant)가 또한 추가될 수 있다. 일부 실시예들에서 옥시던트는 H2O2(hydrogen peroxide), HNO3(nitric acid), HClO3(chloric acid), HClO4(perchloric acid), 이들의 조합들 등과 같은 화학물을 포함할 수 있다. 그러나, 임의의 적절한 옥시던트가 이용될 수 있다.
그러나, 금속 에천트 및 산화제에 의해 제 1 유전체 재료(203)에 유발될 수 있는 손상을 완화시키거나 감소시키기 위해, 습식 에칭 용액(401)에 억제제가 추가된다. 일부 실시예들에서 억제제는, 제 1 유전체 재료(203)의 표면들이 제 1 p 금속 일함수층(205)의 제거에 의해 노출되면 제 1 유전체 재료(203)의 노출된 표면들과 반응하거나 제 1 유전체 재료(203)의 노출된 표면들에 의해 흡수됨으로써 그 아래에 있는 제 1 유전체 재료(203)를 보호하는 것을 돕는 하이 k 유전체층에 대한 유기 억제제이다.
이어서, 억제제가 제 1 유전체 재료(203)의 표면과 반응하거나 제 1 유전체 재료(203)의 표면에 의해 흡수되면, 억제제는 제 1 유전체 재료(203)의 표면 상의 제 위치에 있고(in place) 다수의 방식들로 그 아래에 있는 제 1 유전체 재료(203)에 대한 손상을 방지하는 것을 돕는다. 예를 들어, 제 1 유전체 재료(203)의 표면 상의 억제제의 존재로, 억제제의 분자들의 사이즈에 의해 유발되는 입체적 힘(steric forces)이 금속 에천트 또는 산화제가 그 아래에 있는 제 1 유전체 재료(203)의 재료와 접촉을 이루는 것을 방지하는 것을 돕는다.
다른 실시예에서, 억제제는 제 1 유전체 재료(203)의 표면의 물리적 특성들을 특별하게(specifically) 전환(shift)시키고 금속 에천트 또는 산화제와의 반응들을 방지하는 것을 돕도록 선택될 수 있다. 예를 들어, 제 1 유전체 재료(203)의 사전 반응 표면(pre-reaction surface)이 친수성(hydrophilic)인 일부 실시예들에서, 억제제는 표면과 반응하여 제 1 유전체 재료(203)의 표면을 친수성으로부터 소수성(hydrophobic)으로 변경하도록 선택될 수 있다. 그러한 변형은 (친수성일 수 있는) 에천트가 제 1 유전체 재료(203)의 표면과 접촉을 이루고 반응하는 것을 방지하는 것을 도울 것이다.
일부 실시예들에서 억제제는 인산(phosphoric acid)과 같은 산일 수 있다. 특정 실시예들에서 인산은 다음의 구조를 가질 수 있다:
Figure pat00001
여기서 R 및 R’ 각각은 알킬기(alkyl group), 알콕시기(alkoxy group), 아민기(amine group), 및 에스테르기(ester group), 또는 페닐기(phenyl group)일 수 있다. 억제제가 인산인 특정 실시예들에서, 억제제는 디-(2-에틸헥실)인산[di-(2-ethylhexyl)phosphoric acid], 디헥실인산(dihexylphosphoric acid), 에틸 헥사데실 인산염(ethyl hexadecyl phosphate), n-부틸-옥틸-수소인산염(n-butyl-octyl-hydrogenphosphate), 디이소아밀인산(diisoamylphosphoric acid), 에틸 옥틸 인산염(ethyl octyl phosphate), 이들의 조합들 등일 수 있다. 그러나, 임의의 적절한 인산이 이용될 수 있다.
실시예에서, 제 1 p 금속 일함수층(205)의 에칭 동안, 억제제가 인산인 억제제는 제 1 유전체 재료(203)의 표면과 반응할 뿐만 아니라 산화제(예를 들어, H2O2)와도 반응할 것이다. 이 반응들은 제 1 유전체 재료(203)의 표면에 결합되는 R-PO32- 기(R-PO32- group)를 초래할 것이다. 이 기는 제 1 유전체 재료(203)의 반응을 입체적으로(sterically) 방해하도록 작용할 것이고 또한 제 1 유전체 재료(203)의 표면을 소수성으로 전환하도록 작용할 것이다. 이들 둘 다는 금속 에천트와 제 1 유전체 재료(203)의 표면 사이의 반응들을 감소시키거나 없애고 제 1 유전체 재료(203)에 대한 손상을 감소시키거나 방지하는 것을 돕도록 함께 작용한다.
다른 실시예들에서 억제제는 카르복시산(carboxylic acid)과 같은 산일 수 있다. 특정 실시예들에서 카르복시산은 다음의 구조를 가질 수 있다:
Figure pat00002
여기서 R은 C2-C8 탄소 사슬(carbon chain) 또는 페닐기일 수 있다. 억제제가 카르복시산인 특정 실시예에서, 억제제는 프로피온산(propanoic acid), 부탄산(butanoic acid), 펜탄산(pentanoic acid), 헥산산(hexanoic acid), 헵탄산(heptanoic acid), 옥탄산(octanoic acid), 노난산(nonanoic acid), 이들의 조합들일 수 있다. 그러나, 임의의 적절한 카르복시산이 이용될 수 있다.
이 실시예에서, 제 1 p 금속 일함수층(205)의 에칭 동안, 억제제가 카르복시산인 억제제는 제 1 유전체 재료(203)가 노출되면 제 1 유전체 재료(203)의 표면과 반응할 것이다. 이 반응들은 제 1 유전체 재료(203)의 표면에 결합되는 R-COO- 기(R-COO- group)를 초래할 것이다. 이 기는 제 1 유전체 재료(203)의 반응을 입체적으로 방해하도록 작용할 것이고 또한 제 1 유전체 재료(203)의 표면을 소수성으로 전환하도록 작용할 것이다. 이들 둘 다는 금속 에천트와 제 1 유전체 재료(203)의 표면 사이의 반응들을 감소시키거나 없애고 제 1 유전체 재료(203)에 대한 손상을 감소시키거나 방지하는 것을 돕도록 함께 작용한다.
다른 실시예들에서 억제제는 아미노산(amino acid)과 같은 산일 수 있다. 특정 실시예들에서 아미노산은 다음의 구조를 가질 수 있다:
Figure pat00003
여기서 R은 알킬기, 아민기, 에스테르기, 또는 페닐기일 수 있다. 억제제가 아미노산인 특정 실시예에서, 억제제는 글리신(glycine), 알라닌(alanine), 페닐알라닌(phenylalanine), 타이로신(tyrosine), 글루타민산염(glutamate), 메티오닌(methionine), 시스테인(cysteine), 류신(leucine), 이들의 조합들 등일 수 있다. 그러나, 임의의 적절한 아미노산이 이용될 수 있다.
이 실시예에서, 제 1 p 금속 일함수층(205)의 에칭 동안, 억제제가 아미노산인 억제제는 제 1 유전체 재료(203)가 노출되면 제 1 유전체 재료(203)의 표면과 반응할 것이다. 이 반응들은 제 1 유전체 재료(203)의 표면에 결합되는 R-NH- 기(R-NH- group)를 초래할 것이다. 이 기는 제 1 유전체 재료(203)의 반응을 입체적으로 방해하도록 작용할 것이고 또한 제 1 유전체 재료(203)의 표면을 소수성으로 전환하도록 작용할 것이다. 이들 둘 다는 금속 에천트와 제 1 유전체 재료(203)의 표면 사이의 반응들을 감소시키거나 없애고 제 1 유전체 재료(203)에 대한 손상을 감소시키거나 방지하는 것을 돕도록 함께 작용한다.
또 다른 실시예에서 억제제는 히드록실기(hydroxyl group, OH)를 갖는 분자일 수 있다. 특정 실시예들에서 히드록실기는 다음의 구조를 가질 수 있다:
Figure pat00004
여기서 R은 알킬기, 알콕시기, 아민기, 에스테르기, 또는 페닐기일 수 있다. 억제제가 OH기를 포함하는 특정 실시예에서, 억제제는 에틸렌 글리콜(ethylene glycol), 디에틸렌 글리콜(diethylene glycol), 트리에틸렌 글리콜(triethylene glycol), 에틸렌 글리콜 부틸 에테르(elthylene glycol butyl ether), 카르비톨(carbitol), 이들의 조합들 등일 수 있다. 그러나, 히드록실기를 갖는 임의의 적절한 분자가 이용될 수 있다.
이 실시예에서, 제 1 p 금속 일함수층(205)의 에칭 동안, 억제제가 OH기를 포함하는 억제제는 제 1 유전체 재료(203)가 노출되면 제 1 유전체 재료(203)의 표면에 수소 결합될 것이다. 이 수소 결합들은 제 1 유전체 재료(203)의 표면에 결합되는 R-O- 기(R-O- group)를 초래할 것이다. 이 기는 제 1 유전체 재료(203)의 반응을 입체적으로 방해하도록 작용할 것이고 또한 제 1 유전체 재료(203)의 표면을 소수성으로 전환하도록 작용할 것이다. 이들 둘 다는 금속 에천트와 제 1 유전체 재료(203)의 표면 사이의 반응들을 감소시키거나 없애고 제 1 유전체 재료(203)에 대한 손상을 감소시키거나 방지하는 것을 돕도록 함께 작용한다.
습식 에칭 용액(401)을 준비하기 위해, 금속 에천트, 옥시던트, 및 억제제 각각은, 성분들을 혼합하고 습식 에칭 용액(401)의 이송(transport) 및 분산(dispersal)의 방법을 제공하기 위해 용매에 배치될 수 있다. 일부 실시예들에서, 용매는 에틸렌 글리콜, 디에틸렌 글리콜, N-히드록시에틸-2-피롤리돈(N-hydroxyethyl-2-pyrrolidone, HEP), 디메틸 술폭시드(dimethyl sulfoxide, DMOS), 술포란(sulfolane), 이들의 조합 등일 수 있다. 그러나, 임의의 적절한 용매가 이용될 수 있다.
습식 에칭 용액(401)의 개별 성분들은 제 1 p 금속 일함수층(205)을, 그 아래에 있는 제 1 유전체 재료(203)를 과도하게 에칭하거나 손상시키기 않고 제거하기에 충분한 농도로 혼합된다. 실시예에서 금속 에천트는 약 4.5 %-vol과 같이, 약 2 %-vol 내지 약 10 %-vol 사이의 농도로 혼합될 수 있다. 추가적으로, 옥시던트는 약 12 %-vol과 같이, 약 5 %-vol 내지 약 20 %-vol 사이의 농도로 혼합될 수 있다. 최종적으로, 억제제는 0.5 %-vol과 같이, 약 5 %-vol보다 작은 비제로 농도(non-zero concentration)로 혼합될 수 있다. 이 성분들 (및 임의의 다른 원하는 성분들) 모두를 용매에 배치함으로써, 용매는 약 75 %-vol과 같이, 약 30 %-vol 내지 약 90 %-vol 사이의 농도를 가질 수 있다. 금속 에천트 및 옥시던트에 대한 농도들이 이 퍼센티지들을 넘으면, 제 1 유전체 재료(203)의 바람직하지 않은 손실이 발생할 수 있다. 추가적으로, 억제제가 5 %-vol을 초과하면, 제 1 p 금속 일함수층(205)의 에칭 레이트(etching rate)가 바람직하지 않게 억제될 수 있다. 그러나, 임의의 적절한 농도들이 이용될 수 있다.
습식 에칭 용액(401)이 준비되면, 습식 에칭 용액(401)은 제 1 p 금속 일함수층(205)을 에칭해버리는 것을 시작하기 위해 제 1 p 금속 일함수층(205)에 도포될 수 있다. 실시예에서 습식 에칭 용액(401)은 딥 방법(dip method)을 사용하여 제 1 p 금속 일함수층(205)에 도포될 수 있다. 그러나, 퍼들 프로세스(puddle process)들, 스프레이 온 프로세스(spray-on process)들, 이들의 조합들 등과 같은, 습식 에칭 용액(401)을 제 1 p 금속 일함수층(205)의 재료와 접촉시키는 임의의 적절한 프로세스가 이용될 수 있다.
추가적으로, 습식 에칭 용액(401)을 이용하는 습식 에칭 프로세스는 약 45 ˚C와 같이, 약 25 ˚C 내지 약 70 ˚C 사이의 온도에서 수행될 수 있다. 또한, 습식 에칭 프로세스는, 제 1 p 금속 일함수층(205)의 재료가 제거되고 제 1 유전체층(203)이 노출될 때까지 지속될 수 있다(약 120 초와 같이, 약 30 초 내지 약 360 초 사이). 그러나, 임의의 적절한 온도 및 시간이 이용될 수 있다.
일부 실시예들에서 제 1 p 금속 일함수층(205)이 제거되는 것을 보장하도록 오버에칭을 제공하기 위해 프로세스 시간이 연장될 수 있다. 이 실시예들에서 약 100 % 내지 약 300 % 사이의 오버에칭 비율(overetching ratio)이 있을 수 있다. p 금속 에칭 레이트가 20 Å/분이고, 제 1 p 금속 일함수층(205)이 20 Å인 그러한 실시예들에서, 100 %의 오버에칭을 포함한 프로세스 시간은 약 2 분일 것이다.
그러나, 습식 에칭 프로세스 동안, 제 1 유전체 재료(203)가 노출되게 됨에 따라, 이제 노출된 표면과 습식 에칭 용액(401) 내의 억제제가 반응할 것이다. 또한, 억제제가 반응하여 제 1 유전체 재료(203)의 표면 상에 개별 분자들을 배치함에 따라, 제 1 유전체 재료(203)의 노출된 표면들 위에 보호층(403)이 형성될 것이다. 보호층(403)은 하나의 단층 두께일 것이고, 일부 실시예들에서 제 1 유전체 재료(203)의 표면을 친수성인 것으로부터 소수성인 것으로 전환시킬 것이다.
일부 실시예들에서 보호층(403)은 습식 에칭 용액(401)으로부터의 억제제의 일부분을 포함할 것이다. 예를 들어, 억제제가 인산인 실시예에서, 보호층(403)은 인과 같은 인산의 일부분을 포함할 것인 한편, 억제제가 카르복시산인 실시예에서, 보호층(403)은 탄소와 같은 카르복시산의 일부분을 포함할 것이다. 유사하게, 억제제가 아미노산인 실시예에서, 보호층(403)은 질소와 같은 아미노산의 일부분을 포함할 것인 한편, 억제제가 히드록실기를 포함하는 실시예에서, 보호층(403)은 산소와 같은 히드록실기의 일부분을 포함할 것이다.
보호층(403)을 형성함으로써, 습식 에칭 용액(401) 내의 억제제는 제 1 p 금속 일함수층(205)과 제 1 유전체 재료(203) 사이의 선택비(selectivity)를 증가시키도록 작용할 것이다. 일부 실시예들에서 제 1 p 금속 일함수층(205)과 제 1 유전체 재료(203) 사이의 선택비는 약 1:20과 같이 약 1:1 내지 약 1:100 사이일 수 있다. 그러한 선택비에서의 증가는, 문턱 전압, 금속 게이트 누설(metal gate leakage), 또는 디바이스들의 전체 신뢰성에서의 바람직하지 않은 전환들을 유발할 수 있는 제 1 유전체 재료(203)에 대한 손상을 감소시킨다.
제 1 유전체층(203)이 보호되면서 제 1 p 금속 일함수층(205)이 에칭되면, 습식 에칭 용액(401)이 제 1 유전체 재료(203)로부터 제거될 수 있고 보호층(403)이 제거될 수 있다. 실시예에서 보호층(403)은 물 또는 용매 린스(solvent rinse)와 같은 린스 용액; 탈이온수(deionized water) 또는 IPA 클리닝 용액과 같은 클리닝 용액; 또는 심지어 아르곤 플라즈마 처리와 같은 플라즈마 처리를 사용하여 제거될 수 있다. 그러나, 보호층(403)을 제거하는 임의의 적절한 방법이 이용될 수 있다.
도 5a 및 도 5b는, 제 1 p 금속 일함수층(205)이 제거되면, BARC층(217)이 제거될 수 있고 제 1 영역(207), 제 2 영역(209), 제 3 영역(211), 및 제 4 영역(213) 위에 제 1 n 금속 일함수층(501), 접착제층(glue layer)(503), 및 충전 재료(505)가 퇴적될 수 있는 것을 예시한다. 실시예에서 BARC층(217)은 애싱과 같은 프로세스를 사용하여 제거될 수 있고, 애싱 프로세스에 의해 BARC층(217)의 온도는, BARC층(217)이 열 분해(thermal decomposition)를 경험하고 이어서 제거될 수 있을 때까지 증가된다. 그러나, BARC층(217)을 제거하기 위해 임의의 적절한 방법이 이용될 수 있다.
BARC층(217)이 제거되면, 제 1 n 금속 일함수층(501)이 형성될 수 있다. 실시예에서 제 1 n 금속 일함수층(501)은 Ti, Ag, Al, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n형 일함수 재료들, 또는 이들의 조합들과 같은 재료일 수 있다. 예를 들어, 제 1 n 금속 일함수층(501)은 약 30 Å과 같이, 약 20 Å 내지 약 50 Å 사이의 제 6 두께로, 원자 층 증착(ALD) 프로세스, CVD 프로세스 등을 이용하여 퇴적될 수 있다. 그러나, 제 1 n 금속 일함수층(501)을 형성하기 위해 임의의 적절한 재료들 및 프로세스들이 이용될 수 있다.
제 1 n 금속 일함수층(501)이 형성되면, 그 위에 있는 충전 재료(505)를 그 아래에 있는 제 1 n 금속 일함수층(501)과 부착하는 것을 도울 뿐만 아니라 충전 재료(505)의 형성을 위한 핵생성층(nucleation layer)을 제공하도록 접착제층(503)이 형성될 수 있다. 실시예에서 접착제층(503)은 티타늄 질화물과 같은 재료일 수 있거나 또는 제 1 n 금속 일함수층(501)과 유사한 재료일 수 있고 약 50 Å과 같이, 약 10 Å 내지 약 100 Å 사이의 제 7 두께로 ADL와 같은 유사한 프로세스를 사용하여 형성될 수 있다. 그러나, 임의의 적절한 재료들 및 프로세스들이 이용될 수 있다.
접착제층(503)이 형성되면, 접착제층(503)을 사용하여 개구부(opening)의 나머지를 채우도록 충전 재료(505)가 퇴적된다. 실시예에서 충전 재료(505)는 텅스텐, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등과 같은 재료일 수 있고, 도금9plating), 화학적 기상 증착, 원자 층 증착, 물리적 기상 증착(physical vapor deposition), 이들의 조합들 등과 같은 퇴적 프로세스를 사용하여 형성될 수 있다. 추가적으로, 충전 재료(505)는 약 1500 Å과 같이, 약 1000 Å 내지 약 2000 Å 사이의 두께로 퇴적될 수 있다. 그러나, 임의의 적절한 재료가 이용될 수 있다.
도 6a 및 도 6b는, 충전 재료(505)가 개구부들 충전하고 과충전하도록 퇴적된 후, 제 1 영역(207), 제 2 영역(209), 제 3 영역(211), 및 제 4 영역(213)의 개구부들 각각 내의 재료들이 평탄화될 수 있는 것을 예시한다. 실시예에서 재료들은 예를 들어, 화학적 기계적 폴리싱 프로세스를 사용하여 제 1 스페이서들(113)과 함께 평탄화될 수 있지만, 그라인딩 또는 에칭과 같은 임의의 적절한 프로세스가 이용될 수 있다.
재료들이 형성되고 평탄화된 후, 재료들이 리세싱되고 캡핑층(601)으로 캡핑될 수 있다. 실시예에서 재료들은 예를 들어, 재료들에 대해 선택적인 에천트들을 이용하는 습식 또는 건식 프로세스를 사용하여 리세싱될 수 있다. 실시예에서 재료들은 약 120 nm와 같이, 약 5 nm 내지 약 150 nm 사이의 거리로 리세싱될 수 있다. 그러나, 임의의 적절한 프로세스 및 거리가 이용될 수 있다.
재료들이 리세싱되면, 캡핑층(601)이 퇴적될 수 있고 제 1 스페이서들(113)과 함께 평탄화될 수 있다. 실시예에서, 캡핑층(601)은 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여 퇴적되는 SiN, SiON, SiCON, SiC, SiOC, 이들의 조합들 등과 같은 재료이다. 캡핑층(601)은 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적되고, 이어서 캡핑층(601)이 제 1 스페이서들(113)과 동일 평면을 이루도록 화학적 기계적 폴리싱과 같은 평탄화 프로세스를 사용하여 평탄화될 수 있다.
하이 k 유전체 재료(203)와 제 1 p 금속 일함수층(205) 사이의 선택비를 증가시키기 위해 습식 에칭 용액(401) 내의 억제제를 이용함으로써, 하이 k 유전체 재료(203)가 에칭 프로세스 동안 보호될 수 있다. 일부 실시예들에서 습식 에칭 프로세스에 의해 행해지는 손상이 60 %보다 크게 향상될 수 있다. 그러한 향상들은 더 거친(robust) 프로세스에 이르게 하는 것을 돕고, 또한 제조 프로세스들이 점점 더 작아짐에 따른(가령 5 나노미터 프로세스 노드 이하에 도달하는 것) 임의의 바람직하지 않은 문턱값 전압 전환들, 금속 게이트 누설, 및 신뢰성 문제들을 방지하는 것을 돕는다.
실시예에서 반도체 디바이스를 제조하는 방법은, 유전체층 위에 p 금속 일함수층을 형성하는 단계; 및 p 금속 일함수층의 일부분을 제거하기 위해 p 금속 일함수층에 습식 에칭 용액을 도포하는 단계를 포함하고, 습식 에칭 용액은, 금속 에천트; 하이 k 유전체층에 대한 억제제; 및 용매를 포함한다. 실시예에서 하이 k 유전체층은 하프늄 산화물이다. 실시예에서 억제제는 인산이다. 실시예에서 억제제는 카르복시산이다. 실시예에서 억제제는 아미노산이다. 실시예에서 억제제는 히드록실기를 포함한다. 실시예에서 방법은, 유전체층이 노출된 후 유전체층의 노출된 표면 상에 보호층을 형성하는 단계를 더 포함한다.
다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 하이 k 유전체층 상에 제 1 p 일함수층을 퇴적하는 단계; 하이 k 유전체층의 제 1 부분을 노출시키기 위해 습식 에칭 용액으로 제 1 p 일함수층을 에칭하는 단계 - 하이 k 유전체층은 습식 에칭 용액과 반응하여 하이 k 유전체층 상에 보호층을 형성함 - 를 포함한다. 실시예에서 보호층은 인, 질소, 또는 탄소를 포함한다. 실시예에서 습식 에칭 용액은, 용매; 제 1 금속 에천트; 산화제; 및 억제제를 포함한다. 실시예에서 억제제는 인산, 카르복시산, 또는 아미노산 중 하나 이상을 포함한다. 실시예에서 보호층은 소수성 표면을 형성한다. 실시예에서 하이 k 유전체층은 하프늄 산화물을 포함하고 제 1 p 일함수층은 티타늄 질화물을 포함한다. 실시예에서 티타늄 질화물과 하이 k 유전체층 사이의 습식 에칭 용액의 선택비는 적어도 100:1이다.
또 다른 실시예에서, 에칭 용액은, 용매; 제 1 금속 에천트; 산화제; 및 인산, 카르복시산, 또는 아미노산 중 하나 이상을 포함하는 억제제를 포함한다. 실시예에서 억제제는 디-(2-에틸헥실)인산을 포함한다. 실시예에서 억제제는 카르복시산을 포함한다. 실시예에서 억제제는 글리신을 포함한다. 실시예에서 억제제는 약 5 %보다 적은 농도를 갖는다. 실시예에서 에칭 용액은 적어도 100:1의 티타늄 질화물과 하프늄 산화물 사이의 선택비를 갖는다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
유전체층 위에 p 금속 일함수층(p-metal work function layer)을 형성하는 단계; 및
상기 p 금속 일함수층의 일부분을 제거하기 위해 상기 p 금속 일함수층에 습식 에칭 용액(wet etching solution)을 도포하는(applying) 단계를 포함하고, 상기 습식 에칭 용액은,
금속 에천트(metal etchant);
상기 유전체층에 대한 억제제(inhibitor); 및
용매(solvent)를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 유전체층은 하프늄 산화물(hafnium oxide)인 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 억제제는 인산(phosphoric acid)인 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 억제제는 카르복시산(carboxylic acid)인 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 억제제는 아미노산(amino acid)인 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 억제제는 히드록실기(hydroxyl group)를 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 유전체층이 노출된 후 상기 유전체층의 노출된 표면 상에 보호층을 형성하는 단계를 더 포함하는, 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
하이 k 유전체층(high-k dielectric layer) 상에 제 1 p 일함수층을 퇴적하는 단계;
상기 하이 k 유전체층의 제 1 부분을 노출시키기 위해 습식 에칭 용액으로 상기 제 1 p 일함수층을 에칭하는 단계 - 상기 하이 k 유전체층은 상기 습식 에칭 용액과 반응하여 상기 하이 k 유전체층 상에 보호층을 형성함 - 를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서, 상기 보호층은 인, 질소, 또는 탄소를 포함하는 것인, 방법.
실시예 10. 실시예 8에 있어서, 상기 습식 에칭 용액은,
용매;
제 1 금속 에천트;
산화제(oxidizer); 및
억제제를 포함하는 것인, 방법.
실시예 11. 실시예 8에 있어서, 상기 억제제는 인산, 카르복시산, 또는 아미노산 중 하나 이상을 포함하는 것인, 방법.
실시예 12. 실시예 8에 있어서, 상기 보호층은 소수성 표면(hydrophobic surface)을 형성하는 것인, 방법.
실시예 13. 실시예 8에 있어서, 상기 하이 k 유전체층은 하프늄 산화물을 포함하고 상기 제 1 p 일함수층은 티타늄 질화물을 포함하는 것인, 방법.
실시예 14. 실시예 13에 있어서, 상기 티타늄 질화물과 상기 하이 k 유전체층 사이의 상기 습식 에칭 용액의 선택비(selectivity)는 적어도 100:1인 것인, 방법.
실시예 15. 에칭 용액에 있어서,
용매;
제 1 금속 에천트;
산화제; 및
인산, 카르복시산, 또는 아미노산 중 하나 이상을 포함하는 억제제를 포함하는, 에칭 용액.
실시예 16. 실시예 15에 있어서, 상기 억제제는 디-(2-에틸헥실)인산[di-(2-ethylhexyl)phosphoric acid]을 포함하는 것인, 에칭 용액.
실시예 17. 실시예 15에 있어서, 상기 억제제는 카르복시산을 포함하는 것인, 에칭 용액.
실시예 18. 실시예 15에 있어서, 상기 억제제는 글리신(glycine)을 포함하는 것인, 에칭 용액.
실시예 19. 실시예 15에 있어서, 상기 억제제는 약 5 %-volume보다 적은 농도를 갖는 것인, 에칭 용액.
실시예 20. 실시예 15에 있어서, 상기 에칭 용액은 적어도 100:1의 티타늄 질화물과 하프늄 산화물 사이의 선택비를 갖는 것인, 에칭 용액.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    유전체층 위에 p 금속 일함수층(p-metal work function layer)을 형성하는 단계; 및
    상기 p 금속 일함수층의 일부분을 제거하기 위해 상기 p 금속 일함수층에 습식 에칭 용액(wet etching solution)을 도포하는(applying) 단계를 포함하고, 상기 습식 에칭 용액은,
    금속 에천트(metal etchant);
    상기 유전체층에 대한 억제제(inhibitor); 및
    용매(solvent)를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  2. 상기 유전체층은 하프늄 산화물(hafnium oxide), 인산(phosphoric acid), 카르복시산(carboxylic acid) 및 아미노산(amino acid) 중 적어도 하나인 것인, 방법.
  3. 제 1 항에 있어서, 상기 억제제는 히드록실기(hydroxyl group)를 포함하는 것인, 방법.
  4. 제 1 항에 있어서, 상기 유전체층이 노출된 후 상기 유전체층의 노출된 표면 상에 보호층을 형성하는 단계를 더 포함하는, 방법.
  5. 반도체 디바이스를 제조하는 방법에 있어서,
    하이 k 유전체층(high-k dielectric layer) 상에 제 1 p 일함수층을 퇴적하는 단계;
    상기 하이 k 유전체층의 제 1 부분을 노출시키기 위해 습식 에칭 용액으로 상기 제 1 p 일함수층을 에칭하는 단계 - 상기 하이 k 유전체층은 상기 습식 에칭 용액과 반응하여 상기 하이 k 유전체층 상에 보호층을 형성함 - 를 포함하는, 반도체 디바이스를 제조하는 방법.
  6. 제 5 항에 있어서, 상기 보호층은 인, 질소, 또는 탄소를 포함하는 것인, 방법.
  7. 제 5 항에 있어서, 상기 보호층은 소수성 표면(hydrophobic surface)을 형성하는 것인, 방법.
  8. 제 5 항에 있어서, 상기 하이 k 유전체층은 하프늄 산화물을 포함하고 상기 제 1 p 일함수층은 티타늄 질화물을 포함하는 것인, 방법.
  9. 제 8 항에 있어서, 상기 티타늄 질화물과 상기 하이 k 유전체층 사이의 상기 습식 에칭 용액의 선택비(selectivity)는 적어도 100:1인 것인, 방법.
  10. 에칭 용액에 있어서,
    용매;
    제 1 금속 에천트;
    산화제; 및
    인산, 카르복시산, 또는 아미노산 중 하나 이상을 포함하는 억제제를 포함하는, 에칭 용액.
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