TW201830501A - 半導體元件及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種半導體元件的製造方法。於閘極後製(gate-last)製程形成第一成核層於開口之中。處理第一成核層，為移除不期望的氧，將第一成核層露出於與氧反應的前驅物以形成氣體。接著，形成第二成核層，並填充體(bulk)導電材料於開口的剩餘部分中。

Description

半導體元件及其製造方法
本發明實施例係關於半導體積體電路，特別關於閘極結構及其製造方法。
半導體元件已應用於各種電子產品中，例如個人電腦、手機、數位相機、及其他的電子設備。傳統上製造半導體元件係在半導體基板上依序沉積絕緣或介電層、導電層、半導體(bulk)材料層，並使用微影技術圖案化各材料層以形成電路元件及其零件。
半導體工業持續縮小最小特徵尺寸，以持續改善各電子元件(如電晶體、二極體、電阻、電容等)的整合密度，如此可允許在一定面積中整合更多元件。然而，當最小特徵尺寸縮減時，應解決額外產生的問題。
根據一實施例，一種半導體元件的製造方法包括形成虛置閘極堆疊於半導體基板之上，移除虛置閘極堆疊以形成第一開口，沉積閘極介電質於第一開口之中，沉積第一成核(nucleation)層於第一開口之中且於閘極介電質之上，處理第一成核層以移除氧，以及沉積導電材料以填充第一開口之剩餘部 分。
根據其他的實施例，一種半導體元件的製造方法包括：移除虛置閘極電極材料以於基板上的介電材料中形成開口，沉積第一含金屬材料於開口中，沉積第二含金屬材料於開口中，第二含金屬材料與第一含金屬材料不同，沉積第一阻擋(blocking)材料於第二含金屬材料之上，沉積第一成核層於第一阻擋材料之上，將氧由第一成核層之表面移除，以致氧濃度減少至低於原子百分比0.1%，沉積第二成核層於第一成核層之上；以及以導電材料填充開口之剩餘部分。
根據另外其他的實施例，一種半導體元件包括：第一介電材料，於基板之上，其中第一介電材料外表面的相對側壁具大於6的深寬比(aspect ratio)；第一導電材料，與第一介電材料相鄰，第一導電材料包括第一金屬；第二導電材料，與第一導電材料相鄰，第二導電材料與第一導電材料不同；阻擋材料，與第二導電材料相鄰；第一成核層，與阻擋材料相鄰；以及第二成核層，與第一成核層相鄰，其中第一成核層在鄰近介於第一成核層與第二成核層之邊界的氧濃度大於零但少於原子百分比0.1%。
100‧‧‧半導體元件
101‧‧‧基板
103‧‧‧第一溝槽
105‧‧‧第一隔離區域
107‧‧‧鰭
109‧‧‧虛置閘極介電質
111‧‧‧虛置閘極電極
113‧‧‧第一間隔物
115‧‧‧堆疊
201‧‧‧源極/汲極區域
203‧‧‧層間介電層
211‧‧‧第一介電材料
213‧‧‧第一含金屬材料
215‧‧‧第二含金屬材料
217‧‧‧阻擋材料
219‧‧‧第一成核層
301‧‧‧開口
401‧‧‧預浸
501‧‧‧第二成核層
503‧‧‧第三含金屬材料
505‧‧‧接縫
601‧‧‧閘極堆疊
603‧‧‧覆蓋層
T1‧‧‧第一厚度
D1‧‧‧第一距離
H1‧‧‧第一高度
H2‧‧‧第二高度
W1‧‧‧第一寬度
A-A’、B-B’‧‧‧線
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖係根據一些實施例繪示出形成鰭狀場效電晶體裝置 的製程步驟。
第2圖係根據一些實施例繪示出形成源極/汲極區域。
第3A-3B圖係根據一些實施例繪示出形成第一成核層。
第4A-4B圖係根據一些實施例繪示出處理(treatment)第一成核層。
第5A-5B圖係根據一些實施例繪示出形成第二成核層及體(bulk)材料。
第6A-6B圖係根據一些實施例繪示出平坦化及覆蓋(capping)製程。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相 關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
現在參考第1圖，其繪示半導體元件100如鰭狀場效電晶體元件的透視圖。在一實施例中，半導體元件100可為10nm製程節點(node)的半導體元件，並包括在其中形成第一溝槽103的基板101。基板101可為矽基板，然而亦可使用其他的基板如半導體覆絕緣體(semiconductor-on-insulator，SOI)、應變矽(strained SOI)、及矽鍺覆絕緣體(silicon germanium on insulator)。基板101可為p型半導體，然而在其他實施例中，其可為n型半導體。
第一溝槽103可於最終形成第一隔離區域105的初始步驟形成。第一溝槽103可使用罩幕層(未分別繪示於第1圖)，隨合適的蝕刻製程形成。舉例來說，罩幕層可為硬罩幕包括氮化矽，以例如化學氣相沉積(chemical vapor deposition，CVD)製程形成。然而亦可使用其他的材料如氧化物、氮氧化物、碳化矽(silicon carbide)、上述之組合、或相似物，並可使用其他的製程如電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、甚至在形成矽氧化物後氮化。一旦形成，可經由合適的微影製程圖案化罩幕層，露出將被移除的部分基板101，以形成第一溝槽103。
然而，本發明所屬技術領域中具有通常知識者了 解，如前所述形成罩幕層的製程及材料並非唯一保護部分基板101，同時暴露基板101其他部分，以形成第一溝槽103的方法。任何合適的製程如圖案化並顯影光阻，可用以露出將被移除的部分基板101，以形成第一溝槽103。本發明實施例的範圍完全包括所有這些方法。
一旦形成並圖案化罩幕層，於基板101中形成第一溝槽103。露出的基板101可經由合適的製程如反應離子蝕刻(reactive ion etching，RIE)移除，以於基板101中形成第一溝槽103，然而亦可使用任何合適的製程。在一實施例中，可形成第一溝槽103至距基板101表面的第一深度少於約5,000Å，例如約2,500Å或43.17nm。
然而，本發明所屬技術領域中具有通常知識者了解，如前所述形成第一溝槽103的製程僅為一可能的製程，並非唯一的實施例。反之，可藉由任何合適的製程形成第一溝槽103，亦可使用任何合適的製程，包括可使用任意數目的罩幕及移除步驟。
罩幕及蝕刻製程除了形成第一溝槽103，並額外在基板101餘留未被移除的部分形成鰭107。為方便起見，圖中繪示的鰭107以虛線與基板101分離，然而實體上的分離可存在，亦可不存在。如下所述，鰭107可用以形成多閘極鰭狀場效電晶體的通道區域。第1圖只繪示出在基板101上形成三個鰭107，然而可使用任何數目的鰭107。
在基板101表面上，可形成鰭107，其寬度介於約5nm至約80nm，例如約30nm。此外，鰭107可彼此間隔距離 約10nm至約100nm，例如約50nm。如此將鰭107相隔，每一鰭107可形成分離的通道區域，但仍然相離夠近，以共享共同閘極(於下詳述)。
一旦形成第一溝槽103及鰭107，可將介電材料填充於第一溝槽103中，可將第一溝槽103中的介電材料凹蝕以形成第一隔離區域105。介電材料可為氧化物材料、高密度電漿(high-density plasma，HDP)氧化物、或相似物。介電材料可於選擇性的(optional)清洗及襯墊(lining)第一溝槽103之後，使用任一化學氣相沉積(chemical vapor deposition，CVD)方法(如HARP製程)、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDPCVD)方法、或其他本領域已知的合適形成方法形成。
可以過度填入(overfilling)介電材料於第一溝槽103及基板101來填充第一溝槽103，接著以合適的製程如化學機械研磨(chemical mechanical polishing，CMP)、蝕刻、上述之組合、或相似的製程以移除第一溝槽103及鰭107外多餘的材料。在一實施例中，移除製程亦移除鰭107上方任何的介電材料，因此移除介電材料將露出鰭107的表面以便更進一步的處理步驟。
一旦於第一溝槽103中填充介電材料，可從鰭107的表面凹蝕介電材料，進行凹蝕至露出鰭107至少一部分的鄰近鰭107上表面側壁。凹蝕介電材料可使用濕蝕刻，將鰭107的上表面浸漬於蝕刻劑如HF中，然而亦可使用其他的蝕刻劑，例如H2，及其他的方法，例如反應離子蝕刻、蝕刻劑如 NH3/NF3的乾蝕刻、化學氧化物移除、或乾化學清除。介電材料可凹蝕至距離鰭107的表面介於約50Å至約500Å，例如約400Å。此外，凹蝕亦可移除任何鰭107上餘留的介電材料以確保鰭107在後續製程中露出。
然而，如本發明所屬技術領域中具有通常知識者了解，前述步驟僅為整體用以填充及凹蝕介電材料製程的一部分。舉例來說，亦可使用襯墊步驟、清洗步驟、退火步驟、填充間隙步驟、上述之組合、或相似的步驟形成並填充介電材料第一溝槽103。本發明實施例的範圍完全包括所有這些可能的製程步驟。
第一隔離區域105形成之後，可在每一鰭107之上形成虛置閘極介電質109、虛置閘極介電質109之上的虛置閘極電極111、及第一間隔物113。在一實施例中，可使用熱氧化、化學氣相沉積、濺鍍、或任何其他本領域習知用以形成閘極介電質的方法形成虛置閘極介電質109。取決於閘極介電質的形成技術，鰭107上虛置閘極介電質109的厚度可與於鰭107側壁上閘極介電質的厚度不同。
虛置閘極介電質109可包括材料如二氧化矽(silicon dioxide)或氮氧化矽(silicon oxynitride)，其厚度為約3埃至約100埃，例如約10埃。虛置閘極介電質109可由高介電常數(permittivity)(high-k)材料形成(如具相對介電常數大於約5)，例如氧化鑭(lanthanum oxide，La2O3)、氧化鋁(aluminum oxide，Al2O3)、氧化鉿(hafnium oxide，HfO2)、氮氧化鉿(hafnium oxynitride，HfON)、或氧化鋯(zirconium oxide，ZrO2)、或上 述之組合，其等效的氧化物厚度為約0.5埃至約100埃，例如約10埃或更薄。此外，虛置閘極介電質109亦可使用任何二氧化矽(silicon dioxide)、氮氧化矽(silicon oxynitride)、及/或高介電常數(high-k)材料的組合。
虛置閘極電極111可包括導電材料及可選自包括多晶矽(polysilicon)、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、上述之組合、或相似的材料。虛置閘極電極111可使用化學氣相沉積(CVD)、濺鍍沉積、或其他本領域習知用以沉積導電材料的技術沉積。虛置閘極電極111的厚度可為約5Å至約200Å。虛置閘極電極111的上表面可為非平面之上表面，並可於圖案化虛置閘極電極111或閘極蝕刻之前平坦化。在此階段，可能或可能不於虛置閘極電極111導入離子。離子可藉由如離子佈植技術導入。
一旦形成之後，可圖案化虛置閘極介電質109及虛置閘極電極111以形成鰭107之上的一系列堆疊115。堆疊115定義位於虛置閘極介電質109之下鰭107每一側的多通道區域。堆疊115可使用如本領域習知的沉積及微影技術，藉由沉積並圖案化閘極罩幕(未分別繪示於第1圖)於虛置閘極電極111上形成。閘極罩幕可合併共同使用的罩幕及犧牲(sacrificial)材料，例如(但不限於)氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)、SiCON、SiC、SiOC、及/或氮化矽，可沉積至厚度介於約5Å至約200Å。虛置閘極電極111及虛置閘極介電質109可使用形成圖案化堆疊115的乾蝕刻製程蝕 刻。
一旦圖案化堆疊115，可形成第一間隔物113。第一間隔物113可形成於堆疊115的相對側上。通常，於先前形成的結構上覆蓋(blanket)沉積間隔物層(未分別繪示於第1圖)以形成第一間隔物113。間隔物層可包括SiN、氮氧化物(oxynitride)、SiC、SiON、SiOCN、SiOC、氧化物(oxide)、及類似的材料，形成此層的方法可使用例如化學氣相沉積(chemical vapor deposition,CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、濺鍍、及其他本領域習知的方法。間隔物層可包括與第一隔離區域105中介電材料具不同的蝕刻特性之不同的材料或相同的材料。接著，可圖案化第一間隔物113，例如經一次或多次蝕刻將間隔物層從結構的水平表面移除，以形成第一間隔物113。
在一實施例中，可形成第一間隔物113以有介於約5Å至約500Å的第一厚度T1。此外，一旦形成第一間隔物113，鄰近某堆疊115之第一間隔物113與鄰近其他的堆疊115的第一間隔物113可相距第一距離D1，其介於約5nm至約200nm，例如約20nm。然而，可使用任何合適的厚度及距離。
如第2圖所示，於未被堆疊115及第一間隔物113保護的區域中移除鰭107，並再生長源極/汲極區域201。於未被堆疊115及第一間隔物113保護的區域中移除鰭107可使用堆疊115及第一間隔物113作為硬罩幕，進行反應離子蝕刻(reactive ion etch，RIE)，或任何其他合適的移除製程。移除可持續至鰭107等高於(如繪示)或低於第一隔離區域105的表 面。
一旦移除這些部分的鰭107，放置硬罩幕(未分別繪示)並圖案化覆蓋虛置閘極電極111避免其生長，而源極/汲極區域201可與每一鰭107接觸再生(regrowth)。在一實施例中，源極/汲極區域201可再生，並且在一些實施例中，源極/汲極區域201可再生形成應力源(stressor)，施予堆疊115下方鰭107的通道區域應力。在一實施例中，其中鰭107包括矽，鰭狀場效電晶體為p型元件，源極/汲極區域201可經由選擇性磊晶(selective epitaxial)製程再生材料如矽、或其他材料如矽鍺(silicon germanium)，其具與通道區域不同的晶格常數。磊晶生長製程可使用前驅物例如矽烷(silane)、二氯矽烷(dichlorosilane)、鍺烷(germane)、及相似物，可持續約5分鐘至約120分鐘，如約30分鐘。
在一實施例中，可形成源極/汲極區域201至厚度約5Å至約1000Å，第一隔離區域105上的第一高度H1介於約10Å至約500Å，例如約200Å。然而，可使用任何合適的高度。
一旦形成源極/汲極區域201，佈植摻質(dopant)於源極/汲極區域201中，可經由佈植合適的摻質以補充鰭107中的摻質。舉例來說，可佈植p型摻質例如硼(boron)、鎵(gallium)、銦(indium)、或類似摻質以形成PMOS元件。另外，可佈植n型摻質例如磷(phosphorous)、砷(arsenic)、銻(antimony)、或類似摻質以形成NMOS元件。佈植這些摻質可使用堆疊115及第一間隔物113為罩幕。值得注意的是，本領域通常知識者了解可使用任何其他的製程、步驟、或相似過程 以佈植摻質。舉例來說，本領域通常知識者了解可進行複數次佈植，使用各種間隔物和襯層的組合以形成具特定形狀或適用特別目的特性之源極/汲極區域。可使用任何製程以佈植摻質，以上描述並非使本發明實施例以上述的步驟為限。
此外，在此階段，將形成源極/汲極區域201時覆蓋於虛置閘極電極111上的硬罩幕移除。在一實施例中，硬罩幕可使用例如對於硬罩幕材料具選擇性的濕或乾蝕刻製程移除。然而，可使用任何合適的移除製程。
第2圖亦繪示出形成層間介電(inter-layer dielectric，ILD)層203(第2圖中以虛線繪示，以更清楚顯示下方結構)於堆疊115及源極/汲極區域201之上。層間介電層203可包括材料例如硼磷矽玻璃(boron phosphorous silicate glass，BPSG)，然而可使用任何合適的介電質。層間介電(inter-layer dielectric，ILD)層203可使用製程如電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)形成，或者可使用其他的製程例如低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)。形成層間介電(inter-layer dielectric，ILD)層203至厚度介於約100Å至約3,000Å。一旦形成之後，可使用平坦化製程如化學機械研磨(chemical mechanical polishing，CMP)製程平坦化層間介電(inter-layer dielectric，ILD)層203與第一間隔物113，然而，可使用任何合適的製程。
如第3A-3B圖所示，形成層間介電(inter-layer dielectric，ILD)層203之後，可移除並置換虛置閘極電極111 及虛置閘極介電質109的材料以形成閘極堆疊601(未繪示於第3A-3B圖，但繪示於以下的第6A-6B圖)，第3A圖繪示出第2圖中沿線A-A’的剖面圖，第3B圖繪示出第2圖中沿線B-B’的剖面圖(後續圖式根據圖號繪示相似視圖)。在一實施例中，可使用例如對虛置閘極電極111及虛置閘極介電質109材料具選擇性的蝕刻劑之一種或多種濕或乾蝕刻製程，以移除虛置閘極電極111及虛置閘極介電質109。然而，可使用任何合適的移除製程。
經移除虛置閘極電極111及虛置閘極介電質109形成之開口301具高深寬比(aspect ratio)。舉例來說，在一些實施例中，開口301之閘極高度與臨界尺寸(critical dimension)的深寬比可大於約6。然而，可使用任何合適的深寬比。
一旦移除虛置閘極電極111及虛置閘極介電質109，可填充留下的開口以形成閘極堆疊601。在特定實施例中，形成閘極堆疊601可由形成第一介電材料211、第一含金屬材料213、第二含金屬材料215、阻擋材料217、及第一成核層219開始。在一實施例中，第一介電材料211為高介電常數(high-k)材料例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、上述之組合、或類似的材料，以製程如原子層沉積、化學氣相沉積、或相似製程沉積。可沉積第一介電材料211至厚度介於約5Å至約200Å，然而可使用任何合適的材料及厚度。
可於鄰近第一介電材料211處形成第一含金屬材料213，並可由金屬材料例如氮化鈦(titanium nitride)摻雜矽 (TSN)形成，然而亦可使用其他的合適的材料如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他的金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)、上述之組合、或相似物形成。在一實施例中，第一含金屬材料213為TSN。第一含金屬材料213可使用沉積製程例如原子層沉積來沉積，然而亦可使用其他的合適的製程如化學氣相沉積、濺鍍、或類似製程沉積。可沉積第一含金屬材料213至厚度介於約5Å至約200Å，然而可使用任何合適的厚度。
一旦形成第一含金屬材料213，可回蝕(etch back)第一含金屬材料213。在一實施例中，第一含金屬材料213可以如非等向性蝕刻製程，例如反應離子蝕刻來蝕刻，凹蝕第一含金屬材料213至低於第一間隔物113的水平面。舉例來說，可進行蝕刻製程至第一含金屬材料213具第二高度H2介於約40nm至約80nm為止，例如約60nm。然而，可使用任何合適的高度。
一旦形成(及選擇性的回蝕)第一含金屬材料213，可於鄰近第一含金屬材料213處形成第二含金屬材料215。在一實施例中，第二含金屬材料215可由功函數金屬例如TiAl、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他的金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯(zirconium silicate)、鋁酸鋯 (zirconium aluminate)、上述之組合、或相似物形成。此外，可使用沉積製程例如原子層沉積、化學氣相沉積、濺鍍、或類似製程沉積第二含金屬材料215，至厚度介於約5Å至約200Å，然而可使用任何合適的沉積製程或厚度。
在其他的實施例中，第二含金屬材料215並非單一材料的單一層，而是可為第二含金屬材料215中第一材料(如TiAl)及第二含金屬材料215中第二材料(如氮化鈦(titanium nitride))的複合層。在一實施例中，第二含金屬材料215中第一材料為TiAl，第二含金屬材料215中第二材料為氮化鈦(titanium nitride)。可沉積TiAl層至厚度介於約20Å至約30Å，例如約25Å，可沉積氮化鈦(titanium nitride)層至厚度介於約5Å至約15Å，例如約10Å。然而，可使用任何合適的材料及厚度。
可使用阻擋材料217以阻擋材料從第三含金屬材料503移動至其他的區域。在一實施例中，阻擋材料217可為材料如氮化鈦(titanium nitride)，然而可使用任何其他的合適的材料，例如TaN或WN。阻擋材料217可使用製程例如原子層沉積、化學氣相沉積、濺鍍、或相似製程沉積，至厚度介於約5Å至約25Å，例如15Å，然而可使用任何合適的沉積製程或厚度。
在阻擋材料沉積之後，形成第一成核(nucleation)層219以允許第三含金屬材料503第一次成核。此外，在一實施例中，第一成核層219為無氟材料，有助避免氟移動至結構的其他部分。在一特定實施例中，第三含金屬材料503為鎢， 第一成核層219可為材料例如無氟鎢(fluorine free tungsten，FFW)，沉積至厚度介於約10Å至約50Å，例如約30Å。
在一實施例中，第一成核層219為無氟鎢，可使用化學氣相沉積製程形成第一成核層219，因此在合適的條件下導入包括鎢的前驅物如W(CO)6，導致W(CO)6分解為鎢層及二氧化碳。舉例來說，可於溫度介於約200℃至約450℃，壓力小於約2Torr下進行沉積，然而可使用任何合適的製程條件。
然而，雖然第一成核層219在非大氣(non-atmospheric)條件下形成，形成第一成核層219之後，由沉積室(chamber)中移除並暴露於外部大氣(atmosphere)中。這樣破壞真空時，空氣中的氧可進入第一成核層219的外層並形成氧化物例如氧化鎢(WOx)。如此將氧導入第一成核層219可影響後續沉積(如第三含金屬材料503的沉積)，從而使後續沉積無法完全填充開口，導致不期望的空隙(例如：材料中無固體(bulk)材料，可能為真空或如環境空氣之氣體材料填充的間隙)形成於閘極堆疊601之中。
第4A-4B圖繪示出，在一實施例中，為避免空隙發生，形成第一成核層219之後，進行預浸(pre-soak)步驟(如第4A-4B圖所示，以箭頭401標註)以移除第一成核層219之露出部分的氧。在一實施例中，進行預浸，將第一成核層219暴露於可與第一成核層219中氧(如固態WOx)反應的預浸前驅物(precursor)，將其轉換為氣態並移除。在特定實施例中，預浸前驅物可為氣體例如WF6，然而可使用任何合適的可與氧反應的前驅物，例如B2H6。
在一實施例中，可導入預浸前驅物於第一成核層219中，流量介於約50sccm至約250sccm，例如約150sccm。此外，預浸前驅物可與氧反應，於介於約250℃至約350℃的溫度，例如約300℃，介於約25torr至約35torr的壓力，例如約30torr。預浸持續時間約20s至約40s，例如約30s。然而，可使用任何合適的製程條件。
導入預浸前驅物於第一成核層219中，預浸前驅物與第一成核層219中的氧反應，以致氧從固態反應形成氣態。舉例來說，在一實施例中，第一成核層219為鎢(及因此以WOx(s)的形式具有氧)，預浸前驅物為WF6(g)，根據下列反應式，WF6(g)與固態WOx(s)中的氧反應並形成氣態WOF4：WOx(s)+WF6(g)->WOF4(g)
此時氧為氣態，便可將氧從第一成核層219移除。在特定實施例中，預浸以移除氧至表面露出的氧少於約原子百分比0.1%，儘管仍餘留濃度大於零的氧。然而，可使用任何合適降低氧濃度的方式。
第5A-5B圖繪示出在進行預浸以移除第一成核層219的氧之後，第二成核層501及第三含金屬材料503形成於第一成核層219之上。在一實施例中，第二成核層501可使用前驅物如WF6及SiH4與載氣(carrier gas)如氮的化學氣相沉積製程形成。在此實施例中，可導入流量介於約20sccm至約100sccm，例如約60sccm的WF6，同時可導入流量介於約200sccm至約600sccm，例如約400sccm的SiH4。此外，沉積 製程可於溫度介於約250℃至約350℃，例如約300℃，壓力介於約1torr至約2torr，例如約1.5torr下進行。可形成第二成核層501至厚度介於約1nm至約5nm，例如約3nm。然而，可使用任何其他的合適的沉積製程，例如原子層沉積製程(atomic layer deposition，ALD)及任何其他的合適的製程參數或厚度。
然而，形成第二成核層501使用WF6做為其中一前驅物，第二成核層501的材料中存在一些餘留的氟，較第一成核層219的材料中多。舉例來說，氟在之中第二成核層501的材料中濃度介於約1%至約4%，例如約2.5%。然而，在第一成核層219為無氟材料的實施例中，第一成核層219發揮作用，避免氟從第二成核層501移動。
第三含金屬材料503填充移除虛置閘極電極111後剩餘部分的開口。在一實施例中，第三含金屬材料503為金屬材料例如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、上述之組合、或類似的材料，可使用沉積製程例如化學氣相沉積沉積，然而可使用任何合適的製程，例如原子層沉積、濺鍍、或類似的製程，來填充及/或過度填入(overfill)移除虛置閘極電極111後留下的開口，當第三含金屬材料503的相對側從對向側壁接合時，可形成接縫(seam)505。在特定實施例中，可沉積第三含金屬材料503至厚度介於約5Å至約500Å，然而可使用任何合適的材料、沉積製程、及厚度。第三含金屬材料503可於開口301之中具第一寬度W1，其介於約5nm至約10nm，例如約8.35nm。
在特定實施例中，第三含金屬材料503可使用以 前驅物例如WF6及H2之化學氣相沉積製程形成。可進行沉積製程於溫度介於約250℃至約350℃，例如約300℃，壓力介於約250torr至約350torr，例如約300torr。然而，可使用任何合適的製程條件。
將氧從第一成核層219移除，可減少或消除氧的干擾。因此，填充開口301時，可填充開口301而並無空隙於閘極堆疊601之中形成。於是，可避免因空隙而產生的製程和物理問題，可改善整體製造與工作效率。
第6A-6B圖繪示出一旦填充移除虛置閘極電極111後的開口，可平坦化材料以移除任何移除虛置閘極電極111後開口之外的材料。在特定實施例中，此移除可進行平坦化製程例如化學機械研磨。然而，可使用任何合適的平坦化及移除製程。
第6A-6B圖亦繪示出在形成並平坦化閘極堆疊601的材料之後，可凹蝕閘極堆疊601的材料並覆以覆蓋層603。在一實施例中，可使用對於閘極堆疊601的材料具選擇性的蝕刻劑之濕或乾蝕刻製程來凹蝕閘極堆疊601的材料。在一實施例中，可凹蝕閘極堆疊601的材料至距離介於約20nm至約35nm，例如約26nm。然而，可使用任何合適的製程及距離。
一旦凹蝕閘極堆疊601的材料，可沉積並平坦化覆蓋層603與第一間隔物113。在一實施例中，覆蓋層603為材料例如SiN、SiON、SiCON、SiC、SiOC、上述之組合、或相似的材料。使用沉積製程例如原子層沉積、化學氣相沉積、 濺鍍、或相似的製程沉積。可沉積覆蓋層603至厚度介於約5Å至約200Å，接著使用平坦化製程例如化學機械研磨(chemical mechanical polishing，CMP)平坦化以致覆蓋層603與第一間隔物113共平面。
一旦形成閘極堆疊601，可進行額外的製程。舉例來說，可製造接點(未繪示於第6A-6B圖)至閘極堆疊601(通過覆蓋層603)及源極/汲極區域201(通過層間介電層203)兩者。此外，可於閘極堆疊601上製造金屬化(metallization)層(未繪示於第6A-6B圖)以內連其他的元件而形成功能性元件。可使用任何合適的額外的製造步驟。
根據一實施例，一種半導體元件的製造方法包括形成虛置閘極堆疊於半導體基板之上，移除虛置閘極堆疊以形成第一開口，沉積閘極介電質於第一開口之中，沉積第一成核(nucleation)層於第一開口之中且於閘極介電質之上，處理第一成核層以移除氧，以及沉積導電材料以填充第一開口之剩餘部分。
根據其他的實施例，一種半導體元件的製造方法包括：移除虛置閘極電極材料以於基板上的介電材料中形成開口，沉積第一含金屬材料於開口中，沉積第二含金屬材料於開口中，第二含金屬材料與第一含金屬材料不同，沉積第一阻擋(blocking)材料於第二含金屬材料之上，沉積第一成核層於第一阻擋材料之上，將氧由第一成核層之表面移除，以致氧濃度減少至低於原子百分比0.1%，沉積第二成核層於第一成核層之上；以及以導電材料填充開口之剩餘部分。
根據另外其他的實施例，一種半導體元件包括第一介電材料，於基板之上，其中第一介電材料外表面的相對側壁具大於6的深寬比(aspect ratio)；第一導電材料，與第一介電材料相鄰，第一導電材料包括第一金屬；第二導電材料，與第一導電材料相鄰，第二導電材料與第一導電材料不同；阻擋材料，與第二導電材料相鄰；第一成核層，與阻擋材料相鄰；以及第二成核層，與第一成核層相鄰，其中第一成核層在鄰近介於第一成核層與第二成核層之邊界的氧濃度大於零但少於原子百分比0.1%。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (12)

  1. 一種半導體元件的製造方法，包括：形成一虛置閘極堆疊於一半導體基板之上；移除該虛置閘極堆疊以形成一第一開口；沉積一閘極介電質於該第一開口之中；沉積一第一成核(nucleation)層於該第一開口之中且於該閘極介電質之上；處理該第一成核層以移除氧；以及沉積一導電材料以填充該第一開口之一剩餘部分。
  2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一成核層的處理包括於該第一成核層導入六氟化鎢(tungsten hexafluoride)或B 2H 6。
  3. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該導電材料的沉積包括：在處理該第一成核層之後，沉積一第二成核層；以及沉積一體(bulk)導電材料於該第二成核層之上。
  4. 如申請專利範圍第1項所述之半導體元件的製造方法，更包括在該沉積該閘極介電質之後，未沉積該第一成核層前，沉積一第一導電材料。
  5. 一種半導體元件的製造方法，該方法包括：移除一虛置閘極電極材料以於一基板上的一介電材料中形成一開口；沉積一第一含金屬材料於該開口中；沉積一第二含金屬材料於該開口中，該第二含金屬材料與 該第一含金屬材料不同；沉積一第一阻擋(blocking)材料於該第二含金屬材料之上；沉積一第一成核層於該第一阻擋材料之上；將氧由該第一成核層之一表面移除，以致氧濃度減少至低於原子百分比0.1%；沉積一第二成核層於該第一成核層之上；以及以一導電材料填充該開口之一剩餘部分。
  6. 如申請專利範圍第5項所述之半導體元件的製造方法，其中該第一成核層為無氟鎢(fluorine free tungsten)，且該第二成核層包括氟。
  7. 如申請專利範圍第5項所述之半導體元件的製造方法，其中該開口之深寬比大於6。
  8. 如申請專利範圍第5項所述之半導體元件的製造方法，其中填充該開口之該剩餘部分後，該導電材料不包括空隙(void)。
  9. 一種半導體元件，包括：一第一介電材料，於一基板之上，其中該第一介電材料外表面的相對側壁具大於6的深寬比(aspect ratio)；一第一導電材料，與該第一介電材料相鄰，該第一導電材料包括一第一金屬；一第二導電材料，與該第一導電材料相鄰，該第二導電材料與該第一導電材料不同；一阻擋材料，與該第二導電材料相鄰；一第一成核層，與該阻擋材料相鄰；以及 一第二成核層，與該第一成核層相鄰，其中該第一成核層在鄰近介於該第一成核層與該第二成核層之邊界的氧濃度大於零但少於原子百分比0.1%。
  10. 如申請專利範圍第9項所述之半導體元件，其中該第一成核層不含氟，且該第二成核層包括氟。
  11. 如申請專利範圍第9項所述之半導體元件，更包括一體(bulk)導電材料，與該第二成核層相鄰，其中該體(bulk)導電材料不含空隙(void)。
  12. 如申請專利範圍第11項所述之半導體元件，其中該體(bulk)導電材料包括一接縫(seam)。
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