KR20000035659A - 반도체장치 및 그의 제조 방법 - Google Patents
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Abstract
반도체기판상에 형성되어, 그의 저면이 반도체기판에 도달하지 않는 홈을 갖는 제 1 절연막; 및 상기 홈내에 매립 형성된 제 1 금속층으로 이루어지는 하부전극, 상기 하부전극상에 형성된 제 2 절연막으로 이루어지는 용량절연막, 및 상기 하부전극 및 상기 용량절연막이 모두 형성된 영역에 형성되는 제 2 금속층으로 이루어지는 상부전극에 의해 구성된 용량소자를 포함하는 반도체 장치가 개시된다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 고정밀도의 용량소자를 포함하는 반도체장치 및 그 제조방법을 제공하는 것이다.
전자기기의 소형 경량화, 고성능화 또는 다기능화에 따라, AV 기기나 통신기기등에 불가결한 리니어 회로 또는 아날로그회로를 디지탈회로와 함께 동일의 반도체장치(LSI)에 1칩화하는 경향이 급속히 진행되고 있다. 이들 회로에는 고정밀도의 용량소자가 필수 불가결하고, 종래부터 2층의 폴리실리콘층과 용량절연막 사이에 고정된 DPC(Double Poly Capacitor) 타입의 용량소자 또는 2층 금속층과 용량절연막 사이에 고정된 MIM (Metal-Insulator-Metal) 타입의 용량소자가 사용되어 왔다.
DPC 타입의 용량소자로서, 예컨대 일본국 공개 특허 공보 97-36313호 공보에 제안된 것이 있지만, 이 DPC 타입의 용량소자에서는 용량전극이 반도체층인 폴리실리콘층으로 구성되기 때문에, 폴리실리콘에 아무리 고농도의 불순물을 첨가하더라도, 용량전극 자체에 조금이라도 공지층이 발생한다. 이 공지층의 발생에 의해 용량전극 사이에 인가되는 전위차에 따라 그의 폭을 변동시켜, 결과적으로 그 용량치가 변동되는 문제가 있다. 따라서, 대단히 높은 정밀도가 요구되는 회로에는 적합하지 않다.
이와 대조적으로, MIM 타입의 용량소자에서, 용량전극은 금속으로 구성되어 있기 때문에 공지층이 발생되지 않고, 따라서 전극들 사이의 전위차에 관계 없이 일정한 용량치가 얻어지는 이점이 있다. 이것 때문에, 일반적으로, 고정밀도가 요구되는 아날로그회로에는 MIM 타입의 용량소자가 이용되고 있다.
예컨대, 일본국 공개 특허 공보 96-181282호에서는, 다음과 같은 MIM 타입의 용량소자 및 그의 제조방법이 제안되어 있다.
먼저, 도 3(a)에 도시된 바와 같이, 반도체기판(41)상에 퇴적된 실리콘산화막(42)상에 제 1 금속층(43)을 퇴적하고, 포토리소그라피 공정에 의해 형성된 레지스트패턴(도시 안됨)을 마스크로 하여, 제 1 금속층(43)을 패터닝하여, 하부전극(43a) 및 배선(43b)을 형성한다.
다음, 도 3(b)에 도시된 바와 같이, 얻어진 반도체기판(41)상에 플라즈마 CVD법을 이용하여 산화막(44)을 퇴적하고, 그 위에 회전도포법에 의해 SOG(Spin 0n Glass)막(45)을 도포한다. 그 후, RIE(반응성 이온 에칭)법에 의해, 하부의 산화막(44)이 노출될때까지 전면 에치백한다. 이 결과, 제 1 금속층(43)의 수직단차부에 SOG(45)가 남게 되어, 단차의 경사각이 완화된다. 또한, 플라즈마 CVD 법을 이용하여 얻어진 반도체기판(41)상에 산화막(46)을 퇴적한다.
계속해서, 도 3(c)에 도시된 바와 같이, 하부전극(43a)상에 구멍을 갖는 레지스트패턴(도시 안됨)을 포토리소그라피 공정에 의해 형성하고, 이것을 마스크로 하여, 산화막(44,46)을 RIE법에 의해 에칭하여, 하부전극(43a) 표면이 노출되는 구멍(47)을 형성한다. 다음, 용량절연막으로 되는 플라즈마 질화막(48)을 얻을 수 있는 반도체기판(41)상에 퇴적한다.
그 후, 도 3(d)에 도시된 바와 같이, 배선(43b)상에 구멍을 갖는 레지스트패턴(도시 안됨)을 포토리소그라피 공정에 의해 형성하고, 이것을 마스크로 하여, 산화막(44,46) 및 플라즈마질화막(48)을 RIE법에 의해 에칭하여, 배선(43b) 표면이 노출되는 구멍(49)을 형성한다.
또한, 상기 도 3(d)에 도시된 바와 같이, 얻어진 반도체기판(41)상에 제 2 금속층을 퇴적하고, 포토리소그라피 공정에 의해 형성된 레지스트패턴(도시 안됨)을 마스크로 하여 제 2 금속층을 패터닝하여, 하부전극(43a)상에 상부전극(50a)을, 배선(43b)상에 배선(50b)을 형성한다. 이로써, 하부전극(43a), 용량절연막(46) 및 상부전극(50a)으로 이루어지는 MIM 구조의 용량소자(52), 배선(43b) 및 배선(50b)으로 된 적층구조의 배선(51)이 형성된다.
또한, 일본국 공개 특허 공보 97-92786호에서는, 다음과 같은 MIM 타입의 용량소자 및 그의 제조방법이 제안되어 있다.
먼저, 도 4(a)에 도시된 바와 같이, 반도체기판(60)상에 제 1 금속층(61)을 퇴적하여, 원하는 형상으로 패터닝한다. 이어서, 얻어진 반도체기판(60)상에 절연체층(62)을 퇴적하고, 그의 표면을 CMP(Chemical Mechanical Polish)법등으로 평탄화한다.
계속해서, 도 4(b)에 도시된 바와 같이, 포트리소그라피 공정으로 형성된 레지스트패턴(도시 안됨)을 마스크로 하여, 제 1 금속층(51)이 노출될 때까지 절연체층(62)을 에칭하여, 구멍(63a,63b)을 형성한다.
다음, 도 4(c)에 도시된 바와 같이, 얻어진 반도체기판(60)상의 전면에, 후에 용량절연막으로 되는 얇은 유전체막(64)을 퇴적하고, 그 위에 금속배선층의 접속부로 되는 구멍(63b)위에 구멍을 갖는 레지스트패턴(65)을 포토리소그라피 공정으로 형성한다.
계속해서 도 4(d)에 도시된 바와 같이, 레지스트패턴(65)을 마스크로 하여, 유전체막(64)을 에칭하여, 구멍(63b) 저부에 제 1 금속층(61)을 노출시킨다.
그 후, 도 4(e)에 도시된 바와 같이, 얻어진 반도체기판(60)상의 전면에 제 2 금속층(65)을 퇴적한다.
또한, 도 4(f)에 도시된 바와 같이, 제 2 금속층(65)을 포토리소그라피 공정으로 형성한 레지스트패턴(도시 안됨)을 마스크로하여 원하는 형상으로 패터닝하여, 상부전극(65a) 및 배선(65b)을 형성한다. 이로써, 하부전극(61), 유전체막(64) 및 상부전극(65a)으로 이루어지는 MIM 구조의 용량소자(66)와, 하부전극(61)에 접속되는 배선(65b)이 형성된다.
그러나, 상기와 같은 종래의 MIM 구조의 용량소자는, 근래 반도체장치의 미세화 및 고속화가 더욱 요구되는 시점에서, 다음과 같은 과제를 안고 있다.
즉, 반도체장치의 미세화, 고속화의 진행과 동시에 금속배선의 다층배선화가 진행되어, 용량등의 아날로그소자를 포함하는 회로에서도, 3층∼6층의 배선층이 필요하게 된다.
일반적으로, 다층배선의 형성공정에서는, 각 층에서의 평탄화가 불충분하면, 그의 상층에 형성되는 금속층의 미세한 패터닝이나 층간절연막의 미세한 구멍 형성이, 잔류하는 요철 위에서 행하여지는 것으로 된다. 그러나, 이러한 요철위에서의 포토리소그라피 공정에서는, 포커싱 마진이 감소하는 경향에 있기 때문에, 더욱 미세하고 또한 고정밀도의 패터닝 또는 구멍의 형성이 곤란하게 된다. 따라서, 다층배선의 형성공정에서는, 어떻게 각 층을 평탄하게 형성할 수 있느냐가 중요한 과제로 되며, 그 때문에 금속배선층 사이의 절연막을, CMP 법을 이용하여 평탄화하고 있다.
그러나, 상기와 같은 종래의 용량소자의 제조방법에서는, 용량소자가 형성되는 구멍(47,63a)에서, 상부전극(50a,65a)의 표면에 하층의 층간절연막의 단차가 그대로 요철로서 남게 된다. 이 때문에 상부전극(50a,65a)의 미세한 패터닝이 곤란하게 될 뿐만 아니라, 또한 그 위에 형성되는 제 3 층 이상의 배선층의 패터닝도 곤란하게 되는 문제가 있다.
본 발명은 상기 문제를 감안하여, 고정밀도의 용량소자를, 보다 미세한 가공 공정에 알맞은 구조를 가진 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 의하면, 반도체기판상에 형성되어, 그의 저면이 반도체기판에 도달하지 않는 홈을 갖는 제 1 절연막; 및 상기 홈내에 매립 형성된 제 1 금속층으로 이루어지는 하부전극, 상기 하부전극상에 형성된 제 2 절연막으로 이루어지는 용량절연막, 및 상기 하부전극 및 상기 용량절연막이 모두 형성된 영역에 형성되는 제 2 금속층으로 이루어지는 상부전극에 의해 구성된 용량소자를 갖는 반도체 장치가 제공된다.
또한, 반도체기판상에 형성된 소자, 상기 소자를 포함하는 반도체기판상에 형성되어, 그의 저면이 상기 소자에 도달하는 적어도 1개의 구멍과 상기 소자에 도달하지 않는 적어도 1개의 홈을 갖는 제 1 절연막, 상기 구멍내에 매립 형성된 제 1 금속층으로 이루어지는 콘택트플러그, 상기 홈내에 매립 형성된 제 1 금속층으로 이루어지는 하부전극 또는 배선층과, 상기 하부전극상에 형성된 제 2 절연막으로 이루어지는 용량절연막, 상기 하부전극 및 상기 용량절연막이 모두 형성된 영역에 형성되는 제 2 금속층으로 이루어지는 상부전극, 상기 콘택트플러그상에 형성된 제 2 금속층으로 이루어지는 금속배선을 갖는 반도체장치가 제공된다.
또한, 본 발명에 의하면, 반도체기판상에 제 1 절연막을 퇴적하는 공정, 상기 제 1 절연막에, 그의 저면이 상기 반도체기판에 도달하지 않는 홈을 형성하는 공정, 상기 홈을 포함하는 제 1 절연막상에 제 1 금속층을 퇴적하는 공정, 상기 제 1 금속층을 선택적으로 에칭하여 상기 홈 내부에만 하부전극을 형성하는 공정, 상기 하부전극을 포함하는 제 1 절연막상에 제 2 절연막을 퇴적하는 공정, 상기 제 2 절연막을 패터닝하여 상기 하부전극상에 용량절연막을 형성하는 공정, 상기 용량절연막에 제 2 금속층을 퇴적하는 공정, 상기 제 2 금속층을 선택적으로 에칭하여 상기 하부전극 및 상기 용량절연막이 모두 형성된 영역에 상부전극을 형성하는 공정을 갖는 반도체장치의 제조방법이 제공된다.
또한, 반도체기판상에 소자를 형성하는 공정, 상기 소자상에 제 1 절연막을 퇴적하는 공정, 상기 제 1 절연막에, 그의 저면이 상기 소자에 도달하는 적어도 1개의 구멍을 형성하는 공정, 상기 제 1 절연막에, 그의 저면이 상기 소자에 도달하지 않는 적어도 1개의 홈을 형성하는 공정, 상기 구멍과 상기 홈을 포함하는 제 1 절연막상에 제 1 금속층을 퇴적하는 공정, 상기 제 1 금속층을 선택적으로 에칭하여 상기 구멍내에 콘택트플러그를 형성하고 상기 홈내에 하부전극 또는 배선층을 형성하는 공정, 상기 콘택트플러그, 하부전극 및 배선층을 포함하는 제 1 절연막상에 제 2 절연막을 퇴적하는 공정, 상기 제 2 절연막을 패터닝하여 상기 하부전극상에 용량절연막을 형성하는 공정, 상기 용량절연막상에 제 2 금속층을 퇴적하는 공정, 상기 제 2 금속층을 선택적으로 에칭하여 상기 하부전극 및 상기 용량절연막이 모두 형성된 영역에 상부전극을 형성하고, 상기 콘택트층상에 금속배선을 형성하는 공정을 포함함을 특징으로 하는 반도체장치의 제조방법이 제공된다.
도 1은 본 발명의 반도체장치의 제조방법을 설명하기 위한 개략적인 공정의 단면도,
도 2는 본 발명의 반도체장치의 별도의 제조방법을 설명하기 위한 개략적인 공정의 단면도,
도 3은 종래의 MIM 용량소자를 포함하는 반도체장치의 제조방법을 설명하기 위한 개략적인 공정의 단면도,
도 4는 종래의 별도의 MIM 용량소자를 포함하는 반도체장치의 제조방법을 설명하기 위한 개략적인 공정의 단면도이다.
본 발명의 반도체장치는, 주로 반도체기판과 그 반도체기판상에 형성된 제 1 절연막, 및 하부전극, 용량절연막 및 상부전극으로 이루어진 용량소자를 구비하여 구성된다.
본 발명의 반도체기판은 통상 반도체장치를 형성하기 위해서 사용되는 기판이면 특히 한정되지 않으며, 실리콘, 개르마늄등의 반도체, GaAs, InGaAs 등의 화합물반도체등으로 된 기판을 사용할 수 있다. 그중에서도, 실리콘기판이 바람직하다. 이 반도체기판은 로코스법이나 트렌치소자분리법에 의한 소자분리막이 형성되어 있더라도 좋고, 트랜지스터, 커패시터 또는 저항등의 소자, 배선, 절연막등이 단독으로 또는 조합되어 형성되어 있더라도 좋다.
또한, 상기 반도체기판상에, 저면이 반도체기판에 도달하지 않는 홈을 적어도 1개 갖는 제 1 절연막이 형성되어 있다. 제 1 절연막은, 절연성을 갖는 막이면, 그의 재료는 특히 한정되지 않으며, 예컨대 실리콘산화막, 실리콘질화막, PSG, BPSG 등의 단층 또는 다층으로 이루어지는 절연막이 권장된다. 이들 절연막은, 공지의 방법으로 형성할 수 있다. 제 1 절연막의 막두께는, 통상 층간절연막으로서 작용하는 막두께이면 되며, 예컨대 700∼1OOOnm 정도가 권장된다.
제 1 절연막은, 그의 표면에, 바닥면이 반도체기판에 도달하지 않는 홈을 1개 또는 복수개 갖고 있다. 요컨대, 홈은, 제 1 절연막의 막두께보다얕은 깊이를 가지며, 후술하는 용량소자의 하부전극이나 배선층의 막두께에 상당하는 깊이로 형성되어 있는 것이 바람직하다. 구체적으로는, 제 1 절연막의 막두께가, 700∼1000nm 정도인 경우에는, 홈의 깊이는 100∼400nm 정도가 바람직하다. 홈의 형상은, 특히 한정되지 않으며, 후술하는 용량소자의 하부전극이나 배선층의 형상에 대응하는 형상으로 됨이 바람직하다.
또한, 제 1 절연막이 소자를 포함하는 반도체기판상에 형성되어 있는 경우에는, 저면이 소자에 도달하는 구멍을 적어도 1개 갖고 있다. 즉, 소자가 트랜지스터인 경우에, 구멍은 트랜지스터의 게이트전극 표면까지, 또는 소스/드레인영역 표면(반도체기판 표면)까지 도달하는 깊이를 가지며, 용량소자, 저항, 배선등의 경우에, 구멍은, 그들 전극의 표면까지 도달하는 깊이를 가진다. 또한, 상기 구멍은 상기한 홈내에 형성될 수 있으며, 이 경우에, 구멍은 홈의 저면으로부터 소자에 도달하는 깊이를 가진다. 구멍의 형상은, 상층의 도전층과 하층의 도전층의 접속을 확보할 수 있는 정도의 크기이면 되고, 예컨대 0.15∼0.6μm 정도의 직경으로 될 수 있다.
또한, 제 1 절연막에 형성된 홈내에 매립되어 형성된 제 1 금속층으로 이루어지는 하부전극이 형성되어 있다. 제 1 금속층은, 통상 전극으로서 사용되는 도전재료로 이루어지는 것이면, 특히 그 재료는 한정되지 않으며, 예컨대 Al, Cu, Pt 등의 금속이나 W, Ta, Ti 등의 고융점금속을 주재료로 하는 단층, 이들 금속의 금속화합물(합금, 실리사이드등)의 단층, 이들 금속 또는 금속화합물을 포함하는 적층등이 바람직하다. 제 1 금속층에 의해 구성되는 하부전극은, 제 1 절연막에 형성된 홈내에 그의 전부 또는 일부가 매립될 수 있다. 완전히 매립되면, 하부전극의 표면이 제 1 절연막의 표면과 동일 평면을 구성하게 되므로 바람직하다. 이와 같이 하부전극이 제 1 절연막의 홈에 매립 형성되어 있는 경우에는, 하부전극을 형성한 후에도, 반도체기판 표면의 평탄화가 충분히 확보되어, 후공정의 포토리소그라피 공정 또는 에칭 공정이 용이하다. 하부전극의 막두께는, 제 1 절연막에 형성된 홈의 깊이로 규정되어, 100∼400nm 정도로 된다. 또한, 제 1 금속층은 하부전극을 구성할 뿐만 아니라, 용량소자가 형성되는 영역 이외의 영역에서, 하부전극과 마찬가지로 제 1 절연막의 홈내에 매립 형성되어 배선층을 구성할 수 있다. 또한, 제 1 금속층이 구멍내에 매립 형성되어 있는 경우에는, 콘택트플러그를 구성할 수 있다.
또한, 하부전극상에는 제 2 절연막으로 이루어지는 용량절연막이 형성되어 있다. 제 2 절연막은, 통상 용량소자의 유전체로서 사용되는 것이면, 특히 그 재료는 한정되지 않으며, 예컨대 실리콘산화막, 실리콘질화막, 탄탈산화막, 티탄산화막등을 주재료로 하는 단층막 또는 이들 단층막을 포함하는 적층막, PZT, SBT등의 강유전체막등의 단층막 또는 이들 단층막을 포함하는 적층막으로 된 절연막이 권장된다. 이들 절연막은 공지의 방법에 따라 형성할 수 있다. 제 2 절연막의 막두께는 용량소자의 유전체로서 작용하는 막두께이면 되고, 예컨대 산화막으로 환산하여 1O∼1OOnm 정도가 바람직하다. 용량절연막은, 하부전극상에 형성되어 있는 한, 하부전극의 일부분상에만 형성되어 있더라도 좋고, 하부전극 주변에 존재하는 제 1 절연막상에까지 연장되게 설치되어 있더라도 좋고, 하부전극으로서 작용하지 않는 제 1 금속층상에까지 연장되어 설치될 수 있다.
또한, 하부전극상에서, 용량절연막상에 제 2 금속층으로 된 상부전극이 형성되어 있다. 제 2 금속층은, 제 1 금속층과 마찬가지의 도전재료로 형성할 수 있다. 단지, 제 1 금속층과 동일한 도전재료를 조합하여 사용하지 않더라도 좋다. 제 2 금속층에 의해 구성되는 상부전극은, 적어도 하부전극과 용량절연막의 양쪽이 적층되는 영역상에 형성되어 있는 한, 하부전극등의 주변에 존재하는 제 1 절연막의 위에까지 연장되게 설치되어 있더라도 좋고, 하부전극이 그의 아래에 배치되지 않은 용량절연막의 위에까지 연장되어 설치되더라도 좋고, 하부전극으로서 작용하지 않고, 하부전극에 직접 접속되지 않는 제 1 금속층상에까지 연장되어 설치될 수 있다.
상부전극의 막두께는, 예컨대 300∼600nm 정도가 권장된다. 또한, 제 2 금속층은 상부전극을 구성할 뿐만 아니라, 용량소자가 형성되는 영역 이외의 영역에서 금속배선, 예컨대 콘택트플러그상에 금속배선으로서 형성될 수 있다.
본 발명에서는, 제 1 절연막이 형성된 반도체기판상에, 상기 하부전극, 용량절연막 및 상부전극으로 이루어지는 용량소자가 형성됨에 의해, 특히 하부전극 형성뒤의 기판표면을 보다 평탄화할 수 있어서, 후공정의 요철에 기인하는 곤란함을 해소할 수 있다.
또한, 본 발명의 반도체장치의 제조방법에 있어서 반도체기판상으로의 제 1 절연막의 퇴적은, 절연막의 재료에 따라, 공지의 방법에 의해 형성할 수 있다. 예컨대, CVD법, 스퍼터링법등이 권장된다. 또한, 제 1 절연막의 퇴적전에, 반도체기판상에 소자를 형성하는 경우에는, 트랜지스터, 배선, 커패시터, 저항, 절연막등을 공지의 방법에 따라 형성할 수 있다.
또한, 제 1 절연막에 홈을 형성하는 방법은, 공지의 방법, 예컨대 포토리소그라피 공정 및 에칭공정에 의해, 원하는 형상의 레지스트마스크를 형성하여, 이 레지스트마스크를 이용하여 제 1 절연막을 에칭하는 방법이 바람직하다. 또한, 제 1 절연막에 구멍을 형성하는 경우에도, 홈을 형성하는 방법과 같이 할 수 있다.
홈을 포함하는 제 1 절연막상에 제 1 금속층을 퇴적하는 방법은, 제 1 금속층의 재료에 따라, 공지의 방법으로 형성할 수 있다. 예컨대, CVD법, 스퍼터링법등이 있다. 여기서 형성하는 제 1 금속층은, 먼저 형성한 홈의 깊이보다 깊게 퇴적함이 바람직하다. 이것에 의해, 제 1 절연막과 동일평면에 그의 표면을 갖는 하부전극등을 형성할 수 있다. 또한, 제 1 절연막에 홈과 구멍의 양쪽이 형성되어 있는 경우에는, 제 1 금속층을, 제 1 절연막에 형성된 홈의 깊이보다 두껍고, 또한 구멍의 폭의 2분의 1보다 두껍게 퇴적하는 것이 바람직하다. 이것에 의해, 구멍내에 형성되는 콘택트플러그가 단선되지 않고, 상층의 도전재와 하층의 도전재를 확실하게 접속시킬 수 있다.
제 1 금속층을 선택적으로 에칭하여 홈내부에만 하부전극을 형성하는 방법은, 공지의 에칭방법인 CMP 법이 바람직하다. 이것에 의해, 요부인 홈내에만 제 1 금속층이 잔존하여, 제 1 절연막표면에 존재하는 제 1 금속층을 제거할 수 있다. 또한, 제 1 절연막에 구멍이 형성되어 있는 경우에는, 구멍내에만 콘택트플러그를 형성하는 방법은, 실질적으로 홈내에만 하부전극을 형성하는 방법과 마찬가지이며, 또한 배선층을 형성하는 경우에도, 마찬가지이다.
하부전극을 포함하는 제 1 절연막상에 제 2 절연막을 퇴적하는 방법은, 제 2 절연막의 재료에 따라, 공지의 방법으로 형성할 수 있다. 예컨대, CVD법, 스퍼터링법등이 바람직하다.
제 2 절연막을 패터닝하여 하부전극상에 용량절연막을 형성하는 방법은, 공지의 방법, 예컨대 포토리소그라피 공정 및 에칭 공정에 의해, 원하는 형상의 레지스트마스크를 형성하여, 이 레지스트마스크를 이용하여 제 2 절연막을 패터닝하는 방법이 권장된다.
용량절연막상에 제 2 금속층을 퇴적하는 방법은, 제 1 금속층을 퇴적하는 방법과 동일하게 행해질 수 있다.
제 2 금속층을 선택적으로 에칭하여 상부전극을 형성하는 방법은, 제 2 절연막의 패터닝과 실질적으로 같은 방법에 의해 행할 수 있다.
본 발명의 반도체장치의 제조방법에서, 각 공정은, 반드시 상기 순서로 행할 필요는 없고, 예컨대 제 1 절연막에 홈과 구멍의 쌍방을 형성하는 경우에는, 홈을 형성한 뒤에 구멍을 형성하더라도 좋고, 구멍을 형성한 뒤에 홈을 형성할 수도 있다. 또한, 용량소자를 형성하는 경우에, 제 1 금속층을 에칭하여 하부전극을 형성한 후, 제 2 절연막을 퇴적하고, 계속해서 제 2 금속층을 퇴적한 후, 제 2 절연막과 제 2 금속층을 동시에 패터닝하여 용량절연막 및 상부전극을 형성할 수 있고, 하부전극을 형성한 후, 제 2 절연막을 퇴적하고, 제 2 절연막을 패터닝하여 용량절연막을 형성한 후, 제 2 금속층을 퇴적하고, 제 2 금속층을 패터닝하여 상부전극을 형성할 수도 있다.
이하, 본 발명의 반도체장치 및 그 제조방법의 실시예를 도면을 참조하여 설명한다.
실시예 1
먼저, 도 1(a)에 나타낸 바와 같이, 실리콘기판(11)상에, 통상의 공정에 따라 M0S 트랜지스터 및/또는 다이오드등의 소자(도시 안됨)를 형성한 후, 그 위에, CVD 법을 이용하여 SiO2, PSG, BPSG 등의 단층 또는 다층막으로 된 절연막(12)을 700∼1000nm 퇴적하여, CMP(Chemical Mechanical Polish)법을 이용하여 절연막(12)의 표면을 평탄화한다.
다음, 도 1(b)에 나타낸 바와 같이, 포토리소그라피 공정을 이용하여, 후에 용량소자의 하부전극이 형성되는 영역에 구멍을 갖는 레지스트 패턴(13)을 형성한다. 이 레지스트패턴(13)을 마스크로 하여, 절연막(12)의 표면을 파내려 가, 깊이(D1)가 300nm인 홈(14)을 형성한다.
계속해서, 도 1(c)에 나타낸 바와 같이, 레지스트패턴(13)을 제거한 후, 홈(14)을 포함하는 절연막(12)상의 전면에, 스퍼터법을 이용하여 텅스텐막(15)을 퇴적한다. 여기서, 퇴적하는 텅스텐막(15)의 막두께는, 홈(14)을 완전히 매립할 수 있도록 D1 이상인 것이 바람직하고, 이 실시예에서는 400nm으로 한다.
또한, 도 1(d)에 나타낸 바와 같이, CMP법을 이용하여 절연막(12)의 표면이 노출될 때까지, 텅스텐막(15)을 연마한다. 이로써, 그 표면이 절연막(12)의 표면과 일치된 평탄한 면을 갖는 하부전극(15a)이 홈(14)내에만 형성된다.
이어서, 도 1(e)에 나타낸 바와 같이, 얻어진 실리콘기판(11)상에, CVD 법에 의해 실리콘산화막 20nm과 실리콘질화막 20nm으로 이루어지는 절연막(16)을 형성한다.
계속해서, 도 1(f)에 나타낸 바와 같이, 포토리소그라피 공정에 의해 형성된 레지스트패턴(17)을 마스크로 이용하여, 절연막(16)을 패터닝하고, 용량절연막(16a)을 형성한다.
다음, 도 1(g)에 나타낸 바와 같이, 레지스트패턴(17)을 제거하여, 얻어진 실리콘기판(11)상의 전면에, AlCu막(18)을 막두께 400nm으로 퇴적한다.
또한, 도 1(h)에 나타낸 바와 같이, 포토리소그라피 공정에 의해 형성된 레지스트패턴(19)을 마스크로 하여 AlCu막(18)을 패터닝하여, 상부전극(18a)과 금속배선(18b)을 형성한다. 또한, AlCu막(18)의 패터닝은 상당히 평탄한 실리콘기판(11)의 표면상에서의 가공이므로, 포토리소그라피 공정 및 에칭공정이 용이하다.
계속하여, 도 1(i)에 나타낸 바와 같이, 레지스트패턴(19)을 제거하고, 통상의 공정에 따라, 배선, 보호막 형성공정등을 행함에 의해(도시 안됨), 하부전극(15a), 용량절연막(16a) 및 상부전극(18a)으로 이루어지는 MIM 타입의 용량소자(20)를 갖는 반도체장치가 형성된다.
또한, 상기 반도체장치에서는, 용량소자(20)의 하부전극(15a)이 금속배선(18b)과 접속되어 있고, 이 금속배선(18b)을 통하여 하부전극과의 신호교환을 할 수 있다.
또한, 도 1 및 도 2에는 표시되어 있지 않지만, 금속배선(18b)은 용량소자(20)가 형성된 영역이외의 영역에서, 반도체장치에서의 다른 회로의 배선으로 형성되어 있다.
실시예 2
먼저, 도 2(a)에 나타낸 바와 같이, 실리콘기판(21)의 표면에 통상의 공정에 따라, SiO2막으로 이루어지는 소자분리막(22), 폴리실리콘막으로 이루어지는 게이트전극(23a) 및 소스/드레인영역(24)에 의해 구성되는 MOS 트랜지스터, 폴리실리콘막으로 이루어지는 배선(23b,23c)을 형성하여, 그들 위에, SiO2, PSG, BPSG 등의 단층 또는 다층막으로 이루어지는 절연막(25)을 700∼1000nm 퇴적한 후, CMP 법을 이용하여 절연막(25)의 표면을 평탄화한다. 계속해서, 포토리소그라피 공정에 의해 형성된 레지스트패턴(26)을 마스크로 이용하여 에칭하고, 절연막(25)에 폭이 약 0.3μm정도로, 소스/드레인영역(24) 또는 배선(23b,23c)에 도달하는 구멍(27a∼27d)을 형성한다.
다음, 도 2(b)에 나타낸 바와 같이, 레지스트패턴(26)을 제거한 후, 새로운 포토리소그라피 공정에 의해, 후에 용량소자의 하부전극이 형성되는 영역에 구멍을 갖는 레지스트패턴(28)을 형성한다. 계속해서, 이 레지스트 패턴(28)을 마스크로 이용하여, 절연막(25)의 표면을 파내려 가, 구멍(27b,27c)의 윗쪽에, 깊이(D1)가 300nm인 홈(29a,29b)을 형성한다.
이어서, 도 3(c)에 나타낸 바와 같이, 레지스트패턴(28)을 제거하고, 홈(29a,29b) 및 구멍(27a,27b,27c,27d)을 매립하도록 절연막(25)의 표면에 스퍼터법을 이용하여 텅스텐막(30)을 퇴적한다. 여기서, 텅스텐막(30)의 막두께는 홈(29a,29b)을 매립할 수 있도록 D1보다 두껍게 하고, 또한 구멍(27a,27b,27c,27d)을 완전히 매립할 수 있도록 구멍폭의 2분의 1 이상인 것이 바람직하며, 이 실시예에서는 400nm으로 하였다.
이어서, 도 2(d)에 나타낸 바와 같이, CMP 법을 이용하여 절연막(25)의 표면이 노출될때까지, 텅스텐막(30)을 연마한다. 이로써, 구멍(27a,27d) 내에, 그 표면이 절연막(25)의 표면과 일치된 평탄한 면을 갖는 콘택트플러그(30a,30d)가 형성됨과 동시에, 구멍(27b,27c) 내 및 홈(29a,29b)내에, 그 표면이 절연막(25)의 표면과 일치된 평탄한 면을 갖는 콘택트플러그와 연결된 하부전극(30b,30c)이 형성된다.
다음, 도 2(e)에 도시된 바와 같이, CMP법에 의해 실리콘산화막 20nm과 실리콘질화막 20nm으로 이루어지는 절연막을 형성한다. 계속해서, 포토리소그라피 공정에 의해 형성된 레지스트패턴(32)을 마스크로 하여 절연막을 패터닝하여, 공통용량절연막(31)을 형성한다. 이로써, 구멍(27a,27d)내의 콘택트플러그(30a,30d)의 표면은 노출되고, 홈(29a,29b)내의 하부전극(30b,30c)의 표면은 공통용량절연막(31)으로 덮혀지게 된다.
다음, 도 2(f)에 나타낸 바와 같이, 레지스트패턴(32)을 제거하여, 얻어진 실리콘기판(21)상 전면에, AlCu 막(33)을 막두께 400nm으로 퇴적한다. AlCu 막(33)상에, 포토리소그라피 공정에 의해 레지스트패턴(34)을 형성한다.
이어서, 도 2(g)에 나타낸 바와 같이, 레지스트패턴(34)을 마스크로 이용하여, AlCu 막(33)을 패터닝하고, 공통상부전극(33b)과 금속배선(33a,33c)을 형성한다. 또한, AlCu 막(33)의 패터닝은, 상당히 평탄한 실리콘기판(21)의 표면상에서의 가공이므로, 포토리소그라피 공정 및 에칭 공정이 용이하다.
계속해서, 레지스트패턴(34)을 제거하고, 통상의 공정에 따라, 배선, 보호막형성공정등을 함에 의해, 배선(23b)에 접속된 하부전극(30b), 공통용량절연막(31) 및 공통 상부전극(33b)으로 이루어지는 MIM 타입의 용량소자(37), 배선(23c)에 접속된 하부전극(30c), 공통용량절연막(31) 및 공통상부전극(33b)으로 이루어지는 MIM 타입의 용량소자(38), 소스/드레인영역(24)과 접속된 콘택트플러그(30a)와 금속배선(33a)의 2층 구조 배선(35), 배선(23c)과 접속된 콘택트플러그(30d)와 금속배선(33c)의 2층 구조 배선(36)을 갖는 반도체장치가 형성된다. 이 결과, MIM 타입의 용량소자(38)는 하부전극(30c), 배선(23c), 콘택트플러그(30d) 및 금속배선(33c)을 통하여 제어회로와의 사이에서 신호 교환을 행할 수 있게 된다.
또한, 도 2(a) 내지 2(g)에는 표시되어 있지 않지만, 금속배선(33c)은 용량소자(37,38)가 형성된 영역이외의 영역에서, 반도체장치에서의 다른 회로의 배선으로 형성되어 있다.
또한, 용량소자(38)와 제어회로 사이의 신호 교환은 배선이나 콘택트 플러그를 통해서 행하는 것에 대해 설명하고 있지만, 실시예 1에서와 같이, 용량소자(38)의 하부전극(30c)을 연장시켜 직접 금속배선(33c)과 접속시킬 수도 있다.
본 발명에 의하면, 하부전극이 제 1 절연막의 홈내에 매립 형성되어있기 때문에, 하부전극의 표면을 제 1 절연막의 표면에 대하여 거의 평탄하게 할 수 있다. 따라서, 그 후의 용량절연막이나 상부전극등의 미세가공이 용이하고 또한 고정밀도로 할 수 있을 뿐만 아니라, 용량절연막이 평탄한 전극면들 사이에 고정된 구조로 되기 때문에, 전계집중도 되지 않고, 신뢰성이 높은 용량소자, 신뢰성이 높은 반도체장치를 용이하게 제조할 수 있다.
또한, 하부전극 및 상부전극을 구성하는 금속층이, 각각 용량소자가 형성되는 영역이외의 영역에서, 반도체회로를 구성하는 배선층으로서 이용될 수 있으므로, 별도로 배선층의 제조 공정을 추가하지 않고 다층 배선 구조를 실현할 수 있어서, 제조비용의 상승을 억제하여, 염가의 반도체장치를 제공할 수 있게 된다.
Claims (7)
- 반도체기판상에 형성되어, 그의 저면이 반도체기판에 도달하지 않는 홈을 갖는 제 1 절연막; 및상기 홈내에 매립 형성된 제 1 금속층으로 이루어지는 하부전극,상기 하부전극상에 형성된 제 2 절연막으로 이루어지는 용량절연막, 및 상기 하부전극 및 상기 용량절연막이 모두 형성된 영역에 형성되는 제 2 금속층으로 이루어지는 상부전극에 의해 구성된 용량소자를 포함함을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 2 금속층이 금속배선을 구성하는 반도체장치.
- 반도체기판상에 형성된 소자,상기 소자를 포함하는 반도체기판상에 형성되어, 그의 저면이 상기 소자에 도달하는 적어도 1개의 구멍과 상기 소자에 도달하지 않는 적어도 1개의 홈을 갖는 제 1 절연막,상기 구멍내에 매립 형성된 제 1 금속층으로 이루어지는 콘택트플러그,상기 홈내에 매립 형성된 제 1 금속층으로 이루어지는 하부전극 또는 배선층과,상기 하부전극상에 형성된 제 2 절연막으로 이루어지는 용량절연막,상기 하부전극 및 상기 용량절연막이 모두 형성된 영역에 형성되는 제 2 금속층으로 이루어지는 상부전극,상기 콘택트플러그상에 형성된 제 2 금속층으로 이루어지는 금속배선을 포함함을 특징으로 하는 반도체장치.
- 반도체기판상에 제 1 절연막을 퇴적하는 공정,상기 제 1 절연막에, 그의 저면이 상기 반도체기판에 도달하지 않는 홈을 형성하는 공정,상기 홈을 포함하는 제 1 절연막상에 제 1 금속층을 퇴적하는 공정,상기 제 1 금속층을 선택적으로 에칭하여 상기 홈 내부에만 하부전극을 형성하는 공정,상기 하부전극을 포함하는 제 1 절연막상에 제 2 절연막을 퇴적하는 공정,상기 제 2 절연막을 패터닝하여 상기 하부전극상에 용량절연막을 형성하는 공정,상기 용량절연막에 제 2 금속층을 퇴적하는 공정,상기 제 2 금속층을 선택적으로 에칭하여 상기 하부전극 및 상기 용량절연막이 모두 형성된 영역에 상부전극을 형성하는 공정을 포함함을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판상에 소자를 형성하는 공정,상기 소자상에 제 1 절연막을 퇴적하는 공정,상기 제 1 절연막에, 그의 저면이 상기 소자에 도달하는 적어도 1개의 구멍을 형성하는 공정,상기 제 1 절연막에, 그의 저면이 상기 소자에 도달하지 않는 적어도 1개의 홈을 형성하는 공정,상기 구멍과 상기 홈을 포함하는 제 1 절연막상에 제 1 금속층을 퇴적하는 공정,상기 제 1 금속층을 선택적으로 에칭하여 상기 구멍내에 콘택트플러그를 형성하고 상기 홈내에 하부전극 또는 배선층을 형성하는 공정,상기 콘택트플러그, 하부전극 및 배선층을 포함하는 제 1 절연막상에 제 2 절연막을 퇴적하는 공정,상기 제 2 절연막을 패터닝하여 상기 하부전극상에 용량절연막을 형성하는 공정,상기 용량절연막상에 제 2 금속층을 퇴적하는 공정,상기 제 2 금속층을 선택적으로 에칭하여 상기 하부전극 및 상기 용량절연막이 모두 형성된 영역에 상부전극을 형성하고, 상기 콘택트층상에 금속배선을 형성하는 공정을 포함함을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항 또는 제 5 항에 있어서, 상기 제 1 금속층을 제 1 절연막에 형성된 홈의 깊이보다 두껍게 퇴적하는 반도체장치의 제조방법.
- 제 5 항에 있어서, 상기 제 1 금속층을 제 1 절연막에 형성된 홈의 깊이보다 두껍고 구멍의 폭의 2분의 1 보다도 두껍게 퇴적하는 반도체장치의 제조방법.
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