EP1522103A1 - Feldeffekttransistor, zugehörige verwendung und zugehöriges herstellungsverfahren - Google Patents

Feldeffekttransistor, zugehörige verwendung und zugehöriges herstellungsverfahren

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EP1522103A1
EP1522103A1 EP03787593A EP03787593A EP1522103A1 EP 1522103 A1 EP1522103 A1 EP 1522103A1 EP 03787593 A EP03787593 A EP 03787593A EP 03787593 A EP03787593 A EP 03787593A EP 1522103 A1 EP1522103 A1 EP 1522103A1
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EP
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effect transistor
field effect
recess
connection
area
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EP03787593A
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English (en)
French (fr)
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Ronald Kakoschke
Helmut Tews
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Original Assignee
Infineon Technologies AG
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Publication date
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • the invention relates to a field effect transistor which contains a doped channel region, two connection regions, which are also referred to as drain or source, a control region, which is also referred to as gate, and an electrical insulation region between the control region and the channel region in a semiconductor layer.
  • the semiconductor layer is made of a material that has a specific electrical resistance between 10 ⁇ 4 ⁇ / cm to 10 8 ⁇ / cm (ohms per centimeter), for example silicon or gallium arsenide.
  • the semiconductor layer is, for example, a semiconductor substrate with an n-doping or p-doping.
  • SOI technology Silicon on Insulator
  • the field effect transistors are differentiated into n-channel transistors and p-channel transistors depending on the type of channel that is formed in the channel area.
  • a large number of field effect transistors are arranged in an integrated circuit arrangement, so that even small improvements or changes in the structure of a field effect transistor can lead to considerable improvements and increases in yield.
  • the field effect transistor according to the invention contains a recess in the semiconductor layer, in which the control region and the electrical insulation region are arranged.
  • the channel region runs in the semiconductor layer along the depression.
  • the depression has an opening in a surface of the semiconductor layer to be processed, in the vicinity of which there is a connection region.
  • the other connection area is further away from the opening than the connection area near the opening and is therefore referred to as the connection area remote from the opening.
  • the connection area remote from the opening lies, for example, at the end of the depression.
  • the opening is remote
  • the field effect transistor according to the invention is thus a field effect transistor whose channel region extends in the vertical direction to the surface of the semiconductor layer or at least transversely to this surface.
  • the area required for the field effect transistor is independent of the required channel length or only dependent on the channel area by a factor of less than one.
  • the integration of the transistor in an integrated electrical circuit is not more complex because of the inside of the
  • Semiconductor layer lying remote from the opening leads to the surface to be processed or with this upper surface is electrically conductively connected via an electrically conductive connection.
  • the two connection regions have the same dopant concentration and dopants of the same conductivity type, i.e. either n-type or p-type.
  • the channel area has a doping of the opposite conductivity type as the connection areas and borders on both connection areas. Additional doping regions between the connection regions are not present in this embodiment.
  • the channel area has a length that corresponds to at least two thirds of the depth of the depression.
  • the deepening is only made as deep as is necessary to achieve the required channel length.
  • the depression is a trench.
  • the length of the trench determines the transistor width, i.e. a relevant parameter of the field effect transistor.
  • the depression is a hole that has a depth that exceeds the diameter or the width of the hole, for example, by at least twice.
  • the diameter of the hole determines the transistor width.
  • the depth determines the gate length.
  • layers can be deposited very uniformly on the hole wall.
  • ⁇ of the channel region is located on both sides of the trench or along the entire circumference of the hole.
  • transistors can provide a relatively large transistor width easily ago ⁇ .
  • the channel region lies only on one side of the trench or only along part of the circumference of the hole. Transistors that only need a comparatively small width can thus be manufactured in a simple manner.
  • the areas on the trench or on the circumference of the hole which are not occupied by the channel area are used for arranging other components or as part of isolation areas.
  • connection area remote from the opening extends in the area of a plurality of depressions in which control areas are arranged.
  • the field effect transistor contains two, three or more wells, which are arranged in the manner of a cascade. Cascading leads to a further reduction in space requirements.
  • the connection area remote from the opening per field effect transistor only has to be brought to the surface once.
  • the depression for the control area and a depression filled with an electrical insulating material between the field effect transistor and an adjacent electronic component have the same depth. Both recesses can thus be produced in a simple way in a common lithography process.
  • the recess for the control region has a smaller depth than a completely filled with an electrical insulating material Ver ⁇ deepening between the field effect transistor and an adjacent electronic device. This measure allows the groove for the insulating narrowgonal ⁇ ren without compromising insulation compared to a wider insulation, however, is not so deep.
  • the individual elements of the field effect transistor have dimensions and / or a structure which allow the switching of voltages greater than 9 volts, greater than 15 volts, but less than 30 volts:
  • the insulation region has, for example, an insulation thickness of at least 15 nm (nanometers ) or at least 20 nm, the distance between the connection areas along the recess is at least 0.4 ⁇ m (micrometer), - the connection areas have a flat doping profile gradient of approximately 200 nm / decade compared to the doping profiles of planar field effect transistors.
  • the flat doping profile gradient can be generated in a simple manner due to the different penetration depths of the dopants.
  • the aforementioned measures can be used to produce field effect transistors which, in comparison to planar field effect transistors with the same electrical properties, require only less than half the area required.
  • the saving of space is particularly large in the range of the switching voltages mentioned and clearly outweighs the manufacturing outlay for producing the depression.
  • the invention also relates to the use of the field effect transistor, in particular the field effect transistor for the switching voltages mentioned, as a control transistor on a word line or a bit line of a memory cell array.
  • the switching voltages mentioned are required in particular for erasing, but also for programming non-volatile memory cells, such as so-called flash memories in which only several cells can be erased at the same time, or EEPROMs (Electrical Erasable Programmable Read Only Memory) ,
  • the field effect transistors according to the invention are used with a degree of integration of the memory cell field in which the memory cell field would take up less than 30 percent of the chip area of a memory unit when using planar field effect transistors for the control.
  • the invention also relates to a particularly simple production method for producing the field effect transistor according to the invention, in which: a semiconductor layer with a surface to be processed is provided, a connection region close to the surface and a connection region remote from the surface are doped into the semiconductor layer, at least one depression for a control region is etched from the connection area close to the surface to the connection area remote from the surface, an electrical insulating layer is deposited in the depression, and an electrically conductive control area is introduced into the depression.
  • the doping of the connection regions is carried out before the etching and the
  • connection area is doped which leads from the connection area remote from the surface to the surface.
  • the doping creates an electrically conductive connection in the semiconductor layer in a simple manner.
  • isolation depressions so-called isolation trenches
  • the isolation wells have the same depth as the depression for the control area.
  • the isolation wells are deeper than the control area well.
  • an additional lithography process is carried out in addition to the lithography process for producing the recess for the control area.
  • the isolation recesses are etched either to their entire depth or to the depth that they exceed the depth of the recess for the control area.
  • the depressions are etched using a common etching process in which wider depressions are etched considerably deeper than narrower depressions.
  • FIG. 3 shows the use of vertical field effect transistors for driving a memory cell array in an EEPROM
  • FIG. 4 shows a plan view of a vertical field effect transistor
  • FIG. 5 shows a section through a vertical field effect transistor with double cascaded gate
  • FIG. 6 shows a plan view of vertical field effect transistors connected in parallel with cylindrical gate regions.
  • a process sequence is explained below with which vertical transistors for switching voltages between 9 volts and 20 volts can be produced with any cascading of gate regions. Many process steps of the process sequence can be combined with process steps for producing other components of the same integrated circuit arrangement and carried out together, e.g. with process steps for the production of shallow trench isolation (STI - Shallow Trench Isolation) or of gate stacks of planar field effect transistors.
  • STI shallow trench isolation
  • Two process variants are explained, of which the first process variant relates to vertical field effect transistors with trenches of the same depth and is explained using FIGS. 1A to 1J:
  • FIG. 1A shows a p-doped semiconductor substrate 10.
  • an oxide layer 12 made of silicon dioxide is produced, which for example has a thickness of 5 nm and was produced at 800 ° C. by dry oxidation for an oxidation period of about ten minutes.
  • a nitride layer 14 is then deposited, for example made of silicon nitride.
  • the nitride layer 14 has a thickness of 100 nm, for example, and was produced, for example, using an LPCVD (Low Pressure Chemical Vapor Deposition) process. Subsequently, optional flat ones
  • Isolation trenches are produced in other areas of the silicon substrate 10.
  • a photoresist layer is then applied, exposed and developed on the nitride layer 14, a recess being created over the later drain region 16.
  • An ion implantation is then carried out, in which the drain region 16 is heavily n-doped, ie receives an n + - doping. The remnants of the photoresist layer are then removed.
  • a next lithography process for generating a source region 18 is then carried out.
  • a photoresist layer 20 is applied to the nitride layer 14.
  • the photoresist layer 20 is exposed and developed, a recess 22 being formed through which ions penetrate into the source region 18 to be doped during a subsequent ion implantation, see arrows 24.
  • the drain region 16 and the source region 18 can also be produced with the same photomask if they are to have the same lateral dimensions.
  • the distance from the surface of the semiconductor substrate 10 and thus from the top of the drain region 16 and the center of the source region 18 is 1 ⁇ m in the exemplary embodiment.
  • a concentration of approximately 10 20 cm -3 (doping atoms per cubic centimeter) is selected, for example, as the dopant concentration in the drain region 16 and in the source region 18.
  • a photoresist layer 50 is applied to the nitride layer 14.
  • the photoresist layer 50 is exposed and developed, so that a cutout 52 is formed above the edge regions of the drain region 16 or the source region 18.
  • ions penetrate in several successive implantation steps with decreasing implantation depths vertical connection region 54 n - doping.
  • the connection region 54 initially connects the drain region 16 and the source region 18. After the ion implantation represented by the arrows 56, the remnants of the photoresist layer 50 are removed.
  • the implantation steps can also be carried out at later times if this is more appropriate in the context of the overall process management, e.g. after the etching of trenches to produce the field effect transistor.
  • a hard mask layer 60 is then applied to the nitride layer 14.
  • the hard mask layer 60 consists, for example, of TEOS (tetraethyl orthosilicate).
  • TEOS tetraethyl orthosilicate
  • a photoresist layer is deposited on the hard mask layer 60, exposed and structured.
  • the hard mask 60 is then opened in areas 62, 64, 66 and 68 above trenches to be produced in an etching process.
  • the hard mask 60 is then used to produce trenches 70, 72, 74 and 76, which are lined up in this order along the drain region 16 and along the source region 18.
  • the trenches 70, 72 and 74 have a width B1 of, for example, 150 nm and a depth of, for example, 1 ⁇ m.
  • the trench 76 has a width B2, which in the exemplary embodiment is approximately twice as large as the width B1.
  • the trench 76 is also approximately 1 ⁇ m deep in the exemplary embodiment. All trenches 70 to 76 extend to the source region 18 and end approximately in the middle of the source region 18.
  • the trench 74 separates the drain region 16 from the connection region 54.
  • the trenches 70 to 76 are at their bottom more rounded than shown in the figures IC.
  • the remains of the hard mask 60 are then removed.
  • the residues of the nidrid layer 14 can then optionally be removed. In the exemplary embodiment, the remains of However, nitride layer 14 is not removed. As shown in FIG. 1D, an oxidation is then carried out to produce a thin sacrificial oxide layer 100 which is 10 nm thick, for example. The oxidation is carried out, for example, at a temperature of 800 ° C.
  • a sacrificial nitride layer 102 is then applied to the sacrificial oxide layer 100, which is, for example, 6 nm thick and is produced using an LPCVD process (Low Pressure Chemical Vapor Deposition).
  • a bottom oxide 120, 122, 124 or 126 is optionally introduced into the trenches 70 to 76, e.g. in an HDP process (High Density Plasma).
  • the oxide deposited using the HDP method is etched back using an etch-back process until only the bottom oxide 120, 122, 124 or 126 remains on the bottom of the trenches 70 to 76.
  • the trenches 70 to 76 are then undoped
  • Sacrificial polysilicon 130 padded.
  • the sacrificial polysilicon 130 is then removed in a planarization step up to the upper edge of the trenches 70 to 76, e.g. with the help of a chemical-mechanical polishing process.
  • a photoresist layer 140 is applied, exposed and developed on the planarized surface in a subsequent method step, with recesses 142, 144 and 146 being formed above the trench 70, 74 and 76, respectively.
  • the photoresist layer 140 is closed above the trench 72.
  • the sacrificial polysilicon 130 arranged in the trenches 70, 74 and 76 is then wet-chemically selectively etched to the sacrificial nitride layer 102. Bottom oxide 120, 124 and 126, respectively, remain in trenches 70, 74 and 76. Residues of photoresist layer 140 are then removed.
  • the sacrificial nitride layer 102 on the walls of the trenches 70, 74 and 76 can be removed in a subsequent etching step.
  • this is not absolutely necessary because the sacrificial nitride layer 102 can also remain in the trenches 70, 74 and 76.
  • insulation material 150 is then deposited in trenches 70, 74 and 76, e.g. TEOS.
  • the insulation material 150 also extends over the edge of the trenches 70, 74 and 76, so that it fills the trenches 70, 74 and 76 and at the same time acts as an insulation layer in other parts of the transistor.
  • a photoresist layer 160 is then applied, exposed and developed, so that a cutout 162 is formed above the trench 72 in which a gate region is to be formed.
  • the insulation layer 150 in the region of the cutout 162 is then removed.
  • sacrificial polysilicon 130 is removed from trench 72, e.g. using a wet chemical etching process selectively to the sacrificial nitride layer 102 within the trench 72.
  • the bottom oxide 122 remains in the trench 72.
  • the residues of the photoresist layer 160 are then removed.
  • the sacrificial nitride layer 102 and the sacrificial oxide layer 100 within the trench 72 are then removed using two etching processes.
  • the trench 72 is thus free for the deposition of a gate oxide in a subsequent process step.
  • the bottom oxide 122 remains on the bottom of the trench 72, which promotes the clean deposition of the gate oxide in the region of the corners of the trench 72 and in the region of the lower edges of the trench 72.
  • a gate oxide layer 170 is deposited on the sidewalls of the trench 72 using thermal oxidation.
  • the gate oxide layer 170 consists of for example made of silicon dioxide and has, for example, a thickness of 20 nm.
  • the oxidation for producing the gate oxide layer 170 is carried out, for example, in a temperature range from 800 ° C. to 1000 ° C.
  • amorphous silicon 172 is deposited in the trench 72, which is, for example, n-doped and thus electrically conductive.
  • the trench 72 is filled conformally, for example, using an LPCVD method, so that no holes or voids are created within the trench 72.
  • a chemical mechanical polishing process is performed, which stops on the insulating material 150.
  • An oxide cap is then optionally produced above the trench 72 at, for example, a temperature of 900 ° C. and an oxidation time of, for example, ten minutes in a wet oxidation process.
  • contact holes are etched, which lead to the drain region 16, to the connection region 54 or to the gate region formed by the amorphous silicon 172.
  • the known method steps for producing transistors are then carried out.
  • MOS transistor Metal Oxide Semiconductor
  • the gate length is equal to the distance from the source region 16 to the drain region 18, that is to say approximately the depth of the trench.
  • the gate width is equal to the length of the trench 72, which is not shown in the cross-sectional images.
  • a p-channel field effect transistor is basically produced in the same way as explained with reference to FIGS. 1A to IJ. However, an n-doped silicon substrate 10 or a correspondingly doped trough is assumed. The dopings generated with reference to FIGS. 1A to IJ are carried out with doping material of the opposite conductivity type.
  • a trench 76a corresponding to the trench 76 is produced with the trench width Bl, ie four trenches 70a to 76a have the same width Bl and the same depth.
  • FIG. 2A the same elements as in FIGS. 1A to 1B are denoted by the same reference numerals, but with a lower case letter a.
  • the trenches 70a to 76a thus run through recessed areas 62a to 68a of a hard mask layer 60a.
  • the hard mask layer 60a was applied to a nitride layer 14a, which in turn lies on a thin oxide layer 12a.
  • All trenches 70a to 76a lie in a silicon substrate 10a.
  • a drain region 16a which corresponds to the drain region 16, lies immediately below the oxide layer 12a.
  • the trenches 62a to 68a extend into a "buried" source region 18a.
  • the trenches 70a to 76a are then filled with a filler material 200 which can be easily removed selectively against silicon, for example a photoresist, polycrystalline germanium or polycrystalline silicon germanium.
  • the filler material 200 is subsequently removed from the trenches 70a and 76a again using an etching step after a lithography process has been carried out.
  • An additional etching is then carried out, in which the trenches 70a and 76a are deepened, so that their bottom 202 and 204 is clearly below the source region 18a.
  • p-field effect transistors can also be produced.
  • the length of the gate region is likewise essentially determined by the depth of the trench 72a.
  • the insulation to the adjacent component has only a width B1 of the deep trench 76a, for example only around 100 to 200 nm.
  • FIG. 3 shows the use of vertical field effect transistors 220 to 226 of a memory cell array 230.
  • the vertical field effect transistors 220 to 226 are part of a control unit 232 which is separated from the memory cell array 230 in FIG. 3 by a broken line 234.
  • the control unit 232 controls the memory cell array 230, for example according to the so-called NOR method or according to the NAND method.
  • the vertical transistors 220 to 226 were manufactured using a method as was explained above with reference to FIGS. 1A to IJ or 2A and 2B.
  • Connections 240, 242, 244 and 246 of transistors 220, 222, 224 and 226 are in this order at potentials of 10 volts, 16 volts, -10 volts and +10 volts.
  • Gate connections 250 to 256 of transistors 220 to 226 are controlled by a control unit (not shown) in order to control memory cells of memory cell array 230 in accordance with a programming method or erasure method. However
  • FIG. 3 shows a basic circuit for a memory cell 260 of the memory cell array 230. Additional memory cells of a memory matrix are indicated by arrows 262. The other memory cells of the memory cell array 230 are constructed like the memory cell 260.
  • the memory cell 260 contains a memory transistor 264 and a drive transistor 266.
  • the memory transistor 264 is a field effect transistor with a charge-storing intermediate layer 268 between a gate connection 270 and a channel region.
  • the gate terminal 270 is connected to a word line 272, which leads to a terminal 274 of the transistor 224 and to a terminal 276 of the transistor 226.
  • a connection 278 of the transistor 264 leads to an auxiliary line 280, the potential of which for programming and erasing the memory cell 260 has no influence.
  • a terminal 282 of transistor 264 is connected to a terminal 284 of transistor 266.
  • a gate connection 286 of the transistor 266 leads to a further word line 288, which is connected to a connection 290 of the transistor 220 and to a connection 292 of the transistor 222.
  • a connection 294 of the transistor 266 is connected to a bit line 296, to which the control unit 232 connects Program a voltage of 6 volts and when erasing memory cell 260 a voltage of 0 volts is applied.
  • the memory cells explained with reference to FIG. 3 are memory cells of an EEPROM.
  • flash memory modules there is only one memory transistor in a memory cell 260.
  • a drive transistor 266 is not required.
  • memory transistor 264 and drive transistor 266 are implemented in one transistor, i.e. in a so-called split gate transistor.
  • FIG. 4 shows a plan view of the vertical field effect transistor 222, which was produced in accordance with the first process variant.
  • a rectangle 300 circumscribes the chip area required for transistor 222, including one
  • An insulation distance AI in the longitudinal direction of the rectangle 300 has the width Bl of the trench 76.
  • An insulation distance A2 in the transverse direction of the rectangle 300 also has the width Bl.
  • a trench length L 1 is also shown in FIG. Since the walls on both sides of the trench 72 contribute to the transistor width, the electrically effective width W is twice as long as the trench length L1.
  • FIG. 4 also shows source contacts 310 to 314, which lead to the buried source region 18 via the connection region 54.
  • Two drain contacts 324 and 326 to the right of the trench 72 lead to the drain region between the trench 72 and the trench 74.
  • the substrate contacts 340 and 342 are isolated from the drain region 16. By using the substrate contacts 340 and 342, separate n, p and so-called triple wells, as are common today, can be omitted.
  • the drain region is at the end of the trenches 70 to 76 and the source region is in the vicinity of the substrate surface.
  • FIG. 5 shows a cross section through a vertical field effect transistor 350 with double cascaded gate regions.
  • the field effect transistor 350 When producing the field effect transistor 350, four trenches 70b, 72b, 74b and 76b are produced which correspond to the trenches 70 to 76 and the trenches 70a to 76a. However, an additional trench 352, which has the same dimensions and the same fillings as the trench 72b, was produced between the trench 72b and the trench 74b.
  • the distance between the trenches 72b and 74b in the transistor 350 is approximately twice as large as the distance between the trenches 72 and 74 or between the trenches 72a and 74a in order to make room for the trench 352.
  • the channel is formed along vertical side walls 360 to 366 of the trench 72b or the trench 352. Arrows 370 to 376 indicate four times the current flow from drain regions 16c to a source region 18c.
  • the control areas in the trenches 72b and 352 are electrically connected in parallel, see connections 380.
  • the drain regions 16c are also connected electrically in parallel, see connections 382.
  • the channel length 1 of a channel is represented by an arrow in FIG.
  • control areas or more than four channel areas are cascaded in one transistor.
  • transistors with a minimal width W are also used in the control units for controlling a memory cell array.
  • the highly doped connection region 54, 54a or 54b can directly connect to the trench 72b for the control area.
  • the channel is only formed on a trench wall, e.g. on the wall 360 of the trench 72b.
  • FIG. 6 shows a plan view of three vertical field effect transistors 400, 402 and 404 connected in parallel, which have cylindrical depressions for the control regions instead of the trenches.
  • cylindrical depressions are particularly suitable for very wide transistors, because the reduction in layout width is particularly high with cylindrical depressions.
  • U 2 Pi r, where U is the circumference or width, Pi is the number of the same name and r is the radius of the cylindrical recess.
  • the channel region is completely insulated from the substrate, namely laterally through the trenches and in depth through the buried source or drain region. Because of this arrangement, a resembles such a transistor in a way a SOI transistor (Silicon On Insulator).
  • SOI transistor Silicon On Insulator
  • punch strength of SOI transistors is significantly better than that of bulk transistors. This advantage is also transferred to the vertical field effect transistors. This can reduce the depth of the vertical transistors.
  • the so-called driver capability of the vertical field-effect transistor is increased by adopting properties of an SOI transistor.
  • the transistor width can thereby be reduced while the electrical properties remain the same.

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Abstract

Erläutert wird ein vertikaler Feldeffekttransistor mit einer Halbleiterschicht (10),in der entlang einer Vertiefung (72) ein dotierter Kanalbereich angeordnet ist. Ein"vergrabener" Anschlussbereich (18, 54) führt bis zu einer Oberfläche der Halbleiterschicht (10). Ein zweiter Anschlussbereich (16) ist in der Nähe der Öffnung der Vertiefung an der gleichen Oberfläche angeordnet. Vorzugsweise werden auch Isoliervertiefungen (70, 74, 76) zwischen dem Kanalbereich und einer leitenden Zuführung (54) sowie zwischen dem Feldeffekttransistor und einem benachbarten elektrischen Bauelement hergestellt. Der Feldeffekttransistor hat hervorragende elektrische Eigenschaften und ist einfach herzustellen.

Description

Beschreibung
Feldeffekttransistor, zugehörige Verwendung und zugehöriges Herstellungsverfahren
Die Erfindung betrifft einen Feldeffekttransistor, der in einer Halbleiterschicht einen dotierten Kanalbereich, zwei Anschlussbereiche, die auch als Drain bzw. Source bezeichnet werden, einen Steuerbereich, der auch als Gate bezeichnet wird, und einen elektrischen Isolierbereich zwischen dem Steuerbereich und dem Kanalbereich enthält.
Die Halbleiterschicht besteht aus einem Material, das einen spezifischen elektrischen Widerstand zwischen 10~4 Ω/cm bis 108 Ω/cm (Ohm pro Zentimeter) hat, beispielsweise Silizium oder Galliumarsenid. Die Halbleiterschicht ist beispielsweise ein Halbleitersubstrat mit einer n-Dotierung oder p- Dotierung. Jedoch gibt es auch Technologien, bei denen die Halbleiterschicht auf einem isolierenden Substrat aufgebracht worden ist, z.B. gemäß der SOI-Technik (Silicon on Insula- tor) .
Die Feldeffekttransistoren werden abhängig von der Art des sich im Kanalbereich ausbildenden Kanals in n-Kanaltran- sistoren und p-Kanaltransistoren unterschieden.
Eine Vielzahl von Feldeffekttransistoren wird in einer integrierten Schaltungsanordnung angeordnet, so dass bereits kleine Verbesserungen oder Veränderungen am Aufbau eines Feldef- fekttransistors zu erheblichen Verbesserungen und Ausbeutesteigerungen führen können.
Es ist Aufgabe der Erfindung, einen einfach aufgebauten Feldeffekttransistor anzugeben, der sich insbesondere auf einfa- ehe Art herstellen lässt und der insbesondere mit einem klei¬ nen Flächenbedarf bezogen auf die Oberfläche der zu prozes¬ sierenden Halbleiterscheibe hergestellt werden kann. Außerdem sollen eine zugehörige Verwendung und ein zugehöriges Herstellungsverfahren angegeben werden.
Die auf den Feldeffekttransistor bezogene Aufgabe wird durch einen Feldeffekttransistor mit den im Patentanspruch 1 angegebenen Merkmalen gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.
Der erfindungsgemäße Feldeffekttransistor enthält in der Halbleiterschicht eine Vertiefung, in der der Steuerbereich und der elektrische Isolierbereich angeordnet sind. Der Kanalbereich verläuft in der Halbleiterschicht entlang der Vertiefung. Die Vertiefung hat in einer zu prozessierenden Oberfläche der Halbleiterschicht eine Öffnung, in deren Nähe der eine Anschlussbereich liegt. Der andere Anschlussbereich ist weiter von der Öffnung entfernt als der öffnungsnahe Anschlussbereich und wird deshalb als öffnungsferner Anschlussbereich bezeichnet. Der öffnungsferne Anschlussbereich liegt beispielsweise am Ende der Vertiefung. Bei dem erfin- dungsgemäßen Feldeffekttransistor führt der öffnungsferne
Anschlussbereich aus dem Inneren der Halbleiterschicht bis zu einer die Öffnung enthaltenden Oberfläche der Halbleiterschicht oder ist mit einer elektrisch leitenden Verbindung elektrisch leitend verbunden, die zu der Oberfläche führt.
Der erfindungsgemäße Feldeffekttransistor ist somit ein Feldeffekttransistor, dessen Kanalbereich sich in vertikaler Richtung zu der Oberfläche der Halbleiterschicht oder zumindest quer zu dieser Oberfläche erstreckt. Dadurch wird die für den Feldeffekttransistor benötigte Fläche von der benötigten Kanallänge unabhängig oder bei Schräglage des Kanalbereiches nur über einen Faktor kleiner als Eins abhängig. Im Vergleich zu einem planaren Feldeffekttransistor ist die Integration des Transistors in eine integrierte elektrische Schaltung aber nicht aufwendiger, weil der im Inneren der
Halbleiterschicht liegende öffnungsferne Anschlussbereich zu der zu prozessierenden Oberfläche führt oder mit dieser Ober- fläche über eine elektrisch leitende Verbindung elektrisch leitend verbunden ist.
Bei einer Weiterbildung des erfindungsgemäßen Feldeffekttran- sistors haben die beiden Anschlussgebiete die gleiche Dotierstoffkonzentration und Dotierstoffe des gleichen Leitungstyps, d.h. entweder n-leitend oder p-leitend. Der Kanalbereich hat bei einer Ausgestaltung eine Dotierung des entgegengesetzten Leitungstyps wie die Anschlussgebiete und grenzt an beide Anschlussgebiete. Zusätzliche Dotierbereiche zwischen den Anschlussgebieten sind bei dieser Ausgestaltung nicht vorhanden.
Bei einer nächsten Ausgestaltung hat der Kanalbereich eine Länge, die mindestens zwei Dritteln der Tiefe der Vertiefung entspricht. Die Vertiefung wird bei dieser Weiterbildung nur so tief eingebracht, wie es zum Erzielen der erforderlichen Kanallänge erforderlich ist.
Bei einer anderen Weiterbildung ist die Vertiefung ein Graben. Die Länge des Grabens bestimmt die Transistorweite, d.h. einen maßgeblichen Parameter des Feldeffekttransistors. Bei einer alternativen Weiterbildung ist die Vertiefung ein Loch, das eine Tiefe hat, die den Durchmesser bzw. die Breite des Loches beispielsweise um mindestens das Zweifache übersteigt. Der Durchmesser des Loches bestimmt die Transistorweite. Die Tiefe bestimmt die Gatelänge. Insbesondere bei zylinderförmi- gen Löchern lassen sich Schichten an der Lochwand sehr gleichmäßig abscheiden.
Bei einer nächsten Weiterbildung des erfindungsgemäßen Feld¬ effekttransistors liegt der Kanalbereich auf beiden Seiten des Grabens oder entlang des gesamten Umfangs des Loches. Durch diese Maßnahmen lassen sich auch Transistoren mit einer vergleichsweise großen Transistorweite auf einfache Art her¬ stellen. Bei einer alternativen Weiterbildung liegt dagegen der Kanalbereich nur auf einer Seite des Grabens oder nur entlang eines Teils des Umfangs des Loches. Transistoren, die nur eine vergleichsweise kleine Weite benötigen, lassen sich so auf einfache Art herstellen. Die nicht vom Kanalbereich belegten Bereiche am Graben oder am Umfang des Loches werden zum Anordnen anderer Bauelemente oder als Teil von Isolierbereichen genutzt.
Bei einer nächsten Weiterbildung des erfindungsgemäßen Verfahrens erstreckt sich der öffnungsferne Anschlussbereich im Bereich von mehreren Vertiefungen, in denen Steuerbereiche angeordnet sind. Beispielsweise enthält der Feldeffekttransistor zwei, drei oder mehr Vertiefungen, die nach Art einer Kaskade aufgereiht sind. Das Kaskadieren führt zu einer weiteren Verringerung des Flächenbedarfs. Außerdem muss der öffnungsferne Anschlussbereich je Feldeffekttransistor unabhängig von der Anzahl der Kaskadierungen nur einmal an die Oberfläche geführt werden.
Bei einer nächsten Weiterbildung hat die Vertiefung für den Steuerbereich und eine mit einem elektrischen Isoliermaterial gefüllte Vertiefung zwischen dem Feldeffekttransistor und einem benachbarten elektronischen Bauelement die gleiche Tiefe. Beide Vertiefungen lassen sich so auf einfache Art in einem gemeinsamen Lithografieprozess herstellen.
Bei einer alternativen Weiterbildung hat dagegen die Vertiefung für den Steuerbereich eine kleinere Tiefe als eine voll- ständig mit einem elektrischen Isoliermaterial gefüllte Ver¬ tiefung zwischen dem Feldeffekttransistor und einem benachbarten elektronischen Bauelement. Diese Maßnahme gestattet es, die Vertiefung für das Isoliermaterial schmaler auszufüh¬ ren, ohne dass die Isolierfähigkeit im Vergleich zu einer breiteren Isolierung, die jedoch nicht so tief ist, zu beeinträchtigen. Bei einer nächsten Weiterbildung haben die einzelnen Elemente des Feldeffekttransistors Abmessungen und/oder eine Struktur, die das Schalten von Spannungen größer 9 Volt, größer 15 Volt, jedoch kleiner als 30 Volt zulassen: - der Isolierbereich hat beispielsweise eine Isolierstärke von mindestens 15 nm (Nanometer) oder von mindestens 20 nm, der Abstand zwischen den Anschlussbereichen entlang der Vertiefung beträgt mindestens 0,4 μm (Mikrometer), - die Anschlussbereiche haben einen flachen Dotierprofilgradienten von etwa 200 nm / Dekade im Vergleich zu den Dotierprofilen planarer Feldeffekttransistoren. Insbesondere lässt sich der flache Dotierprofilgradient aufgrund unterschiedlicher Eindringtiefen der Dotierstoffe auf einfache Art erzeugen.
Durch die genannten Maßnahmen lassen sich Feldeffekttransistoren erzeugen, die im Vergleich zu planaren Feldeffekttransistoren mit den gleichen elektrischen Eigenschaften, nur weniger als die Hälfte des Flächenbedarfs benötigen. Die Einsparung von Fläche ist in dem genannten Bereich der Schaltspannungen besonders groß und überwiegt den herstellungstechnischen Aufwand zum Herstellen der Vertiefung deutlich.
Die Erfindung betrifft außerdem eine Verwendung des Feldeffekttransistors, insbesondere des Feldeffekttransistors für die genannten Schaltspannungen, als Ansteuerungstransistor an einer Wortleitung oder einer Bitleitung eines Speicherzellen- feldes. Die genannten Schaltspannungen sind insbesondere zum Löschen aber auch zum Programmieren von nicht-flüchtigen Speicherzellen erforderlich, wie z.B. von sogenannten Flash- Speichern, bei denen sich nur mehrere Zellen gleichzeitig löschen lassen, oder von EEPROMs (Electrical Erasable Pro- gra mable Read Only Memory) . Insbesondere werden die erfindungsgemäßen Feldeffekttransistoren bei einem Integrationsgrad des Speicherzellenfeldes eingesetzt, bei dem das Speicherzellenfeld weniger als 30 Prozent der Chipfläche einer Speichereinheit bei Verwendung von planaren Feldeffekttransistoren für die Ansteuerung einnehmen würde .
Die Erfindung betrifft außerdem ein besonders einfaches Herstellungsverfahren zum Herstellen des erfindungsgemäßen Feld- effekttransistors, bei dem: eine Halbleiterschicht mit einer zu prozessierenden Oberfläche bereitgestellt wird, ein oberflächennaher Anschlussbereich und ein oberflächenferner Anschlussbereich in die Halbleiterschicht ein- dotiert werden, mindestens eine Vertiefung für einen Steuerbereich vom oberflächennahen Anschlussbereich bis zum oberflächenfernen Anschlussbereich geätzt wird, eine elektrische Isolierschicht in der Vertiefung abge- schieden wird, und in die Vertiefung ein elektrisch leitfähiger Steuerbereich eingebracht wird.
Bei einer Weiterbildung des erfindungsgemäßen Verfahrens wird das Dotieren der Anschlussbereiche vor dem Ätzen und dem
Füllen der Vertiefungen ausgeführt, so dass sich eine einfache Prozessierung ergibt.
Bei einer nächsten Weiterbildung wird ein Verbindungsbereich dotiert, der von dem oberflächenfernen Anschlussbereich zur Oberfläche führt. Durch das Dotieren wird auf einfache Art eine elektrisch leitende Verbindung in der Halbleiterschicht hergestellt .
Bei einer anderen Weiterbildung werden gleichzeitig mit der Vertiefung für den Steuerbereich Isoliervertiefungen geätzt, sogenannte Isoliergräben. Die Isoliervertiefungen haben bei einer Ausgestaltung die gleiche Tiefe wie die Vertiefung für den Steuerbereich. Bei einer Alternative sind die Isoliervertiefungen tiefer als die Vertiefung für den Steuerbereich.
Zur Herstellung der Isoliervertiefung wird bei einer Weiterbildung ein zusätzliches Lithografieverfahren zu den Lithografieverfahren zur Herstellung der Vertiefung für den Steuerbereich ausgeführt. Bei dem zusätzlichen Lithografieverfahren werden die Isoliervertiefungen entweder in ihrer gesamten Tiefe oder in der Tiefe geätzt, in der sie die Tiefe der Vertiefung für den Steuerbereich überschreiten.
Bei einer anderen Weiterbildung mit unterschiedlich tiefen Vertiefungen werden die Vertiefungen jedoch mit einem gemein- samen Atzprozess geätzt, bei dem breitere Vertiefungen erheblich tiefer geätzt werden als schmalere Vertiefungen.
Andere Weiterbildungen sind der folgenden Beschreibung von Ausführungsbeispielen zu entnehmen. Im Folgenden werden Aus- führungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
Figuren 1A bis 1J
Zwischenstufen beim Herstellen eines vertikalen Feldeffekttransistors gemäß einem ersten Ausführungsbeispiel,
Figur 2A und 2B
Zwischenstufen beim Herstellen eines vertikalen Feldeffekttransistors gemäß einem zweiten Ausfüh¬ rungsbeispiel,
Figur 3 den Einsatz von vertikalen Feldeffekttransistoren zur Ansteuerung eines Speicherzellenfeldes in einein EEPROM, Figur 4 eine Draufsicht auf einen vertikalen Feldeffekttransistor,
Figur 5 einen Schnitt durch einen vertikalen Feldeffekt- transistor mit zweifach kaskadierten Gate-
Bereichen, und
Figur 6 eine Draufsicht auf parallel geschaltete vertikale Feldeffekttransistoren mit zylinderförmigen Gate- Bereichen.
Im Folgenden wird eine Prozessfolge erläutert, mit der vertikale Transistoren für Schaltspannungen zwischen 9 Volt und 20 Volt mit einer beliebigen Kaskadierung von Gatebereichen hergestellt werden können. Viele Prozessschritte der Prozessfolge können mit Prozessschritten zur Herstellung anderer Bauelemente der gleichen integrierten Schaltungsanordnung kombiniert und gemeinsam durchgeführt werden, z.B. mit Prozessschritten zur Herstellung von flachen Grabenisolationen (STI - Shallow Trench Isolation) oder von Gate-Stapeln plana- rer Feldeffekttransistoren. Es werden zwei Prozessvarianten erläutert, von denen die erste Prozessvariante vertikale Feldeffekttransistoren mit Gräben gleicher Tiefe betrifft und an Hand der Figuren 1A bis 1J erläutert wird:
Figur 1A zeigt ein p-dotiertes Halbleitersubstrat 10. In einem ersten Verfahrensschritt wird eine Oxidschicht 12 aus Siliziumdioxid erzeugt, die beispielsweise eine Dicke von 5 nm hat und bei 800 °C durch eine trockene Oxidation während einer Oxidationsdauer von etwa zehn Minuten erzeugt worden ist. Anschließend wird eine Nitridschicht 14 abgeschieden, beispielsweise aus Siliziumnitrid. Die Nitridschicht 14 hat beispielsweise eine Dicke von 100 nm und wurde beispielsweise mit Hilfe eines LPCVD-Verfahrens (Low Pressure Chemical Vapor Deposition) erzeugt. Anschließend werden optional flache
Isolationsgräben in anderen Bereichen des Siliziumsubstrats 10 erzeugt. Im Rahmen eines Lithografieverfahrens für einen Drain-Bereich 16 wird anschließend eine Fotolackschicht auf der Nitridschicht 14 aufgebracht, belichtet und entwickelt, wobei eine Aussparung über dem späteren Drain-Bereich 16 entsteht. Anschließend wird eine Ionenimplantation durchgeführt, bei der der Drain-Bereich 16 stark n-dotiert wird, d.h. eine n+- Dotierung erhält. Die Reste der Fotolackschicht werden dann entfernt .
Anschließend wird ein nächstes Lithografieverfahren zur Erzeugung eines Source-Bereiches 18 durchgeführt. Dazu wird eine Fotolackschicht 20 auf die Nitridschicht 14 aufgebracht. Die Fotolackschicht 20 wird belichtet und entwickelt, wobei eine Aussparung 22 entsteht, durch die bei einer folgenden Ionenimplantation, siehe Pfeile 24, Ionen bis in den zu dotierenden Source-Bereich 18 dringen.
Der Drain-Bereich 16 und der Source-Bereich 18 lassen sich auch mit der gleichen Fotomaske herstellen, wenn sie gleiche laterale Ausdehnungen haben sollen.
Der Abstand von der Oberfläche des Halbleitersubstrates 10 und damit von der Oberseite des Drain-Bereiches 16 und der Mitte des Source-Bereiches 18 beträgt im Ausführungsbeispiel 1 μm. Als Dotierstoffkonzentration im Drain-Bereich 16 und im Source-Bereich 18 wird beispielsweise eine Konzentration von etwa 1020 cm-3 (Dotieratome pro Kubikzentimer) gewählt.
Wie in Figur 1B dargestellt, wird nach dem Entfernen der
Reste der Fotolackschicht 20 eine Fotolackschicht 50 auf die Nitridschicht 14 aufgebracht. Die Fotolackschicht 50 wird belichtet und entwickelt, so dass eine Aussparung 52 oberhalb der Randbereiche des Drain-Bereiches 16 bzw. des Source- Bereiches 18 entsteht. Durch die Aussparung 52 hindurch dringen in mehreren aufeinanderfolgenden Implantationsschritten mit kleiner werdenden Implantationstiefen Ionen, die einen vertikalen Verbindungsbereich 54 n--dotieren. Der Verbindungsbereich 54 verbindet im Ausführungsbeispiel zunächst den Drain-Bereich 16 und den Source-Bereich 18. Nach der durch die Pfeile 56 dargestellten Ionenimplantation werden die Reste der Fotolackschicht 50 entfernt.
Die Implantationsschritte lassen sich auch zu späteren Zeitpunkten ausführen, wenn dies im Rahmen der Gesamtprozessführung zweckmäßiger ist, z.B. nach der Ätzung von Gräben zur Herstellung des Feldeffekttransistors.
Wie in Figur IC gezeigt, wird anschließend eine Hartmaskenschicht 60 auf der Nitridschicht 14 aufgebracht. Die Hartmaskenschicht 60 besteht beispielsweise aus TEOS (Tetra-Ethyl- Ortho-Silicate) . In einem Lithografieverfahren wird auf der Hartmaskenschicht 60 eine Fotolackschicht abgeschieden, belichtet und strukturiert. Danach wird die Hartmaske 60 in Bereichen 62, 64, 66 und 68 oberhalb von zu erzeugenden Gräben in einem Atzprozess geöffnet. In einem folgenden RIE- Ätzschritt wird dann die Hartmaske 60 zum Erzeugen von Gräben 70, 72, 74 und 76 genutzt, die in dieser Reihenfolge entlang des Drain-Bereiches 16 bzw. entlang des Source-Bereiches 18 aufgereiht sind. Die Gräben 70, 72 und 74 haben eine Breite Bl von beispielsweise 150 nm und eine Tiefe von beispielswei- se 1 μm. Der Graben 76 hat eine Breite B2, die im Ausführungsbeispiel etwa doppelt so groß wie die Breite Bl ist. Auch der Graben 76 ist im Ausführungsbeispiel etwa 1 μm tief. Alle Gräben 70 bis 76 reichen bis zum Source-Bereich 18 und enden etwa in der Mitte des Source-Bereiches 18. Der Graben 74 trennt den Drain-Bereich 16 vom Verbindungsbereich 54. Bei einem anderen Ausführungsbeispiel sind die Gräben 70 bis 76 an ihrem Boden stärker abgerundet als in den Figuren IC dargestellt .
Anschließend werden die Reste der Hartmaske 60 entfernt.
Optional lassen sich anschließend die Reste der Nidridschicht 14 entfernen. Im Ausführungsbeispiel werden die Reste der Nitridschicht 14 jedoch nicht entfernt. Wie in Figur 1D dargestellt, wird danach eine Oxidation zur Erzeugung einer dünnen Opferoxidschicht 100 durchgeführt, die beispielsweise 10 nm dick ist. Die Oxidation wird beispielsweise bei einer Temperatur von 800 °C durchgeführt.
Auf die Opferoxidschicht 100 wird danach eine Opfernitridschicht 102 aufgebracht, die beispielsweise 6 nm dick ist und mit Hilfe eines LPCVD-Verfahrens (Low Pressure Chemical Vapor Deposition) erzeugt wird.
Wie in Figur 1E gezeigt, wird optional in die Gräben 70 bis 76 jeweils ein Bodenoxid 120, 122, 124 bzw. 126 eingebracht, z.B. in einem HDP-Verfahren (High Density Plasma). Das mit Hilfe des HDP-Verfahrens abgeschiedene Oxid wird mit Hilfe eines Rückätzprozesses zurückgeätzt, bis nur noch das Bodenoxid 120, 122, 124 bzw. 126 am Boden der Gräben 70 bis 76 verbleibt .
Die Gräben 70 bis 76 werden danach mit einem undotierten
Opferpolysilizium 130 aufgefüllt. Das Opferpolysilizium 130 wird danach in einem Planarisierungsschritt bis an die Oberkante der Gräben 70 bis 76 abgetragen, z.B. mit Hilfe eines chemisch-mechanischen Polierverfahrens .
Wie in Figur 1F gezeigt, wird in einem folgenden Verfahrensschritt eine Fotolackschicht 140 auf die planarisierte Fläche aufgebracht, belichtet und entwickelt, wobei Aussparungen 142, 144 und 146 oberhalb des Grabens 70, 74 bzw. 76 entste- hen. Oberhalb des Grabens 72 ist die Fotolackschicht 140 dagegen geschlossen. Das in den Gräben 70, 74 und 76 angeordnete Opferpolysilizium 130 wird danach nass-chemisch selektiv zu der Opfernitridschicht 102 geätzt. In den Gräben 70, 74 und 76 verbleibt das Bodenoxid 120, 124 bzw. 126. Reste der Fotolackschicht 140 werden danach entfernt. Optional lässt sich in einem folgenden Ätzschritt die Opfernitridschicht 102 an den Wänden der Gräben 70, 74 und 76 entfernen. Dies ist jedoch nicht zwingend erforderlich, weil die Opfernitridschicht 102 auch in den Gräben 70, 74 bzw. 76 verbleiben kann.
Wie in Figur IG dargestellt, wird anschließend in den Gräben 70, 74 und 76 Isolationsmaterial 150 abgelagert, z.B. TEOS . Das Isolationsmaterial 150 erstreckt sich auch über den Rand der Gräben 70, 74 und 76, so dass es die Gräben 70, 74 und 76 füllt und zugleich in anderen Teilen des Transistors als Isolationsschicht wirkt.
Wie in Figur 1H gezeigt, wird anschließend eine Fotolack- schicht 160 aufgebracht, belichtet und entwickelt, so dass eine Aussparung 162 oberhalb des Grabens 72 entsteht, in dem ein Gate-Bereich ausgebildet werden soll. Danach wird die Isolationsschicht 150 im Bereich der Aussparung 162 entfernt. In einem folgenden Prozessschritt wird das Opferpolysilizium 130 aus dem Graben 72 entfernt, z.B. mit Hilfe eines nasschemischen Ätzprozesses selektiv zu der Opfernitridschicht 102 innerhalb des Grabens 72. Es verbleibt das Bodenoxid 122 im Graben 72. Die Reste der Fotolackschicht 160 werden anschließend entfernt.
Wie in Figur II gezeigt, werden dann die Opfernitridschicht 102 und die Opferoxidschicht 100 innerhalb des Grabens 72 mit Hilfe zweier Ätzprozesse entfernt. Damit ist der Graben 72 frei für die Abscheidung eines Gateoxids in einem nachfolgen- den Verfahrensschritt. Am Boden des Grabens 72 verbleibt weiterhin das Bodenoxid 122, das die saubere Abscheidung des Gateoxids im Bereich der Ecken des Grabens 72 und im Bereich der unteren Kanten des Grabens 72 begünstigt.
Wie in Figur IJ gezeigt, wird eine Gateoxidschicht 170 an den Seitenwänden des Grabens 72 mit Hilfe einer thermischen Oxidation abgeschieden. Die Gateoxidschicht 170 besteht bei- spielsweise aus Siliziumdioxid und hat beispielsweise eine Dicke von 20 nm. Die Oxidation zum Erzeugen der Gateoxidschicht 170 wird beispielsweise in einem Temperaturbereich von 800°C bis 1000°C durchgeführt.
In einem folgenden Verfahrensschritt wird im Graben 72 amorphes Silizium 172 abgeschieden, das beispielsweise n-dotiert und damit elektrisch leitfähig ist. Der Graben 72 wird beispielsweise mit Hilfe eines LPCVD-Verfahrens konform gefüllt, so dass keine Löcher bzw. Voids innerhalb des Grabens 72 entstehen. Danach wird ein chemisch-mechanisches Polierverfahren durchgeführt, das auf dem Isoliermaterial 150 stoppt.
Optional wird anschließend eine Oxidkappe oberhalb des Gra- bens 72 bei beispielsweise einer Temperatur von 900 °C und einer Oxidationsdauer von beispielsweise zehn Minuten in einem Nassoxidationsprozess erzeugt.
In nachfolgenden Verfahrensschritten werden Kontaktlöcher geätzt, die zum Drain-Bereich 16, zum Verbindungsbereich 54 bzw. zu dem durch das amorphe Silizium 172 gebildeten Gate- Bereich führen. Danach werden die bekannten Verfahrensschritte zum Herstellen von Transistoren ausgeführt.
Der entstandene MOS Transistor (Metal Oxide Semiconductor) mit vertikalem Kanal kann wie folgt beschrieben werden:
- Sourcegebiet 16,
- Draingebiet 18 mit elektrischem Anschluss 54 des Draingebiets, - Kanalgebiet (active area) 180 und 182.
Die Gatelänge ist gleich der Entfernung von dem Sourcegebiet 16 zum Draingebiet 18, also etwa gleich der Tiefe des Grabens. Die Gateweite ist gleich der in den Querschnittsbildern nicht gezeigten Länge des Grabens 72. Die Herstellung eines p-Kanal-Feldeffekttransistors erfolgt grundsätzlich auf die gleiche Art und Weise, wie an Hand der Figuren 1A bis IJ erläutert. Dabei wird jedoch von einem n- dotierten Siliziumsubstrat 10 oder einer entsprechend dotier- ten Wanne ausgegangen. Die an Hand der Figuren 1A bis IJ erzeugten Dotierungen werden mit Dotiermaterial des entgegengesetzten Leitungstyps ausgeführt.
Die an Hand der Figuren 1A bis IJ erläuterte Prozessfolge mit gleich tiefen Gräben 70 bis 76 führt bereits zu einem verringerten Platzbedarf von vertikalen Transistoren großer Gatelänge im Vergleich zu üblichen planaren Transistoren gleicher Gatelänge. Bei unterschiedlich tiefen Gräben für den vertikalen Transistor und die Isolation lässt sich dieser Platzbe- darf bei einer zweiten Verfahrensvariante weiter verringern. Auch bei der zweiten Verfahrensvariante werden im Wesentlichen die an Hand der Figuren 1A bis IJ erläuterten Prozessschritte ausgeführt. Unterschiede werden an Hand der Figur 2A und 2B erläutert.
Bei der zweiten Verfahrensvariante werden zunächst alle Verfahrensschritte ausgeführt, die oben an Hand der Figuren 1A bis IC erläutert worden sind. Jedoch wird ein dem Graben 76 entsprechender Graben 76a mit der Grabenbreite Bl herge- stellt, d.h. vier Gräben 70a bis 76a haben die gleiche Breite Bl und die gleiche Tiefe. In Figur 2A sind gleiche Elemente wie in den Figuren 1A bis 1B mit gleichen Bezugszeichen, jedoch mit einem nachgestellten Kleinbuchstaben a bezeichnet. So verlaufen die Gräben 70a bis 76a durch ausgesparte Berei- ehe 62a bis 68a einer Hartmaskenschicht 60a. Die Hartmaskenschicht 60a wurde auf einer Nitridschicht 14a aufgebracht, die ihrerseits auf einer dünnen Oxidschicht 12a liegt. Alle Gräben 70a bis 76a liegen in einem Siliziumsubstrat 10a. Unmittelbar unterhalb der Oxidschicht 12a liegt ein Drain- Bereich 16a, der dem Drain-Bereich 16 entspricht. Die Gräben 62a bis 68a erstrecken sich bis in einen "vergrabenen" Source-Bereich 18a. Die Gräben 70a bis 76a werden anschließend mit einem Füllmaterial 200 gefüllt, das leicht selektiv gegen Silizium entfernt werden kann, z.B. ein Fotolack, polykristallines Germa- nium oder polykristallines Siliziumgermanium.
Wie in Figur 2B dargestellt, wird das Füllmaterial 200 anschließend nach der Durchführung eines Lithografieverfahrens wieder aus den Gräben 70a und 76a mit Hilfe eines Ätzschrit- tes entfernt. Danach wird eine zusätzliche Ätzung ausgeführt, bei der die Gräben 70a und 76a vertieft werden, so dass ihr Boden 202 bzw. 204 deutlich unterhalb des Source-Bereiches 18a liegt.
Im Anschluss an die an Hand der Figur 2B erläuterten Prozessschritte werden die oben an Hand der Figuren 1D bis IJ erzeugten Prozessschritte ausgeführt.
Auf gleiche Weise wie an Hand der Figuren 2A und 2B erläu- tert, lassen sich auch p-Feldeffekttransistoren herstellen.
Bei der zuletzt erläuterten Prozessvariante wird die Länge des Gate-Bereiches ebenfalls im Wesentlichen durch die Tiefe des Grabens 72a bestimmt. Die Isolation zum benachbarten Bauelement hat jedoch nur noch eine Breite Bl des tiefen Grabens 76a, beispielsweise nur rund 100 bis 200 nm.
Figur 3 zeigt den Einsatz von vertikalen Feldeffekttransistoren 220 bis 226 eines Speicherzellenfeldes 230. Die vertika- len Feldeffekttransistoren 220 bis 226 sind Bestandteil einer Ansteuereinheit 232, die von dem Speicherzellenfeld 230 in Figur 3 durch eine gestrichelte Linie 234 getrennt ist. Die Ansteuereinheit 232 steuert das Speicherzellenfeld 230 beispielsweise nach dem sogenannten NOR-Verfahren oder nach dem NAND-Verfahren an. Die vertikalen Transistoren 220 bis 226 wurden mit einem Verfahren hergestellt, wie es oben an Hand der Figuren 1A bis IJ bzw. 2A und 2B erläutert worden ist. Anschlüsse 240, 242, 244 und 246 der Transistoren 220, 222, 224 bzw. 226 liegen in dieser Reihenfolge auf Potentialen von 10 Volt, 16 Volt, -10 Volt bzw. +10 Volt. Gate-Anschlüsse 250 bis 256 der Transistoren 220 bis 226 werden durch eine nicht dargestellte Steuereinheit angesteuert, um Speicherzellen des Speicherzellenfeldes 230 gemäß einem Programmierverfahren bzw. Löschverfah- ren anzusteuern. Die Ansteuerverfahren sind jedoch nicht
Gegenstand der vorliegenden Anmeldung sind und werden deshalb nicht näher erläutert.
In Figur 3 ist eine Prinzipschaltung für eine Speicherzelle 260 des Speicherzellenfeldes 230 angegeben. Weitere Speicherzellen einer Speichermatrix sind durch Pfeile 262 angedeutet. Die anderen Speicherzellen des Speicherzellenfeldes 230 sind wie die Speicherzelle 260 aufgebaut.
Die Speicherzelle 260 enthält einen Speichertransistor 264 und einen Ansteuertransistor 266. Der Speichertransistor 264 ist ein Feldeffekttransistor mit einer ladungsspeichernden Zwischenschicht 268 zwischen einem Gate-Anschluss 270 und einem Kanalbereich. Der Gate-Anschluss 270 ist mit einer Wortleitung 272 verbunden, die zu einem Anschluss 274 des Transistors 224 und zu einem Anschluss 276 des Transistors 226 führt. Ein Anschluss 278 des Transistors 264 führt zu einer Hilfsleitung 280, deren Potential für das Programmieren und Löschen der Speicherzelle 260 keinen Einfluss hat. Ein Anschluss 282 des Transistors 264 ist mit einem Anschluss 284 des Transistors 266 verbunden. Ein Gate-Anschluss 286 des Transistors 266 führt zu einer weiteren Wortleitung 288, die mit einem Anschluss 290 des Transistors 220 und mit einem Anschluss 292 des Transistors 222 verbunden ist.
Ein Anschluss 294 des Transistors 266 ist mit einer Bitleitung 296 verbunden, an die durch die Ansteuereinheit 232 beim Programmieren eine Spannung von 6 Volt und beim Löschen der Speicherzelle 260 eine Spannung von 0 Volt angelegt wird.
Die an Hand der Figur 3 erläuterten Speicherzellen sind Spei- cherzellen eines EEPROM. Bei sogenannten Flash- Speicherbausteinen gibt es in einer Speicherzelle 260 nur einen Speichertransistor. Ein Ansteuertransistor 266 ist nicht erforderlich. Bei einem anderen Ausführungsbeispiel sind der Speichertransistor 264 und der Ansteuertransistor 266 in einem Transistor realisiert, d.h. in einem sogenannten Split-Gate-Transistor .
Allen genannten Zellstrukturen ist jedoch gemeinsam, dass betragsmäßig vergleichsweise hohe Löschspannungen und Pro- grammierspannungen erforderlich sind, die mit Hilfe der vertikalen Feldeffekttransistoren 250 bis 256 erzeugt werden. Durch die Verwendung der vertikalen Transistoren 250 bis 256 lässt sich die Ansteuereinheit 262 mit zunehmendem Integrationsgrad auf gleiche Weise verkleinern, wie das Speicherzel- lenfeld 230.
Figur 4 zeigt eine Draufsicht auf den vertikalen Feldeffekttransistor 222, der gemäß der ersten Prozessvariante hergestellt worden ist. Ein Rechteck 300 umschreibt die für den Transistor 222 benötigte Chipfläche einschließlich eines
Isolationsabstandes zu benachbarten Bauelementen. Ein Isolationsabstand AI in Längsrichtung des Rechtecks 300 hat die Breite Bl des Grabens 76. Ein Isolationsabstand A2 in Querrichtung des Rechtecks 300 hat ebenfalls die Breite Bl . In Figur 4 ist außerdem eine Grabenlänge Ll eingezeichnet. Da die Wände auf beiden Seiten des Grabens 72 zur Transistorweite beitragen, ist die elektrisch wirksame Weite W doppelt so groß wie die Grabenlänge Ll.
In Figur 4 sind außerdem Source-Kontakte 310 bis 314 dargestellt, die über den Verbindungsbereich 54 zu dem vergrabenen Source-Bereich 18 führen. Links des Grabens 72 für den Steu- erbereich liegen zwei Drain-Kontakte 320 und 322, die zu dem Drain-Bereich 16 zwischen den Gräben 70 und 72 führen. Zwei rechts des Grabens 72 liegende Drain-Kontakte 324 und 326 führen zum Drain-Bereich zwischen dem Graben 72 und dem Gra- ben 74.
Um Aufladungen des Siliziumsubstrats 10 im Bereich des Feldeffekttransistors 222 zu verhindern, gibt es zwischen den Drain-Kontakten 320 und 322 einen Substrat-Kontakt 340 sowie zwischen den Drain-Kontakten 324 und 326 einen Substrat- Kontakt 342. Die Substrat-Kontakte 340 und 342 sind gegen den Drain-Bereich 16 isoliert. Durch die Verwendung der Substrat- Kontakte 340 und 342 können separate n-, p- und sogenannte Tripel-Wannen, wie sie heute üblich sind, entfallen.
Bei anderen Ausführungsbeispielen liegt der Drain-Bereich am Ende der Gräben 70 bis 76 und der Source-Bereich in der Nähe der Substratoberfläche.
Figur 5 zeigt einen Querschnitt durch einen vertikalen Feldeffekttransistor 350 mit zweifach kaskadierten Gate- Bereichen. Bei der Herstellung des Feldeffekttransistors 350 werden vier Gräben 70b, 72b, 74b und 76b erzeugt, die den Gräben 70 bis 76 bzw. den Gräben 70a bis 76a entsprechen. Zwischen dem Graben 72b und dem Graben 74b wurde jedoch noch ein zusätzlicher Graben 352 erzeugt, der die gleichen Abmessungen und die gleichen Füllungen wie der Graben 72b hat. Außerdem ist der Abstand zwischen den Gräben 72b und 74b beim Transistor 350 etwa doppelt so groß wie der Abstand zwischen den Gräben 72 und 74 bzw. zwischen den Gräben 72a und 74a, um Raum für den Graben 352 zu schaffen.
Wie in Figur 5 gut zu erkennen, bildet sich der Kanal entlang von vertikalen Seitenwänden 360 bis 366 des Grabens 72b bzw. des Grabens 352 aus. Pfeile 370 bis 376 deuten den vierfachen Stromfluss von Drain-Bereichen 16c zu einem Source-Bereich 18c an. Die Steuerbereiche in den Gräben 72b und 352 sind elektrisch parallel geschaltet, siehe Verbindungen 380. Auch die Drain-Bereich 16c sind elektrisch parallel geschaltet, siehe Verbindungen 382. Die Kanallänge 1 eines Kanals wird durch einen Pfeil in Figur 5 dargestellt.
Bei anderen Ausführungsbeispielen werden mehr als zwei Steuerbereiche bzw. mehr als vier Kanalbereiche in einem Transistor kaskadiert.
In den Ansteuereinheiten zum Ansteuern eines Speicherzellenfeldes werden zu einem großen Teil auch Transistoren mit einer minimalen Weite W verwendet. Typische Werte für ein Minimalmaß eines auf 5 Volt ausgelegten Transistors sind: W = 0,35 μm, L = 0,7 μm und A = 0,9 μm. Wenn so schmale Transis- toren benötigt werden, kann sich das hochdotierte Anschlussgebiet 54, 54a bzw. 54b direkt an den Graben 72b für den Steuerbereich anschließen. Der Kanal bildet sich in diesem Fall nur an einer Grabenwand aus, z.B. an der Wand 360 des Grabens 72b.
Figur 6 zeigt eine Draufsicht auf drei parallel geschaltete vertikale Feldeffekttransistoren 400, 402 und 404, die an Stelle der Gräben zylinderförmige Vertiefungen für die Steuerbereiche haben. Selbstverständlich kann beispielsweise auch nur ein Feldeffekttransistor 400 allein als Einzeltransistor hergestellt werden. Der Einsatz von zylinderförmigen Vertiefungen bietet sich insbesondere für sehr weite Transistoren an, weil mit zylinderförmigen Vertiefungen die Reduzierung der Layout-Weite besonders hoch ist. Es gilt U = 2 Pi r, wobei U der Umfang bzw. die Weite, Pi die gleichnamige Zahl und r der Radius der zylinderförmigen Vertiefung sind.
Bei den oben an Hand der Figuren 1A bis IJ, und der Figuren 2A und 2B erläuterten Feldeffekttransistoren ist das Kanalge- biet vollständig vom Substrat isoliert, nämlich lateral durch die Gräben und in die Tiefe durch den vergrabenen Source- bzw. Drain-Bereich. Aufgrund dieser Anordnung ähnelt ein solcher Transistor in gewisser Weise einem SOI-Transistor (Silicon On Insulator) . Die sogenannte Punch-Festigkeit von SOI-Transistoren ist deutlich besser als die von Bulk- Transistoren. Dieser Vorteil überträgt sich auch auf die vertikalen Feldeffekttransistoren. Dadurch lässt sich die Tiefe der vertikalen Transistoren verringern.
Außerdem wird durch die Übernahme von Eigenschaften eines SOI-Transistors die sogenannte Treiberfähigkeit des vertika- len Feldeffekttransistors erhöht. Die Transistorweite kann dadurch bei sonst gleichbleibenden elektrischen Eigenschaften verringert werden.

Claims

Patentansprüche
1. Feldeffekttransistor (222),
mit einem entlang einer Vertiefung (72) angeordneten dotierten Kanalbereich,
mit einem einer Öffnung der Vertiefung (72) nahen dotierten Anschlussbereich (16),
mit einem der Öffnung fernen dotierten Anschlussbereich (18),
mit einem in der Vertiefung (72) angeordneten Steuerbereich (172),
und mit einem elektrischen Isolierbereich (170) zwischen dem Steuerbereich (172) und dem Kanalbereich,
wobei der öffnungsferne Anschlussbereich (18, 54) bis zu einer die Öffnung enthaltenden Oberfläche führt oder mit einer zu der Oberfläche führenden elektrisch leitenden Verbindung elektrisch leitend verbunden ist.
2. Feldeffekttransistor (222) nach Anspruch 1, dadu rch ge kenn z e i chnet , dass die Anschlussgebiete (16, 18) die gleiche Dotierstoffkonzentration und Dotierstoffe des gleichen Leitungstyps enthalten.
3. Feldeffekttransistor (222) nach Anspruch 1 oder 2, d a - dur ch ge kenn z e i chne t , dass der Kanalbereich eine Länge (1) hat, die mindestens zwei Dritteln der Tiefe der Vertiefung (72) entspricht.
4. Feldeffekttransistor (222) nach einem der vorhergehenden Ansprüche, dadurch ge kenn z e i chne t , dass die
Vertiefung ein Graben (72) oder ein Loch ist.
5. Feldeffekttransistor (222) nach einem der vorhergehenden Ansprüche, dadu rch ge kenn z e i chnet , dass der Kanalbereich auf beiden Seiten des Grabens (72) oder entlang des gesamten Umfangs des Loches liegt.
6. Feldeffekttransistor (222) nach einem der Ansprüche 1 bis 4, dadur ch ge kenn z e i chnet , dass der Kanalbereich nur auf einer Seite des Grabens (72) oder nur entlang eines Teils des Umfangs des Loches liegt.
7. Feldeffekttransistor (222) nach einem der vorhergehenden Ansprüche, dadurch ge kenn z e i chnet , dass der öffnungsferne Anschlussbereich (18) im Bereich mehrerer, vorzugsweise mindestens zweier oder mindestens dreier, Ver- tiefungen (72b, 352) liegt, in denen Steuerbereiche angeordnet sind und an denen Kanalbereiche und öffnungsnahe Anschlussbereiche (16c) angeordnet sind,
und dass die Steuerbereiche und die öffnungsnahen Anschluss- bereiche (16c) jeweils elektrisch parallel geschaltet sind (380) .
8. Feldeffekttransistor (222) nach einem der vorhergehenden Ansprüche, dadu rch ge ke nn z e i chnet , dass die Vertiefung (72) für den Steuerbereich und eine mit einem elektrischen Isoliermaterial gefüllte Vertiefung (70, 76) zwischen dem Feldeffekttransistor (222) und einem benachbarten elektrischen Bauelement die gleiche Tiefe haben.
9. Feldeffekttransistor (222) nach einem der Ansprüche 1 bis 7, da du r ch ge kenn z e i chnet , dass die Vertiefung (72) für den Steuerbereich eine kleinere Tiefe als eine mit einem elektrischen Isoliermaterial gefüllte Vertiefung (70a, 76a) zwischen dem Feldeffekttransistor (222) und einem benachbarten elektronischen Bauelement hat.
10. Feldeffekttransistor (222) nach einem der vorhergehenden Ansprüche, dadur ch ge ke nn z e i chne t , dass der Isolierbereich (170) eine Isolierstärke von mindestens 15 nm, vorzugsweise von 20 nm hat,
und/oder dass der Abstand (1) zwischen den Anschlussbereichen (16, 18) entlang der Vertiefung (72) mindestens 0,4 μm beträgt,
und/oder dass mindestens ein Anschlussbereich (16, 18) einen flachen Dotierprofilgradienten hat, welcher eine Schaltspannung mit einem Betrag größer 9 Volt oder größer 15 Volt, jedoch vorzugsweise kleiner als 30 Volt zulässt.
11. Verwendung des Feldeffekttransistors (222) nach einem der vorhergehenden Ansprüche als Ansteuerungstransistor an einer Wortleitung (272, 288) oder einer Bitleitung (296) eines Speicherzellenfeldes (230) , insbesondere eines Flash- Speichers oder eines EEPROM-Speicherbausteins .
12. Verwendung des Feldeffekttransistors (222) nach einem der vorhergehenden Ansprüche zum Schalten einer Spannung mit einem Betrag größer 9 Volt oder größer 15 Volt, vorzugsweise jedoch kleiner 30 Volt.
13. Verfahren zum Herstellen eines Feldeffekttransistors (222) , insbesondere eines Feldeffekttransistors (222) nach einem der Ansprüche 1 bis 12,
mit den ohne Beschränkung durch die angegebene Reihenfolge auszuführenden Schritten:
Bereitstellen eines Trägermaterials (10) mit einer zu prozessierenden Oberfläche,
Ausbilden eines oberflächennahen Anschlussbereiches (16) und eines oberflächenfernen Anschlussbereiches (18), Ausbilden von mindestens einer Vertiefung (72), welche von dem oberflächennahen Anschlussbereich (16) bis zum oberflächenfernen Anschlussbereich (18) oder welche von einem Be- reich für den oberflächennahen Anschlussbereich zu einem Bereich für den oberflächenfernen Anschlussbereich führt,
Erzeugen einer elektrischen Isolierschicht (170) in der Vertiefung (72) ,
Einbringen eines elektrisch leitfähigen Steuerbereiches (172' in die Vertiefung (72) .
14. Verfahren nach Anspruch 13, d a d u r c h g e k e n n - z e i chne t , dass das Ausbilden der Anschlussbereiche vor der Ausbilden der Vertiefung und/oder vor dem Füllen der Vertiefung (72) ausgeführt wird.
15. Verfahren nach Anspruch 13 oder 14, ge kenn z e i ch - ne t dur ch den Schritt:
Ausbilden eines Verbindungsbereiches (54) von dem oberflächenfernen Anschlussbereich (18) zur Oberfläche der Halbleiterschicht (10) .
16. Verfahren nach einem der Ansprüche 13 bis 15, da durch ge ke nn z e i chnet , dass gleichzeitig mit der Vertiefung (72) für den Steuerbereich mindestens eine Isoliervertiefung (70, 74, 76) ausgebildet wird.
17. Verfahren nach Anspruch 16, dadur ch ge kennz e i chne t , dass die Isoliervertiefung (70, 74, 76) mit der gleichen Tiefe wie die Vertiefung (72) für den Steuerbereich ausgebildet wird.
18. Verfahren nach Anspruch 16, dadurch ge kennz e i chne t , dass die Isoliervertiefung (70a, 76a) tiefer als die Vertiefung (72a) für den Steuerbereich ausgebildet wird.
19. Verfahren nach Anspruch 18, dadurch ge kenn- zei chnet , dass die Isoliervertiefung breiter als die Vertiefung (72) für den Steuerbereich zumindest in einem oberen Abschnitt ist und dass beide Vertiefungen in einem gemeinsamen Atzprozess ausgebildet werden, bei dem breitere Vertiefungen erheblich tiefer geätzt werden als schmalere Vertiefungen.
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