JPH05182485A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＥＥＰＲＯＭに関し，周辺回路に高電圧を要
せず，少面積かつ信頼性に優れた半導体記憶装置を提供
することを目的とする。 【構成】 ＰＲＯＭからなる主記憶部１と，計数信号１
２を書込み記憶する１ビット語長のＰＲＯＭからなる計
数記憶回路１１と，数記憶回路１１に書き込まれたビッ
トの総数により指定される番地の内容が，計数制御信号
７に従い読出され又は書込まれるＰＲＯＭからなる番地
記憶回路６と，番地記憶回路６から読み出された内容と
アドレス端子１６に外部から入力された番地とを加算又
は減算して主記憶部１の番地入力端５及び番地記憶回路
６の書込み入力端９に出力する加減算器１４とを有して
なる記憶装置を含むことを特徴として構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し，特に
電気的に消去，書換え可能な読出専用半導体メモリ（Ｅ
ＥＰＲＯＭ）に関する。

【０００２】ユーザがプログラミングをすることができ
る読出専用半導体メモリ（ＰＲＯＭ）の中で，ＥＥＰＲ
ＯＭは書換えに特殊な装置を必要としないことから広く
電子機器に利用されている。

【０００３】しかし，ＥＥＰＲＯＭは消去回路，書込み
回路に高耐圧素子を必要とし，さらに高電圧発生回路を
必要とするため製造が難しく，また大きな周辺回路を必
要とする。特に少容量メモリにおいては，チップ面積に
占める周辺回路の割合が大きくなる。

【０００４】このため，書込み回数を制限しても，周辺
回路の占める面積が少ない少容量のＥＥＰＲＯＭが要望
されている。

【０００５】

【従来の技術】従来のＥＥＰＲＯＭは，電気的消去の際
に高電圧を必要とするため周辺回路を高耐圧素子で製造
しなければならず，周辺回路に大きな面積を必要として
いた。

【０００６】このため，小容量のメモリでは，メモリ容
量の割に周辺回路が大きくなり，メモリとしての観点か
ら見たときのチップ面積の利用効率が著しく低下する。
かかる周辺回路は通常の動作時には不要なものであり，
とくに少数回しか書換えが行われない用途については，
殆どの動作時間に対して無駄な周辺回路を組み込むとい
う結果を招来する。

【０００７】また，かかる高電圧回路の使用は素子の製
造を困難なものとし，さらには信頼性を劣化させる要因
となる。

【０００８】

【発明が解決しようとする課題】上述の様に，従来のＥ
ＥＰＲＯＭは周辺回路に高電圧を必要とするため，小容
量かつ少数回しか書換えをしない用途に対しては周辺回
路の占有面積が大きくなり，その結果チップ面積が小さ
くならずかつ信頼性が劣るという欠点がある。

【０００９】本発明は，高電圧を必要としないＰＲＯＭ
を分割して使用することにより，周辺回路の面積が小さ
くかつ信頼性に優れたＥＥＰＲＯＭを提供することを目
的とする。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図であり，図１（ａ）は第一の構成の，図１（ｂ）は第
二の構成の半導体記憶装置のブロック配線図を表してい
る。

【００１１】上記課題を解決するための本発明の第一の
構成は，図１（ａ）を参照して，半導体基板上に，番地
入力端５に印加された信号により指定される番地の内容
が，読出書込み制御信号２に従いデータ端子４に読出さ
れ又は該データ端子４から書き込まれるＰＲＯＭ（prog
rammable read only memory)からなる主記憶部１と，計
数信号１２により未書込みの番地に書き込まれる１ビッ
ト語長のＰＲＯＭからなる計数記憶回路１１と，該計数
記憶回路１１に書き込まれたビットの総数により指定さ
れる番地の内容が，計数制御信号７に従い読出され又は
書込まれるＰＲＯＭからなる番地記憶回路６と，該番地
記憶回路６から読み出された内容とアドレス端子１６に
外部から入力された番地とを加算又は減算して該主記憶
部１の番地入力端５及び該番地記憶回路６の書込み入力
端９に出力する加減算器１４とを有してなる記憶装置を
含むことを特徴として構成され，および，第二の構成
は，図１（ｂ）を参照して，番地入力端５に印加された
信号により指定される番地の内容が，読出書込み制御信
号２に従いデータ端子４に読出され又は該データ端子４
から書き込まれるＰＲＯＭからなる主記憶部１と，計数
信号１２により未書込みの番地に書き込まれ，該書き込
まれたビットの総数を出力する１ビット語長のＰＲＯＭ
からなる計数記憶回路１１とを有する記憶装置を含み，
該主記憶部１の該番地入力端５は，外部信号を入力する
ためのアドレス端子１６に接続された外部番地入力端５
ａと，該計数記憶回路１１の出力端１３に接続されたブ
ロック番地入力端５ｂとからなることを特徴として構成
される。

【００１２】

【作用】本発明の第一の構成について，その作用を図１
（ａ）を参照して説明する。先ず，主記憶部１から読み
出す場合を説明する。

【００１３】計数記憶回路１１には，主記憶部１の書換
え毎に出力される計数信号１２により，主記憶部１の書
換え回数，例えばＮ回と同じ数のＮビットが書き込まれ
る。このとき，番地記憶回路６の番地は計数記憶回路１
１に書き込まれた総ビット数Ｎで指定される。即ち，主
記憶部１の書換え回数Ｎに対応したＮ番地が指定され
る。

【００１４】番地記憶回路６の上記指定されたＮ番地に
は，予め主記憶回路１１に書き込まれた領域の最終番
地，例えば（Ｎ）番地が書き込まれており，加減算器の
一方の入力として出力される。

【００１５】加減算器の他の入力には，外部からアドレ
ス端子１６に印加されたアドレス例えばｎが入力され，
番地記憶回路６の出力（Ｎ）との差（Ｎ）−ｎが主記憶
部１の番地入力端５に出力され，読出状態にある読出書
込み制御信号２に従い主記憶部１の（Ｎ）−ｎ番地の内
容がデータ端子４に読み出される。

【００１６】即ち，主記憶部１の（Ｎ）番地を原点とし
てアドレス端子１６で指定されるメモリ領域（以下Ｎブ
ロックという。）が読み出される。従って，アドレス端
子１６に同一アドレスを印加しても，主記憶部１の書換
え回数Ｎに応じて別個のメモリ領域たる別個のブロック
が割り当てられる。

【００１７】この結果，主記憶部１は番地記憶回路６に
書き込まれた内容を最終番地とする複数個のブロックに
分割され，この分割された各ブロックを書換え毎に順次
変更して使用されることになる。

【００１８】従って，主記憶部１を分割した数だけ書換
え可能なＥＥＰＲＯＭとして機能するのである。次に，
主記憶部１に書き込む場合を説明する。

【００１９】説明の便宜のために，Ｎ回目の書込みがな
されており，Ｎ＋１回目の書込みをする場合について説
明する。主記憶部１にＮ＋１回目の書込みをする時は，
計数記憶回路１１にはＮビットが書き込まれている。

【００２０】従って，番地記憶回路６の出力端１０には
Ｎ番地の内容（Ｎ）が出力される。この出力は加減算器
１４を通して，アドレス端子１６に印加されるアドレス
ｎとの和（Ｎ）＋ｎとして，番地記憶回路６の書込み入
力端９に出力され保持される。

【００２１】次いで，計数信号を発生して，計数記憶回
路１１に１ビットを書込み，総書込みビット数をＮから
Ｎ＋１とする。これにより，番地記憶回路６の指定番地
はＮ番地からＮ＋１番地になる。

【００２２】次いで，計数制御信号７を書込み状態にす
ることで，番地記憶回路６のＮ＋１番地に（Ｎ）＋ｎが
書き込まれる。その後，計数制御信号７を読出し状態に
して，主記憶部１の読出と同様のアドレス指定法によ
り，番地記憶回路６のＮ＋１番地の内容（Ｎ＋１），即
ち（Ｎ）＋ｎから，アドレス端子１６に印加されたアド
レスを減じて主記憶部１の番地入力端５に加え，書込み
信号を読出書込み制御信号２として印加することで，主
記憶部１のＮ＋１番目のブロックにデータ端子４に入力
された内容が書き込まれる。

【００２３】以上説明した本発明の第一の構成では，ア
ドレス端子１６に入力すべきアドレスは書込み時と読込
み時とで変わらないため，通常のＰＲＯＭと同様のアド
レス指定により使用できるから使用に便利である。

【００２４】なお，書換えの番地を予め計算してアドレ
ス端子に入力してもよく，この場合には加減算器を加算
器に代えることができる。また，番地記憶回路６の出力
とアドレス端子１６の信号との和を採ることもできる。
かかる場合は，次のセグメントの開始番地を番地記憶回
路６の次の番地に書込み，その後元の番地に戻すための
＋１回路を計数記憶回路１１の出力に配設する。

【００２５】本発明の構成では，主記憶部１，番地記憶
回路６及び計数記憶回路１１は電気的消去を行わないＰ
ＲＯＭで構成される。従ってＥＥＰＲＯＭの如き高電圧
を扱う周辺回路は不要であり，周辺回路を小さく製造す
ることができる。また，記憶を必要とする前記回路を書
込み専用のＰＲＯＭとすることができるから，セル面積
を小さくすることができる。加えて，製造が容易であ
り，高圧を要しないから信頼性も高いという効果を奏す
る。

【００２６】なお，本構成では，従来法と比較して番地
記憶回路６，計数記憶回路１１及び加減算器１４を余分
に必要とするが，これらは小容量のメモリであり且つ周
辺回路も小さく，また加減算器は少面積でできるから，
主記憶部の減少の効果を減殺する程のチップ面積の増加
はもたらさない。

【００２７】本発明の第二の構成は，図１（ｂ）を参照
して，第一の構成における主記憶部１のブロックの大き
さを一定にしたもので，簡便な回路で高速の動作をさせ
ることができるＥＥＰＲＯＭである。

【００２８】本構成では，主記憶部１の番地入力端５
は，外部からアドレス端子１６に印加されブロック内で
のアドレスを指定するための外部番地入力端５ａと，ブ
ロックを指定するためのブロック入力端５ｂに分割され
ている。

【００２９】計数記憶回路１１は，計数信号１２により
書き込まれた総ビット数を例えば２進数で主記憶部１の
ブロック入力端５ｂに出力する。勿論，他の出力形式，
例えば直接主記憶部１のブロックを選択する回路配線を
励起する方法によることもできる。

【００３０】かかる構成では，主記憶部１で使用される
ブロックは，計数記憶回路１１が書き込まれるごとに，
１ブロックづつ順次隣のブロックに移動する。本構成で
は，従来のＰＲＯＭに計数記憶回路を設けるだけで，第
一の構成にかかるＥＥＰＲＯＭと同様の効果を奏するこ
とができる。従って，チップ面積を小さくすることがで
きる。また，加減算回路を必要とせず外部信号を直接主
記憶部１の番地入力端５に入力することができるから，
高速の動作をさせることができる。

【００３１】

【実施例】本発明を実施例に基づき説明する。図２は本
発明の第一実施例回路図であり，ＥＥＰＲＯＭのブロッ
ク配線図を表している。なお，図１（ａ）と等価の機能
を有するものは同一の符号を付してある。

【００３２】図２を参照して，本発明の第一実施例は，
シリコン基板上にＦＡＭＯＳを行列に配してなる通常用
いられるＰＲＯＭを形成し，これを主記憶部１とする。
主記憶部へのデータの書込みは，書込みデータをデータ
入力端３に，指定番地を番地入力端５に入力し，同時に
読出書込み制御信号２を書込み状態とすることでなされ
る。主記憶部１へのデータの読出は，指定番地を番地入
力端５に入力し，読出書込み制御信号２を読出状態とす
ることでなされる。

【００３３】別に，ＦＡＭＯＳを記憶素子に用いた計数
記憶回路１１と番地記憶回路６とを配設する。次にこれ
らの回路について説明する。計数記憶回路１１は，計数
信号１２の入力回数を記憶し，計数信号１２の入力毎に
番地記憶回路６の指定番地を一番地増加する機能を有す
る。

【００３４】図３は本発明の実施例の計数記憶回路回路
図であり，メモリ部とその主な周辺回路を表している。
計数記憶回路１１のメモリセルは，図３を参照して，二
組のＭＯＳトランジスタから構成される。

【００３５】一つは記憶用のＦＡＭＯＳトランジスタＴ
_Mi,j（ｉ=1,2,...,8, ｊ=1,2,...,16 ) であり，例えば
８個のＦＡＭＯＳが一組となり直列にワード線３８に接
続され，それらの組が，例えば１６個のＦＡＭＯＳのゲ
ートが並列にビット線３９に接続されて配置される。こ
の構成は通常のＰＲＯＭと同様である。

【００３６】他の一つのＭＯＳトランジスタＴ_i,j （ｉ
=1,2,...,8, ｊ=1,2,...,16 ) は，ソースが上記ＦＡＭ
ＯＳトランジスタＴ_Mi,jのソースに接続され，ドレイン
は，共通のビット線３９にゲートが接続されたＦＡＭＯ
ＳトランジスタＴ_Mi,j（ｊ=1,2,...,16 ) のソースに接
続するＭＯＳトランジスタＴ_i,j （ｊ=1,2,...,16 )毎
に共通のセンス線４０に接続される。

【００３７】アンプ３１，３２は，それぞれセンス線４
０及びワード線３８に出力される信号を増幅するもの
で，選択回路４２を通して番地記憶回路６のコラム線Ｌ
_i （ｉ=1,2,...,8）を駆動し，及び読出選択回路を通し
てロウ線Ｃ_J （ｊ=1,2,...,16) を駆動する。

【００３８】アンプ３４は，書込み選択回路３６で選択
されたワード線３８を駆動するトランジスタを計数信号
１２に同期して導通させ，また，ワード線電源Ｖ_W 電圧
を計数信号１２に応じて書込み，読出し電圧に変換して
ワード線を駆動する。

【００３９】アンプ３５は，ビット線３９駆動用トラン
ジスタを制御し，ビット線電源Ｖ_B 電圧を計数信号１２
に応じて書込み，読出し電圧に変換してビット線３９を
駆動するもので，その入力は，駆動するビット線３９に
つながるセンス線４０から番地が一行増加した隣接のセ
ンス線４０に対応する選択回路４２の出力が接続され
る。なお，最後のセンス線４０に対応する出力は最初の
アンプ３５の入力とされる。

【００４０】制御回路５４は，外部信号に基づき，各回
路の制御用の信号を発生させる時間シーケンスを含むロ
ジック回路である。次に，計数記憶回路１１の動作を説
明する。

【００４１】本回路のメモリセルのＦＡＭＯＳ，Ｔ_Mi,j
は，Ｔ_M1,1から初めにｉを１ずつ増加して書込み，次に
ｊを１増加してさらにｉを１ずつ増加して書込むという
ように，順次に一方から書き込まれる。

【００４２】かかる如く順次書き込まれたビット数を読
み出すには，先ず計数読出信号１２を不活性とし，アン
プ３４を通して全ワード線を活性にする。なお，全ビッ
ト線３９も読出電位に保持される。

【００４３】この結果，各ワード線３８に直列に接続す
るすべてのビットが未書込みのワード線３８に例えば出
力１がアンプ３３に出力され，１ビットでも書込みビッ
トがあるワード線３８に０が出力される。

【００４４】次に，読出選択回路３７で一つのワード線
３８の出力が隣接するワード線３８の出力と比較され，
当該ワード線３８の出力が１でかつ一列増加した番地の
ワード線３８の出力が０のときのみコラム線Ｃ_I を活性
にする。かかる活性にされるコラム線Ｃ_I は，順次書き
込むという読出選択回路３７の記憶の構成上，常に最後
に書き込まれたビットのあるワード線に対応した唯一本
に限られる。なお，最後のワード線については，一方の
出力は常に１とする。

【００４５】次に，トランジスタＴ_i,j のうち_, 活性に
されたコラム線に対応するワード線につながるメモリセ
ルを構成するもののゲートにアンプ３２を通してゲート
電圧を印加する。これにより当該ワード線のメモリセル
の内容がセンス線４０に出力される。

【００４６】次に，読出選択回路３７と同様にして，選
択回路４２により，最後に書き込まれたビットのあるセ
ンス線に対応した唯一本のロウ線が活性化され，番地記
憶回路６の番地入力端にコラム線Ｃ_I とともに出力され
る。

【００４７】次に，計数記憶回路への書込みの方法につ
いて説明する。先ず，上述の方法に従って読出しをす
る。次に，読出データを基にワード線３８とビット線３
９を選択する。

【００４８】ワード線３８の選択は，書込み選択回路３
６により当該ワード線に対応する当該コラム線の出力，
当該ワード線に隣接する下位番地のコラム線の出力，及
び最上位のロウ線Ｌ₈ の出力とを比較してなされる。即
ち，ロウ線Ｌ₈ が不活性かつ当該コラム線が活性の場
合，及びロウ線Ｌ₈ と前記下位番地のコラム線とが活性
でかつ当該コラム線が不活性の場合に，当該ワード線が
選択される。

【００４９】一方，ビット線３９には計数信号が与えら
れたときアンプ３５を通して，活性化されたロウ線のそ
の次の上位のビット線にビット線電源Ｖ_B 電圧が印加さ
れ_, その結果，先に選択されたワード線とこのビット線
との交点に位置するＦＡＭＯＳが書き込まれる。

【００５０】かかる手順で書き込まれたビットは，書込
み前に計数記憶回路に記憶されていたビット群の最終ビ
ットの次の番地に書き込まれる。従って，計数信号の回
数とともに下位番地から上位番地に向かい順次書き込ま
れていく。

【００５１】図４は本発明の実施例番地記憶回路構成図
であり，その主要な構成を表している。メモリセルは主
記憶部の番地と同じ語長，またはそのアドレスに必要な
語長の分の枚数，例えばｋ枚の領域からなり，各領域
は，共通するビット線（前記ロウ線Ｌ₁ 〜Ｌ₈ を言
う。）及びワード線（前記コラム線Ｃ₁ 〜Ｃ₁₆を言
う。）を有し１ビットの出力端１０を有するＦＡＭＯＳ
・ＰＭＯＳから構成される。

【００５２】ビット線Ｌ₁ 〜Ｌ₈ 及びワード線Ｃ₁ 〜Ｃ
₁₆は番地入力端８として作用し，前記計数記憶回路１１
の出力によりビット線及びワード線の各一本が活性化さ
れ駆動される。

【００５３】従って，計数記憶回路１１の書込みビット
数に対応した番地に書込み，読出がなされる。番地記憶
回路６への書込みは，図４及び図２を参照して，以下の
手順でなされる。

【００５４】先ず，書込み前の計数記憶回路１１に基づ
き計数信号１２を回数に対応した番地，例えばＮ番地の
内容（Ｎ）を読み出し，ラッチ回路５１にラッチする。
次いで，ラッチ回路５１の内容とアドレス端子１６の内
容を加減算器１４でキャリーを加えて加算し，番地記憶
回路６に書込みデータとして入力する。

【００５５】次いで，計数制御信号７を書込みモードと
して番地記憶回路６に書込む。次いで，計数信号１２を
活性にして計数記憶回路１１に書込み，書き込まれたビ
ット数をＮ＋１個とする。

【００５６】これより以後は，番地記憶回路６のＮ＋１
番地の内容（Ｎ＋１）を基準とするアドレスで主記憶部
１の読出，書込みがなされる。本実施例では，ラッチ回
路５１の内容を双方向性のアドレスバス１６ａを通して
アドレス端子１６で監視することもできる。これによ
り，主記憶部１の未記録の量を正確に知ることができ
る。

【００５７】また，計数記憶回路１１の内容は，ロウ線
Ｌ₁ 〜Ｌ₈ 及びコラム線Ｃ₁ 〜Ｃ₁₆の内容をラッチする
シフトレジスタ５２を介して，計数出力端子５３に時系
列信号として出力することもできる。これにより，計数
回数の監視が可能となる。

【００５８】本発明の第二実施例は，図１（ｂ）を参照
して，第一実施例と同じ計数記憶回路と，図５にその一
部を示す主記憶部１とを有する半導体メモリに関する。
図５は本発明の第二実施例部分回路図であり，主記憶部
１のアドレス手段を表している。

【００５９】主記憶部１は，外部番地入力端の２進ビッ
トをコラム及びロウデコーダ５１，５２を通してワード
線とビット線が駆動される通常のＦＡＲＯＭのセルから
なるＰＲＯＭを一ブロック単位として，さらにかかるブ
ロック単位を例えば８行１６列に配してメモリ領域５５
としてなる。

【００６０】コラム入力端５ｂは例えば１６本のコラム
入力端５４及び例えば８本のロウ入力端５３からなり，
それぞれ計数記憶回路１１の出力端であるコラム線Ｃ₁
〜Ｃ ₁₆及びロウ線Ｌ₁ 〜Ｌ₈ に接続される。

【００６１】上記１６本のコラム入力端は１６列のコラ
ムデコーダ５２に，上記８本のロウ入力端５３は８行の
ロウデコーダ５１にデコーダの出力制御信号として接続
される。コラム線Ｃ₁ 〜Ｃ₁₆及びロウ線Ｌ₁ 〜Ｌ₈ はそ
れぞれ一本のみが活性化されるから，８行１６列のブロ
ック単位の何れか一つのみがコラム，ロウデコーダとも
に選択され，読出，書込みが可能となる。

【００６２】従って，計数記憶回路の書込みビット数で
指定される番地のブロック単位が活性化し，計数信号と
ともにブロック単位で活性化する領域が切替えられる。
本実施例によれば，計数記憶回路の出力により直接主記
憶部１を駆動できるため，高速のアドレスが可能とな
る。また，計数記憶回路１１を追加するだけで，本発明
を通常のＰＲＯＭに適用することができるから，製造が
よういである。さらに，高圧回路が不要なため周辺回路
が小さいという本発明の効果に加えて，追加する回路も
少面積ですむから，チップ面積をより小さくできるとい
う効果を奏する。

【００６３】なお，本発明は，ヒューズ切断型，エミッ
タ接合破壊型等の他の型のＰＲＯＭについて適用できる
のは当然である。

【００６４】

【発明の効果】本発明によれば，同一アドレスをもって
ＰＲＯＭの異なるブロックを使用することができるの
で，周辺回路に高圧回路を必要としないＰＲＯＭをＥＥ
ＰＲＯＭとして使用することができ，信頼性が高くかつ
チップ面積の小さいＥＥＰＲＯＭを有する半導体装置を
提供することができ，電子機器の性能向上寄与するとこ
ろが大きい。

【図面の簡単な説明】

【図１】 本発明の原理説明図

【図２】 本発明の第一実施例回路図

【図３】 本発明の実施例の計数記憶回路回路図

【図４】 本発明の実施例番地記憶回路構成図

【図５】 本発明の第二実施例部分回路図

【符号の説明】

１ 主記憶部 ２ 読出書込み制御信号 ３ データ入出力端 ４ データ端子 ５ 番地入力端 ５ａ 外部番地入力端 ５ｂ ブロック入力端 ６ 番地記憶回路 ７ 計数制御信号 ８ 番地入力端 ９ 書込み入力端 １０ 出力端 １１，１１ａ 計数記憶回路 １２ 計数信号 １３ 計数記憶回路出力端 １４ 加減算器 １５ 加減算器制御信号 １６ アドレス端子 １６ａ アドレスバス ３１，３２，３３，３４，３５ アンプ ３６ 書込み選択回路 ３７ 読出選択回路 ３８ ワード線 ３９ ビット線 ４０ センス線 ４２ 選択回路 Ｖ_B ビット線電源 Ｖ_W ワード線電源 Ｃ₁ 〜Ｃ₁₆ コラム線 Ｌ₁ 〜Ｌ₈ ロウ線 Ｔ_Mi,j ＦＡＭＯＳトランジスタ Ｔ_i,j ＭＯＳトランジスタ ５１ ラッチ回路 ５２ シフトレジスタ ５３ 計数出力端子 ５４ 制御回路 ６１ ロウデコーダ ６２ コラムデコーダ ６３ ロウ入力端 ６４ コラム入力端 ６５ メモリ領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に，番地入力端（５）に印
   加された信号により指定される番地の内容が，読出書込
   み制御信号（２）に従いデータ端子（４）に読出され又
   は該データ端子（４）から書き込まれるＰＲＯＭ（prog
   rammable read only memory)からなる主記憶部（１）
   と，計数信号（１２）により未書込みの番地に書き込ま
   れる１ビット語長のＰＲＯＭからなる計数記憶回路（１
   １）と，該計数記憶回路（１１）に書き込まれたビット
   の総数により指定される番地の内容が，計数制御信号
   （７）に従い読出され又は書込まれるＰＲＯＭからなる
   番地記憶回路（６）と，該番地記憶回路（６）から読み
   出された内容とアドレス端子（１６）に外部から入力さ
   れた番地とを加算又は減算して該主記憶部（１）の番地
   入力端（５）及び該番地記憶回路（６）の書込み入力端
   （９）に出力する加減算器（１４）とを有してなる記憶
   装置を含むことを特徴とする半導体装置。
2. 【請求項２】 半導体基板上に，番地入力端（５）に印
   加された信号により指定される番地の内容が，読出書込
   み制御信号（２）に従いデータ端子（４）に読出され又
   は該データ端子（４）から書き込まれるＰＲＯＭからな
   る主記憶部（１）と，計数信号（１２）により未書込み
   の番地に書き込まれ，該書き込まれたビットの総数を出
   力する１ビット語長のＰＲＯＭからなる計数記憶回路
   （１１）とを有する記憶装置を含み，該主記憶部（１）
   の該番地入力端（５）は，外部信号を入力するためのア
   ドレス端子（１６）に接続された外部番地入力端（５
   ａ）と，該計数記憶回路（１１）の出力端（１３）に接
   続されたブロック番地入力端（５ｂ）とからなることを
   特徴とする半導体装置。