DE10153561A1

DE10153561A1 - Chargetrappingspeicherzelle, Verfahren zu deren Herstellung und Halbleiterspeichereinrichtung

Info

Publication number: DE10153561A1
Application number: DE10153561A
Authority: DE
Inventors: Thomas Mikolajick
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-10-30
Filing date: 2001-10-30
Publication date: 2003-05-28
Anticipated expiration: 2021-10-31
Also published as: US6891751B2; US20030081456A1; DE10153561C2

Abstract

Für eine besonders flexible und platzsparende Informationsspeicherung wird bei einer Chargetrappingspeicherzelle (10) und einer entsprechenden Halbleiterspeichereinrichtung vorgeschlagen, eine vorgesehene Chargetrappinggateanordnung (C) mit einer Mehrzahl von Chargetrappinggates (C1, C2) auszubilden. Jeder der Chargetrappinggates (C1, C2) ist zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet. Dadurch sind in der Speicherzelle (10) eine Mehrzahl von Informationseinheiten unabhängig voneinander speicherbar.

Description

Die Erfindung betrifft eine Chargetrappingspeicherzelle oder Chargetrappinggatespeicherzelle gemäß dem Oberbegriff des Anspruchs 1, eine Halbleiterspeichereinrichtung gemäß dem Oberbegriff des Patentanspruchs 18 sowie ein Verfahren zum Herstellen einer Chargetrappingspeicherzelle gemäß dem Oberbegriff des Patentanspruchs 23.
Bei der Weiterentwicklung von Halbleiterspeichereinrichtungen auf der Grundlage nicht-flüchtiger Speichermechanismen wurde auch das Prinzip der sogenannten nicht-flüchtigen Chargetrappingspeicherzelle oder Chargetrappinggatespeicherzelle entwickelt. Eine derartige Chargetrappingspeicherzelle zur nicht-flüchtigen Informationsspeicherung weist eine Chargetrappinggateanordnung oder Chargetrappingbereichsanordnung, eine Source/Drainanordnung sowie eine Steuergateanordnung auf. Die Chargetrappinggateanordnung oder Chargetrappingbereichsanordnung dient der eigentlichen Informationsspeicherung, während die Source/Drainanordnung zum Zugriff auf die Chargetrappinggateanordnung oder Chargetrappingbereichsanordnung und somit zum Zugriff auf die jeweilige Information ausgebildet ist. Die Steuergateanordnung ist zur Steuerung dieses Zugriffs auf die Chargetrappinggateanordnung oder Chargetrappingbereichsanordnung bzw. auf die Information ausgebildet.
Im engeren Sinne der Erfindung wird unter dem Chargetrappinggate ein Chargetrappingbereich oder Chargetrappingmaterialbereich verstanden, also ein Bereich, z. B. eine Schicht, aus einem Material, welches Chargetrappingzustände ausbilden kann. Nachfolgend wird der Begriff Chargetrappinggate der Kürze wegen in diesem Sinne verwendet, sofern nicht etwas anderes gesagt ist. Entsprechend werden die Begriffe Chargetrappinggate, -bereich und ggf. -schicht im Sinne der Erfindung synonym verwendet. Im weiteren Sinne ist mit Chargetrappinggate die Anordnung aus Chargetrappingbereich, ggf. Isolationsbereich und Steuergate gemeint.
Nachteilig bei bekannten Halbleiterspeichereinrichtungen, in diesen enthaltener Speicherzellen sowie entsprechender Herstellungsverfahren von Halbleiterspeichereinrichtungen oder Speicherzellen ist, dass bei diesen das grundlegende Konzept in struktureller und fertigungstechnischer Hinsicht auf dem Vorsehen einer einzigen binären Informationseinheit in jeweils einer einzelnen Speicherzelle beruht. Jede Speicherzelle und somit jeder Speicherort werden somit nur einfach mit Information belegt und entsprechend ausgebildet.
Der Erfindung liegt die Aufgabe zugrunde, eine Chargetrappingspeicherzelle oder Chargetrappinggatespeicherzelle, ein Verfahren zu deren Herstellung sowie eine Halbleiterspeichereinrichtung anzugeben, durch welche auf besonders einfache Art und Weise eine besonders hohe Informationsdichte erzielbar und auf besonders zuverlässige Art und Weise modifizierbar und abrufbar ist.
Die Aufgabe wird bei einer gattungsgemäßen Chargetrappingspeicherzelle oder Chargetrappinggatespeicherzelle erfindungsgemäß mit den kennzeichnenden Merkmalen des Anspruchs 1 gelöst. Ferner wird die Aufgabe bei einer gattungsgemäßen Halbleiterspeichereinrichtung mit den kennzeichnenden Merkmalen des Anspruchs 18 gelöst. Darüber hinaus findet sich eine weitere Lösung der Aufgabe bei einem gattungsgemäßen Herstellungsverfahren für eine Chargetrappingspeicherzelle oder Chargetrappinggatespeicherzelle durch die kennzeichnenden Merkmale des Anspruchs 23. Vorteilhafte Weiterbildungen der erfindungsgemäßen Chargetrappinggatespeicherzelle, der erfindungsgemäßen Halbleiterspeichereinrichtung und des erfindungsgemäßen Herstellungsverfahrens sind Gegenstand der jeweiligen abhängigen Unteransprüche.
Die erfindungsgemäße Chargetrappingspeicherzelle oder Chargetrappinggatespeicherzelle zur nicht-flüchtigen Informationsspeicherung ist dadurch gekennzeichnet, dass die Chargetrappinggateanordnung eine Mehrzahl Chargetrappinggates aufweist, dass jedes der Chargetrappinggates zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet ist und dass dadurch in der Speicherzelle eine entsprechende Mehrzahl Informationseinheiten, insbesondere binäre Bits, unabhängig speicherbar ist.
Im Gegensatz zum Stand der Technik wird also erfindungsgemäß das Ein-Bit-Konzept verlassen und somit die erfindungsgemäße Chargetrappinggatespeicherzelle zur Speicherung einer Mehrzahl von Informationseinheiten, insbesondere von binären Bits oder dergleichen ausgebildet. Dies wird dadurch realisiert, dass im Gegensatz zur Chargetrappinggatespeicherzelle nach dem Stand der Technik die Chargetrappinggateanordnung mit einer Mehrzahl von Chargetrappinggates ausgebildet ist. Dabei ist es vorgesehen, dass jedes der Chargetrappinggates unabhängig von den anderen Chargetrappinggates zur separaten und unabhängigen Informationsspeicherung ausgebildet ist. Es können zum Beispiel in jedem der Chargetrappingbereiche oder der Chargetrappinggates jeweils zwei Bit gemäß eines aufgeprägten Potenzialzustands eingeschrieben und abgerufen werden.
Jedes Chargetrappinggate kann dazu auch zur lokalen Aufnahme oder Annahme von mehr als zwei Ladungs- und/oder Potenzialzuständen ausgebildet sein, so dass die Informationsdichte pro Chargetrappingspeicherzelle weiter gesteigert ist, z. B. dadurch, dass pro Chargetrappingbereich oder -gate mehr als zwei Bit speicherbar sind.
Besonders flexibel gestaltet sich die Struktur der erfindungsgemäßen Chargetrappinggatespeicherzelle, wenn gemäß einer besonders bevorzugten Ausführungsform die Steuergateanordnung eine Mehrzahl Steuergates aufweist, je ein Steuergate je einem Chargetrappinggate zugeordnet ist und durch jedes Steuergate der Zugriff auf das zugeordnete Chargetrappinggate und den darin enthaltenen Informationszuständen steuerbar ist. Durch die zunächst organisatorische Zuordnung je eines Steuergates der Steuergateanordnung mit je einem Chargetrappinggate der Chargetrappinggateanordnung ergibt sich eine besonders flexible Steuerung des Zugriffs auf die im Chargetrappinggate zu speichernde Information. Die zunächst organisatorische und ablaufstechnische Zuordnung zwischen Chargetrappinggate und Steuergate wird sich vorteilhafterweise sich auch in einer baulichen oder räumlichen Zuordnung, insbesondere in einer besonderen räumlichen Nachbarschaft der zugeordneten Chargetrappinggates und Steuergates zueinander repräsentieren.
Eine weitere Vereinfachung der erfindungsgemäßen Chargetrappinggatespeicherzelle ergibt sich, wenn die Source/Drainanordnung zwei Source/Draingebiete aufweist, die Source/Draingebiete für die Mehrzahl der Chargetrappinggates und/oder für die Mehrzahl der Steuergates gemeinsam vorgesehen sind, und durch die zwei gemeinsamen Source/Draingebiete auf alle Chargetrappinggates zugreifbar ist.
Im Hinblick auf eine besonders einfache Herstellungsprozedur und auch im Hinblick auf eine entsprechende Funktionszuverlässigkeit ist es vorgesehen, dass die Chargetrappinggates bezüglich ihrer geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.
Zur Zuverlässigkeit der erfindungsgemäßen Chargetrappinggatespeicherzelle ist es andererseits vorgesehen, dass die Chargetrappinggates voneinander sowie von den Steuergates und den Source/Draingebieten im Wesentlichen elektrisch isoliert angeordnet und ausgebildet sind. Insbesondere kann jedes Chargetrappinggate in der Chargetrappinggatespeicherzelle im Wesentlichen kapazitiv gekoppelt ausgebildet und angeordnet werden. Dies ist z. B. dann sinnvoll, wenn der Chargetrappingbereich durch elektrisch leitfähige Inseln gebildet wird, die in eine elektrisch isolierende Matrix eingebettet sind.
Ferner ist es von Vorteil, dass die Steuergates im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.
Weiter wird bevorzugt, dass die Steuergates voneinander sowie von den Chargetrappinggates und den Source/Draingebieten im Wesentlichen elektrisch isoliert angeordnet und ausgebildet sind.
Gemäß einer anderen Ausführungsform der erfindungsgemäßen Chargetrappinggatespeicherzelle ist es vorgesehen, dass die Steuergates aus einem Polysiliziummaterial, Polyzid, Metall und/oder dergleichen bestehen.
Bei einer weiteren Ausführungsform der erfindungsgemäßen Chargetrappinggatespeicherzelle ist es vorgesehen, dass die Chargetrappinggates oder Chargetrappingbereiche im Wesentlichen aus einem Material bestehen, in welchem Chargetrappingzustände ausbildbar sind. Dieses soll vorzugsweise eine ausreichende Dichte an Störstellen aufweisen oder ausbilden, welche von Elektronen und/oder Löchern besetzt werden können. Der Chargetrappingbereich ist insbesonders ein Isolator, z. B. aus Siliziumnitrid.
Es ist insbesondere vorgesehen, dass die Chargetrappinggates eine ONO-, NO-Struktur oder dergleichen aufweisen, bilden oder aus einer solchen gebildet sind, also aus einer Abfolge von Nitrid/Oxid/Nitrid bzw. Nitrid/Oxid. Dabei liegt das Nitrid als eigentliche Chargetrappingschicht vor. Das Oxid dient dazu, die eigentliche Chargetrappingschicht, z. B. das Nitrid, zu isolieren gegen das Steuergate und/oder gegen das Kanalgebiet. Eine Isolationsschicht oberhalb und/oder unterhalb der eigentlichen Chargetrappingschicht erzeugt eine zusätzliche Potenzialbarriere gegenüber dem Steuergate bzw. dem Kanalgebiet. Auch Al₂O₃, Ta₂O₅, HfO₂ und/oder dergleichen können als Chargetrappingbereich dienen.
Zur Realisierung der Zuordnung zwischen den Chargetrappinggates und den Steuergates ist es gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen Chargetrappinggatespeicherzelle vorgesehen, dass die einander zugeordneten Chargetrappinggates und Steuergates jeweils in direkter räumlicher Nachbarschaft zueinander ausgebildet sind und dass insbesondere dabei gegebenenfalls jeweils Zwischenisolationsbereiche vorgesehen sind, insbesondere jeweils ein Zwischendielektrikum zwischen den jeweils zugeordneten Chargetrappinggates und dem Steuergate.
Insbesondere wird in einem Randbereich oder einer Peripherie einer Speicherzellenanordnung mit einer Mehrzahl von Zellen bevorzugt, dass jedes Chargetrappinggates einen ersten Endbereich und/oder einen zweiten Endbereich aufweist. Dabei ist der jeweils erste Endbereich in direkter räumlicher Nachbarschaft zum ersten Source/Draingebiet und der jeweils zweite Endbereich in direkter räumlicher Nachbarschaft zum zweiten Source/Draingebiet ausgebildet und angeordnet. Dadurch wird insbesondere ein räumlicher oder flächenartiger Überlapp zwischen den Chargetrappinggates, insbesondere den jeweiligen Endbereichen davon, und den Source/Draingebieten ausgebildet. Außerhalb der Randbereiche, also im Inneren der Speicherzellenanordnung wird die Chargetrappingschicht jeweils durchgehend, also ohne Endbereiche ausgebildet.
Gemäß einer anderen Ausführungsform der erfindungsgemäßen Chargetrappinggatespeicherzelle ist es vorgesehen, dass zwischen dem jeweiligen Chargetrappinggate, insbesondere den Endbereichen davon, und den Source/Draingebieten ein Isolationsbereich vorgesehen ist, insbesondere in Form eines Siliziumdioxidmaterials.
Gemäß einer besonders vorteilhaften Ausführungsform der erfindungsgemäßen Chargetrappinggatezelle ist ein Hauptbereich der Chargetrappinggatezelle ausgebildet, und zwar als ein erhabener Bereich, insbesondere als eine Lamelle, ein Steg, ein Grad oder dergleichen, eines Halbleitermaterialbereichs.
Dabei weist der Hauptbereich, insbesondere die Lamelle, in vorteilhafter Weise Seitenbereiche auf. Ferner ist es dabei vorgesehen, dass die, insbesondere zwei, Chargetrappinggates im Bereich der Seitenbereiche, insbesondere sich gegenüberliegend mit dem Hauptbereich dazwischen, vorgesehen sind, insbesondere in deren unmittelbarer räumlicher Nachbarschaft unter Vorsehung jeweils eines Isolationsbereichs zum Hauptbereich hin.
Durch das Vorsehen eines derartigen Lamellenbereichs mit Seitenbereichen wird praktisch automatisch eine elektrische Isolation und räumliche Trennung zwischen den auszubildenden Chargetrappinggates einerseits und zwischen den auszubildenden Steuergates andererseits erreicht.
Bei einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Chargetrappinggatespeicherzelle ist es vorgesehen, dass die Source/Draingebiete als - insbesondere n⁺- dotierte - Gebiete des Hauptbereichs, insbesondere durch ein Kanalgebiet als Teil des Hauptbereichs getrennt, ausgebildet sind. Zwar werden n-Kanal-Transistoren bevorzugt, aber auch p-Kanal-Transistoren sind möglich und vorgesehen. Dabei werden dann Source/Draingebiete p⁺-dotiert ausgebildet.
Durch diese Vorgehensweise mit der Ausgestaltung als Lamelle wird also zusätzlich automatisch die Ausbildung voneinander räumlich getrennter und voneinander elektrisch im Wesentlichen isolierter Source/Drainbereiche ermöglicht.
Die Lamellenstruktur ermöglicht weiterhin durch ihre lineare Ausdehnung und durch die Möglichkeit der Anordnung einer Mehrzahl von derartigen Lamellen parallel zueinander, eine besonders einfache Vorgehensweise beim Ausbilden einer Halbleiterspeichereinrichtung mit einer Mehrzahl oder Vielzahl erfindungsgemäßer Chargetrappinggatespeicherzellen.
So ist es bei der erfindungsgemäßen Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen zur nicht- flüchtigen Informationsspeicherung vorgesehen, dass die Speicherzellen als erfindungsgemäße Chargetrappinggatespeicherzellen ausgebildet sind.
Bei einer besonders bevorzugten Ausführungsform ist es vorgesehen, dass benachbarte Speicherzellen zumindest einen Teil der Steuergates als gemeinsame Steuergates verwenden.
Bei einer anderen erfindungsgemäßen Ausführungsform der Halbleiterspeichereinrichtung ist es vorgesehen, dass die Mehrzahl der Speicherzellen matrixartig und auf einer Mehrzahl im Wesentlichen gleicher Hauptbereiche, insbesondere in Form von Lamellen, Stegen, Graden oder dergleichen, ausgebildet ist.
Besonders vorteilhaft gestaltet sich die Ausbildung und Struktur der erfindungsgemäßen Halbleiterspeichereinrichtung dann, wenn die Hauptbereiche sich linear erstreckend und im Wesentlichen äquidistant zueinander ausgebildet und angeordnet sind.
Dabei ist es insbesondere vorgesehen, dass die Hauptbereiche, insbesondere die Lamellen, im Wesentlichen als Spalten und/oder als Zeilen der matrixartigen Anordnung von Speicherzellen vorgesehen sind.
Nachfolgend wird das erfindungsgemäße Verfahren zur Herstellung einer Chargetrappinggatespeicherzelle zur nicht- flüchtigen Informationsspeicherung dargestellt. Dabei wird von einem gattungsgemäßen Verfahren zur Herstellung ausgegangen. Bei diesem gattungsgemäßen Verfahren werden eine Chargetrappinggateanordnung, eine Source/Drainanordnung sowie eine Steuergateanordnung vorgesehen. Die Chargetrappinggateanordnung wird zur eigentlichen Informationsspeicherung ausgebildet. Die Source/Drainanordnung wird zum Zugreifen auf die Chargetrappinggateanordnung ausgebildet. Die Steuergateanordnung wird zur Steuerung des Zugriffs auf die Chargetrappinggateanordnung bzw. auf die dort enthaltene Information ausgebildet.
Das erfindungsgemäße Verfahren zum Herstellen einer Chargetrappinggatespeicherzelle ist dadurch gekennzeichnet, dass die Chargetrappinggateanordnung mit einer Mehrzahl Chargetrappinggates ausgebildet wird, dass jedes der Chargetrappinggates zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet wird und dass dadurch in der Speicherzelle eine entsprechende Mehrzahl von Informationseinheiten, insbesondere binäre Bits oder dergleichen, unabhängig voneinander speicherbar wird.
Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass die Steuergateanordnung mit einer Mehrzahl von Steuergates vorgesehen wird, dass je ein Steuergate je einem Chargetrappinggate zugeordnet wird und dass durch jedes Steuergate der Zugriff auf das zugeordnete Chargetrappinggate steuerbar ausgebildet wird.
Andererseits ist es vorgesehen, dass die Source/Drainanordnung mit zwei Source/Draingebieten ausgebildet wird, dass die Source/Draingebiete für die Mehrzahl der Chargetrappinggates und/oder für die Mehrzahl der Steuergates gemeinsam vorgesehen werden und dass dadurch über die zwei gemeinsamen Source/Draingebiete auf alle Chargetrappinggates zugreifbar wird.
Bei einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass jeweils die Chargetrappinggates und/oder jeweils die Steuergates im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet werden.
Weiterhin bevorzugt wird, dass die Chargetrappinggates und/oder die Steuergates voneinander, von den Steuergates bzw. von den Chargetrappinggates und von den Source/Draingebieten im Wesentlichen elektrisch isoliert angeordnet und ausgebildet werden.
Bei den Chargetrappinggates wird insbesondere bei der Verwendung von leitfähigen Inseln in einem Isolator bevorzugt, dass diese durch diese Maßnahmen in der Chargetrappinggatespeicherzelle im Wesentlichen kapazitiv gekoppelt ausgebildet und angeordnet werden.
Es ist insbesondere vorgesehen, dass die Chargetrappinggates im Wesentlichen aus einem Material gebildet werden, in welchem die Chargetrappingzustände ausbildbar sind.
Insbesondere wird als Chargetrappingbereich ein Bereich aus Siliziumnitrid vorgesehen. Vorzugsweise ist dabei die Verwendung einer ONO- oder NO-Struktur oder dergleichen vorgesehen.
Die Steuergates werden bevorzugterweise aus einem Polysiliziummaterial, einem Polyzid, einem Metall und/oder dergleichen ausgebildet.
Vorteilhaft ist, das Steuergate jeweils niederohmig auszubilden. Die Chargetrappinggates werden dagegen hochohmig ausgebildet, insbesondere als Isolator.
Zur Realisierung der Zuordnung zwischen den jeweiligen Chargetrappinggates und den jeweiligen Steuergates ist es vorgesehen, dass die einander zugeordneten Chargetrappinggates und Steuergates jeweils in direkter räumlicher Nachbarschaft zueinander ausgebildet werden und dass dabei insbesondere gegebenenfalls jeweils ein zusätzlicher Zwischenisolationsbereich vorgesehen wird, insbesondere ein Zwischendielektrikum.
Insbesondere im Randbereich einer Anordnung einer Mehrzahl von Zellen wird jedes Chargetrappinggate mit einem ersten Endbereich und mit einem zweiten Endbereich ausgebildet. Es wird jeweils der erste Endbereich in direkter räumlicher Nachbarschaft zum ersten Source/Draingebiet und der jeweils zweite Endbereich in direkter räumlicher Nachbarschaft zum zweiten Source/Draingebiet ausgebildet oder angeordnet. Dadurch wird insbesondere ein räumlicher oder flächenartiger oder flächiger Überlapp zwischen den Chargetrappinggates, insbesondere den jeweiligen Endbereichen davon, und den Source/Draingebieten ausgebildet. In bevorzugter Weise wird weiterhin zwischen den jeweiligen Chargetrappinggates, insbesondere den Endbereichen davon, und dem jeweiligen Source/Draingebiet ein Isolationsbereich ausgebildet, insbesondere in Form eines Siliziumdioxidmaterials.
Besonders bevorzugt wird, dass als Hauptbereich der Chargetrappinggatezelle jeweils ein erhabener Bereich, insbesondere eine Lamelle, ein Steg, ein Grad oder dergleichen, eines Halbleitermaterialbereichs ausgebildet wird. Dabei ist es insbesondere vorgesehen, dass der Hauptbereich, insbesondere die Lamelle oder dergleichen mit Seitenbereichen ausgebildet wird. Es ist ferner vorgesehen, dass - insbesondere zwei - Chargetrappinggates im Bereich der Seitenbereiche, insbesondere sich gegenüberliegend mit dem Hauptbereich dazwischen, vorgesehen werden, insbesondere in deren unmittelbarer räumlicher Nachbarschaft unter Vorsehung jeweils eines Isolationsbereichs zum Hauptbereich hin.
Besonders vorteilhaft ist es, dass die Source/Draingebiete als - insbesondere n⁺-dotierte oder p⁺-dotierte - Gebiete des Hauptbereichs, insbesondere durch ein Kanalgebiet als Teil des Hauptbereichs getrennt, ausgebildet werden.
Die bisherigen kennzeichnenden Merkmale des erfindungsgemäßen Herstellungsverfahrens repräsentieren zum Teil die strukturellen Merkmale der erfindungsgemäß auszubildenden Chargetrappinggatespeicherzelle. Darüber hinaus sind aber verschiedene Ausgestaltungsformen beim Herstellen denkbar.
Gemäß einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass zunächst ein Halbleitersubstratbereich, insbesondere in Form von p-dotiertem Silizium, bereitgestellt wird. Dann werden lokale Dotiergebiete, insbesondere in n⁺-dotierter Form, für die auszubildenden Source/Draingebiete ausgebildet, insbesondere durch Implantieren. Nachfolgend wird dann der Hauptbereich für die Speicherzelle durch Rückätzen der Umgebung im Halbleitermaterialbereich ausgebildet, insbesondere unter Verwendung eines Maskierungsprozesses oder dergleichen.
Es kann auch n-dotiertes Silizium verwendet werden, wobei dann p⁺-dotierte Source/Draingebiete vorzusehen sind.
Die beiden zuletzt genannten Schritte können auch in umgekehrter Reihenfolge durchgeführt werden, so dass zunächst die Hauptbereiche, insbesondere also die Lamellenstruktur, durch Rückätzen der Umgebung im Halbleitermaterialbereich ausgebildet wird, insbesondere unter Verwendung eines Maskierungsprozesses oder dergleichen, und dass dann nachfolgend Dotiergebiete in lokaler Form ausgebildet werden, insbesondere durch Implantieren.
Vorteilhafterweise werden die lokalen Dotiergebiete in einer ersten Streifenform ausgebildet, und das Rückätzen erfolgt in einer zweiten Streifenform, quer zur ersten Streifenform.
Besonders vorteilhafte Strukturen ergeben sich, wenn gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens der Hauptbereich linear und/oder in etwa quaderförmig ausgebildet wird. Dies kann durch eine geschickte Prozessführung beim Rückätzen erfolgen.
Es ist vorgesehen, dass dann eine Isolationsschicht im Wesentlichen konform ausgebildet oder abgeschieden wird, insbesondere aus einem Siliziumdioxidmaterial und/oder insbesondere für den Isolationsbereich zwischen dem Hauptbereich und den auszubildenden Chargetrappinggates.
Es ist ferner alternativ vorgesehen, dass die Isolationsschicht durch Aufwachsen ausgebildet wird.
Dann wird nachfolgend ein Materialbereich für die auszubildenden Chargetrappinggates ausgebildet, insbesondere abgeschieden. Dabei wird insbesondere eine ONO-, NO-Struktur oder dergleichen verwendet, d. h. eine Abfolge Oxid/Nitrid/Oxid bzw. Nitrid/Oxid.
In vorteilhafter Weise kann das Material für die Chargetrappinggates im Wesentlichen unstrukturiert verbleiben. Es ist aber auch möglich, nachfolgend die Chargetrappinggates zu strukturieren, insbesondere durch Ätzen von Spalten in den Materialbereich für die Chargetrappinggates. Die Spalten werden dabei senkrecht zur Erstreckungsrichtung des Hauptbereichs, also zum Beispiel der Lamelle verlaufend ausgebildet. Anschließend erfolgt ein Entfernen oder Rückätzen des Materialbereichs für die Chargetrappinggates bis unter das Niveau eines Oberflächenbereichs des Hauptbereichs, zum Beispiel der Lamelle, so dass der Materialbereich oder das Material für die Chargetrappinggates nur im Bereich der Seitenbereiche des Hauptbereichs verbleiben.
Nachfolgend kann dann im Wesentlichen ganzflächig und/oder konform optional ein Materialbereich ausgebildet oder abgeschieden werden, insbesondere für einen optional auszubildenden Zwischenisolationsbereich zwischen zugeordneten Chargetrappinggates und Steuergates.
Dann wird im Wesentlichen ganzflächig und/oder konform ein Materialbereich ausgebildet oder abgeschieden, insbesondere für die auszubildenden Steuergates.
Nachfolgend erfolgt dann - insbesondere im Randbereich einer Speichermatrix - das Strukturieren der Steuergates, insbesondere durch Ätzen von Spalten, welche im Wesentlichen senkrecht zur Erstreckung des Hauptbereichs verlaufen, und durch anschließendes Entfernen oder Rückätzen des Materialbereichs für die Steuergates bis unter das Niveau des Oberflächenbereichs des Materialbereichs für die Chargetrappinggates und/oder gegebenenfalls bis unter das Niveau des Oberflächenbereichs des Materialbereichs für den Zwischenisolationsbereich, so dass der Materialbereich für die Steuergates nur im Bereich der Seitenbereiche des Hauptbereichs verbleibt, wobei insbesondere die Materialbereiche für die Chargetrappinggates und/oder gegebenenfalls für den Zwischenisolationsbereich nicht entfernt werden.
In bevorzugter Weise wird die dann so erhaltene Struktur in einen Isolationsbereich eingebettet und nachfolgend mit einer Kontaktierung zu den Source/Draingebieten und/oder den Steuergates ausgebildet.
Die vorangehend beschriebenen und weitere Aspekte der vorliegenden Erfindung werden auch anhand der nachstehenden Bemerkungen erläutert:
In Flash-Speicherzellen können mehrere Bits pro Zelle dadurch gespeichert werden, dass verschiedene Ladungszustände gespeichert werden oder dadurch, dass je ein Bit an räumlich getrennten Orten gespeichert wird. Für die letztgenannte Möglichkeit ist die Verwendung eines sogenannten Chargetrappingdevices nötig. Das heißt zum Beispiel, dass die Ladung in einer Nitridschicht gespeichert wird. Dabei ist insbesondere nachteilig, dass der Speicherumfang pro Zelle auf zwei Bits beschränkt bleibt.
Bei der vorliegenden Erfindung wird ein anderer Ansatz vorgestellt, bei welchem eine Chargetrappinggatespeicherzelle zur Speicherung von mehr als zwei Bits in einer Zelle realisiert werden kann.
Die Speicherung von zwei Bits in einer Flashzelle wird bisher entweder durch die Verwendung einer Si₃N₄-Schicht (NROM- Konzept) realisiert. Bei Floatinggatezellen wird bisher ausschließlich die Speicherung von mehreren Ladungszuständen in einem Floatinggate zur Speicherung mehrerer Bits in einer Zelle verwendet.
Durch Herstellung von Si-Lamellen als Zellenhauptbereiche kann eine Chargetrappinggatezelle realisiert werden, die zwei oder mehr Chargetrappinggates besitzt, aber über dieselben Source- und Draingebiete versorgt wird. Damit können in jedem der beiden Chargetrappinggates ein oder gar mehrere Bits gespeichert werden. Es kann somit eine Chargetrappingspeicherzelle realisiert werden, die vier Überlappregionen zwischen Source- und Drain-pn-Übergang und NO oder ONO besitzt, aber über dieselben Source- und Draingebiete versorgt wird. Damit kann in jedem Überlappbereich von Source/Drain und NO oder ONO ein Bit gespeichert werden. Insgesamt können somit vier Bits räumlich voneinander getrennt gespeichert werden.
Eine Kernidee liegt dabei darin, dass der Kanal des Transistors von der Si-Oberfläche auf die Oberfläche einer Si- Lamelle verlegt wird. Dadurch ist es möglich, an zwei Stellen der Lamelle jeweils ein Chargetrappinggate und somit mindestens eine Doppelzelle mit mindestens vier Überlappbereichen also vier Bits auszubilden und damit vier oder mehr Bits in der Zelle zu speichern.
Im Folgenden wird die Funktion der Speicherzelle erläutert:
Wird das Bauelement, also die Chargetrappinggatespeicherzelle, wie nachfolgend beschrieben prozessiert, so kann sowohl mit dem ersten Controlgate oder Steuergate als auch mit dem zweiten Controlgate oder Steuergate ein Inversionskanal an der linken bzw. rechten Seite des Bauelements erzeugt werden. Jeder dieser Kanäle kann als separater Speicherzellenbereich mit je zwei Bits genutzt werden, weil beim Programmieren und Löschen die Gatespannung für jede Seite des Bauelements separat eingestellt werden kann.
Beim Programmieren sind die Verfahren mittels heißer Elektronen möglich. Zum Löschen werden heiße Elektronen durch einen Band-zu-Band-Tunnelstrom erzeugt. Das Programmieren durch heiße Elektronen kann entweder für jedes Paar einem Source/Draingebiet zugeordneter Bits gemeinsam oder je Bit separat durchgeführt werden.
Eine wesentliche Innovation bei diesem Bauelement besteht darin, dass zwar zwei Gatebereiche zum Speichern und Ansteuern zur Verfügung stehen, diese jedoch nur von je einem gemeinsamen Source/Draingebiet versorgt werden.
Folgendes Schema kann z. B. beim Programmieren, Löschen, Lesen herangezogen werden:
Im Folgenden wird die Herstellung einer erfindungsgemäßen Speicherzelle beschrieben. Der Einbau einer Speicherzelle in ein Array ist in mehreren Architekturen (common ground NOR, virtual Ground NOR etc.) möglich. Diese unterscheiden sich jeweils dadurch, inwieweit eines der Source/Draingebiete noch von weiteren Zellen genutzt wird und deshalb gegebenenfalls nicht separat kontaktiert werden muss. Der Einbau in unterschiedliche Arrayarchitekturen erfolgt analog zu konventionellen Flashzellen. Ebenso wird die Kontaktierung der Controlgates im Folgenden nicht beschrieben. Diese erfolgt grundsätzlich am Arrayrand, wobei beide Controlgates auf einer Seite, oder die Controlgates auf jeweils gegenüberliegenden Seiten des Array kontaktiert werden können.
Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
Fig. 1A-12C zeigen schematische und teilweise geschnittene Seitenansichten bzw. Draufsichten von Zwischenzuständen, welche bei einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens erreicht werden.
Bei den nachfolgend beschriebenen Figuren bezeichnen gleiche Bezugszeichen immer gleiche Elemente, ohne dass eine Detailbeschreibung bei jedem Auftreten erfolgt.
Fig. 1A bis 1C zeigen in seitlicher Querschnittsansicht und in Draufsicht einen ersten Zwischenzustand einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens. Bereitgestellt ist ein Halbleitersubstratbereich 20 mit einer im Wesentlichen planaren Oberfläche 20a. Bei dem Halbleitersubstratbereich oder -materialbereich 20 kann es sich um ein p-dotiertes (oder n-dotiertes) Siliziummaterial oder dergleichen handeln. Dieses kann bereits vorprozessiert und z. B. mit geeigneten Wannen versehen sein. Streifenförmig aufgebracht sind Maskenbereiche 100, die der Ausbildung entsprechender Dotiergebiete 21 dienen. Dies geschieht durch Implantation in Pfeilrichtung.
Im Übergang zu dem in den Fig. 2A bis 2C gezeigten Zwischenzustand wird im Oberflächenbereich 20a des Halbleitermaterialbereichs 20 und in einer gewissen Tiefe darunter lokal ein Dotierbereich 21 ausgebildet, zum Beispiel in Form eines n⁺- dotierten (oder p⁺-dotierten) Siliziummaterialbereichs mittels einer entsprechenden Implantationstechnik. Die ausgebildeten Dotierbereiche 21 weisen eine im Wesentlichen planare Oberfläche 21a auf. Die Fig. 2C zeigt eine Draufsicht auf das lokal dotierte Halbleitermaterial 20, die Fig. 2A und 2B zeigen entsprechende Querschnittsseitenansichten entlang der Schnittebenen A-A bzw. B-B. Durch die Ausbildung der Dotiergebiete 21 wird mittels Implantation eine Vorstufe der auszubildenden Source/Draingebiete SD1 und SD2 für jede der Chargetrappinggatespeicherzellen 10 geschaffen.
Nachfolgend wird dann das Halbleitermaterial 20 mit den entsprechenden Dotiergebieten 21 strukturiert, wodurch entsprechende Siliziumlamellen L als Hauptbereiche L für die auszubildenden Chargetrappinggatespeicherzellen 10 erzeugt werden. Wie aus der Draufsicht der Fig. 3C sowie den geschnittenen Seitenansichten 3A und 3B hervorgeht, besitzt die Lamelle L als Hauptbereich L eine im Wesentlichen linear ausgedehnte Quaderstruktur mit Seitenbereichen Lb und einem Oberflächenbereich La, welcher im Wesentlichen planar ausgebildet ist. Durch den Ätzprozess wird im Übergang zu dem in den Fig. 3A bis 3C gezeigten Zwischenzustand der Oberflächenbereich 20a des Halbleitersubstratbereichs 20 auf einen Oberflächenbereich 20a' zurückgeätzt, wodurch die entsprechende Struktur der Lamelle L freigelegt wird.
Grundsätzlich kann im Rahmen dieses Ätzschritts eine Vielzahl parallel und äquidistant beabstandeter Lamellen nach Art eines Strichgitters auf dem Oberflächenbereich 20a bzw. 20a' des Halbleitersubstratbereichs 20 ausgebildet werden, zum Beispiel im Rahmen eines Herstellungsverfahrens zur simultanen Erzeugung einer Vielzahl von Chargetrappinggatespeicherzellen einer Halbleiterspeichereinrichtung.
Wie aus der Fig. 3B hervorgeht, erfolgt das Rückätzen des Halbleitermaterialbereichs oder Halbleitersubstratbereichs 20 zur Ausbildung der Hauptbereiche oder Lamellen L um eine Tiefe, welche der Tiefe der Dotierung oder Implantation in den Dotierbereichen 21 in etwa entspricht. Es kann ggf. auch ein Überätzen stattfinden, um die dotierten Bereiche besser voneinander zu trennen.
Die verbleibenden Bereiche SD1, SD2 der Dotierbereiche 21 dienen als Source/Draingebiete SD1, SD2 der Source/Drainanordnung SD. Dazwischen liegt der Bereich 22, das Kanalgebiet K.
Im Übergang zum Zustand der Fig. 4A bis 4C wird dann eine Isolationsschicht 31 ganzflächig und/oder konform ausgebildet, zum Beispiel durch Aufwachsen oder Abscheiden. Dabei ergeben sich an den Seitenbereichen Lb der Lamellen L Isolationsbereiche 30 als Teil der Isolationsschicht 31, welche sich im Wesentlichen dort vertikal erstrecken und zur Isolation der auszubildenden Chargetrappinggates gegenüber dem Kanalbereich 22 und gegenüber den Dotierbereichen 21 dienen.
Die Isolationsschicht 31 kann strikt konform ausgebildet sein, oder aber, wie das sich im Vergleich der Fig. 4A bis 4C ergibt, im Bereich der Dotierbereiche 21 mit einer größeren Schichtdicke D gegenüber der ansonsten dünneren Schichtdicke d ausgebildet sein. Die größere Schichtdicke D ergibt sich bei thermischer Oxidation und bei hohen Dotierungen, zum Beispiel bei n⁺-Silizium, ganz automatisch und hat den Vorteil, dass dadurch zwischen Steuergate G1, G2 und jeweiligem Source/Draingebiet SD1 bzw. SD2 eine geringere Kapazität vorliegt.
Direkt im Anschluss an die Isolationsschicht 30 bzw. 31 wird eine Materialschicht 40 für die auszubildenden Chargetrappinggates C1, C2 der Chargetrappinggateanordnung C aufgebracht, insbesondere durch Abscheidung. Die Materialschicht 40 ist eine sogenannte Chargetrappingschicht. In dem in den Fig. 5A bis 5C gezeigten Zwischenzustand des erfindungsgemäßen Herstellungsverfahrens wurde dabei eine NO-Struktur 40 verwendet. Die Abscheidung oder Ausbildung dieser Chargetrappingschicht für die Chargetrappinggates C1, C2 erfolgt ganzflächig. Die eigentlichen Chargetrappinggates C1, C2 der Chargetrappinggateanordnung C werden durch die Bereiche E11, . . ., E22 oder Überlappbereiche des Materialbereichs 40 mit den Source/Draingebieten SD1, SD2 gebildet.
Bei der dargestellten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens findet keine explizite Strukturierung des Materialbereichs 40 in die Chargetrappinggates C1, C2 statt. Auch ist keine zusätzliche Isolation zu den auszubildenden Steuergates G1, G2 hin vorgesehen, welche über das Oxid einer ONO- oder NO-Struktur hinausginge.
Direkt nachfolgend erfolgt nämlich dann das Abscheiden eines Materialbereichs 60 für die auszubildenden Steuergates G1 und G2. Es handelt sich bei dem in den Fig. 6A bis 6C gezeigten Zwischenzustand um eine ganzflächige Polysiliziumabscheidung. Gegebenenfalls ist eine Abscheidung von Polyzid, Metall und/oder dergleichen denkbar.
Im Übergang zu den in den Fig. 7A bis 7C gezeigten Zwischenzustand werden dann die Steuergates G1 und G2 strukturiert. Dies geschieht durch ganzflächige anisotrope Rückätzung, so dass nur am Rand der Lamelle L benachbart zu den Chargetrappinggates C1 und C2 das Material 60 für die Steuergates G1 und G2 verbleibt. Es ist hier ein deutliches Überätzen vorgesehen. Dies ist jedoch bei der Verwendung von Source/Drainkontakten nicht notwendig.
Im Randbereich ist noch eine maskierte Ätzung notwendig, um die Steuergates G1, G2 zu trennen. Diese Vorgänge sind hier nicht explizit dargestellt.
Im Übergang zu dem in den Fig. 8A bis 8C gezeigten Zwischenzustand erfolgt dann eine Einbettung in einen Isolationsbereich 70, zum Beispiel in Form eines Siliziumdioxids.
Durch die vorangehend beschriebene Strukturierung wurde somit eine Chargetrappinggatespeicherzelle 10 erzeugt, bei welcher ein Chargetrappinggatebereich C zwei voneinander räumlich getrennte Chargetrappinggates C1 und C2 aufweist, bei welcher ein Steuergatebereich G voneinander räumlich getrennte und den jeweiligen Chargetrappinggates C1 und C2 zugewandte Steuergates G1 und G2 aufweist, und bei welchen der Source/Drainbereich SD für beide Gatestrukturen gemeinsame erste und zweite Source/Draingebiete SD1, SD2 aufweist.
Dieses Vorgehen erzeugt in der Regel nicht lokal eine einzige Chargetrappinggatespeicherzelle 10, sondern in einem räumlich ausgedehnten Halbleitersubstratbereich 20 eine Vielzahl in Matrixform angeordneter Chargetrappingspeicherzellen oder Chargetrappinggatespeicherzellen 10 zur Ausbildung einer erfindungsgemäßen Halbleiterspeichereinrichtung zur nicht-flüchtigen Informationsspeicherung.
Für die jeweilige Kontaktierung der Source/Draingebiete SD1 und SD2 sind grundsätzlich zwei unterschiedliche Prozessführungen denkbar.
Um eine möglichst kleine Zellfläche zu erhalten, wird auf eine lithografische Definition von Kontaktlöchern verzichtet. Die Entfernung der Isolationsschichten 70, 31 über den Source/Draingebieten SD1 und SD2 erfolgt entweder durch chemisch-mechanisches Polieren oder CMP mit Stopp auf den Oberflächen der Source/Draingebiete oder durch Ätzen. Diese Vorgehensweise ist in den Fig. 9A bis 10C dargestellt.
Wie in dem Zustand der Fig. 9A bis 9C gezeigt ist, erfolgt ein streifenartiges Freiätzen mittels einer Maskenanordnung für die Bitleitungen bzw. Soure/Drain-Leitungseinrichtungen.
Im Übergang zu dem in den Fig. 10A bis 10C gezeigten Zwischenzustand erfolgt dann eine ganzflächige Metallabscheidung zur Kontaktierung, wobei die Ausnehmungen 92 in den Bereichen 70, 40, 30, 31 zu den Source/Drainbereichen SD1, SD2 mit einem entsprechenden Metall 95 gefüllt werden. Zur Trennung von elektrischen Isolationen dieser Füllungen 95 voneinander erfolgt dann ein Rückätzen oder Polieren mit Stopp auf der Oberfläche 70a des einbettenden Isolationsbereichs 70.
Bei einem anderen Kontaktierungsvorgang wird, um ein großes Prozessfenster zu erhalten und ein starkes Überätzen gegebenenfalls der Chargetrappinggates C1 und C2 und der Steuergates G1 und G2 zu vermeiden, eine Kontaktierung zu den Source/Draingebieten SD1 und SD2 vorgesehen.
Diese Vorgehensweise ist in den Fig. 11A bis 12B dargestellt.
Dort ist in den Fig. 11A bis 11C zunächst die Ausbildung von Kontaktlöchern mit einer entsprechenden metallischen Füllung 94 der Kontaktlöcher dargestellt. In diesem Fall ist ein deutliches Überätzen gegebenenfalls der Chargetrappinggates C1 und C2 bzw. der Steuergates G1 und G2 nicht notwendig. Im Übergang zu dem in den Fig. 12A bis 12C gezeigten Zwischenzustand wird dann abermals eine Metallabscheidung 95 zur Ausbildung von Bitleitungen und Sourceleitungen durchgeführt. Die Strukturierung der Metallschicht kann gemeinsam mit den Kontakten in einer Dual-Damascene-Technik erfolgen.
Bei Verwendung von kontaktloser Architektur kann auf Metallleitbahnen ganz verzichtet werden. Es werden dann ausschließlich die vergrabenen Bit- und Sourceleitungen verwendet.
Im letztgenannten Fall wird die Lamelle nicht so tief herausgeätzt, dass die Dotiergebiete/Diffusionsgebiete für die Source-/Drainbereiche dadurch elektrisch getrennt würden. Bezugszeichenliste 10 Chargetrappingspeicherzelle, Speicherzelle
20 Halbleitermaterialbereich, z. B. p-Silizium
20a, 20a' Oberflächenbereich
21 Dotierbereich, z. B. n⁺-Silizium
21a Oberflächenbereich
22 Kanalbereich
30 Isolationsschicht, -bereich
30a Oberflächenbereich
31 Isolationsbereich
40 Materialbereich, -schicht für Chargetrappinggates C1, C2, Chargetrappingschicht, z. B. NO-Struktur
40a Oberflächenbereich
42 Spalte, Ausnehmung
60 Materialbereich für Steuergates G1, G2
60a Oberflächenbereich
62 Spalte, Ausnehmung
70 Isolationsbereich
70a Oberflächenbereich
92 Spalte, Ausnehmung
94 Metallisierung, Kontaktlochfüllung
95 Metallisierung, Bitleitung, Sourceleitung
C Chargetrappinggateanordnung
C1, C2 Chargetrappinggate
G Steuergateanordnung
G1, G2 Steuergate
K Kanalgebiet
L Hauptbereich, Lamelle
La Oberflächenbereich
Lb Seitenbereich
SD Source/Drainanordnung
SD1, SD2 Source/Draingebiet

Claims

1. Chargetrappingspeicherzelle zur nicht-flüchtigen Informationsspeicherung:
mit einer Chargetrappinggateanordnung (C), welche zur Informationsspeicherung ausgebildet ist,
mit einer Source/Drainanordnung (SD), welche zum Zugriff auf die Chargetrappinggateanordnung (C) ausgebildet ist, und
mit einer Steuergateanordnung (G), welche zur Steuerung des Zugriffs auf die Chargetrappinggateanordnung (C) ausgebildet ist,
dadurch gekennzeichnet,
dass die Chargetrappinggateanordnung (C) eine Mehrzahl von Chargetrappinggates (C1, C2) aufweist,
dass jedes der Chargetrappinggates (C1, C2) zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet ist und
dass dadurch in der Speicherzelle (10) eine entsprechende Mehrzahl Informationseinheiten, insbesondere binäre Bits (b1, . . ., b4), unabhängig voneinander speicherbar sind.

2. Chargetrappingspeicherzelle nach Anspruch 1, dadurch gekennzeichnet,
dass die Steuergateanordnung (G) eine Mehrzahl Steuergates (G1, G2) aufweist,
dass je ein Steuergate (G1, G2) je einem Chargetrappinggate (C1, C2) zugeordnet ist und
dass durch jedes Steuergate (G1, G2) der Zugriff auf das zugeordnete Chargetrappinggate (C1, C2) steuerbar ist.

3. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Source/Drainanordnung (SD) zwei Source/Draingebiete (SD1, SD2) aufweist,
dass die Source/Draingebiete (SD1, SD2) für die Mehrzahl der Chargetrappinggates (C1, C2) und/oder für die Mehrzahl der Steuergates (G1, G2) gemeinsam vorgesehen sind und
dass dadurch über die zwei gemeinsamen Source/Draingebiete (SD1, SD2) auf alle Chargetrappinggates (C1, C2) zugreifbar ist.

4. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Chargetrappinggates (C1, C2) im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.

5. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Chargetrappinggates (C1, C2) voneinander, von den Steuergates (G1, G2) und von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet sind.

6. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Steuergates (G1, G2) im Hinblick auf ihre geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet sind.

7. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Steuergates (G1, G2) voneinander von den Chargetrappinggates (C1, C2) und von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet werden.

8. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Steuergates (G1, G2) aus einem Polysiliziummaterial. Polyzid, Metall und/oder dergleichen bestehen.

9. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Chargetrappinggates (C1, C2) aus einem Material bestehen oder ein solches aufweisen, in welchem Chargetrappingzustände ausbildbar sind, insbesondere aus einem Material, z. B. einem Isolator, welcher eine ausreichende Dichte an Störstellen aufweist oder ausbilden kann, die von Elektronen und/oder Löchern besetzbar sind.

10. Chargetrappingspeicherzelle nach Anspruch 8, dadurch gekennzeichnet, dass die Chargetrappinggates (C1, C2) aus Siliziumnitrid, insbesondere aus einer ONO-, NO-Struktur oder dergleichen, aus Al₂O₃, Ta₂O₅, HfO₂ und/oder dergleichen bestehen oder eine solche aufweisen.

11. Chargetrappingspeicherzelle nach einem der Ansprüche 2 bis 10,
dadurch gekennzeichnet,
dass die einander jeweils zugeordneten Chargetrappinggates (C1, C2) und Steuergates (G1, G2) in direkter räumlicher Nachbarschaft zueinander vorgesehen sind und
dass dabei insbesondere ein Zwischenisolationsbereich (Z) vorgesehen ist, insbesondere ein Zwischendielektrikum (Z).

12. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass jedes Chargetrappinggate (C1, C2) einen ersten Endbereich (E11, E21) und einen zweiten Endbereich (E12, E22) aufweist,
dass der jeweils erste Endbereich (E11, E21) in direkter räumlicher Nachbarschaft zum ersten Source/Draingebiet (SD1) und der jeweils zweite Endbereich (E12, E22) in direkter räumlicher Nachbarschaft zum zweiten Source/Drainbereich (SD2) ausgebildet und angeordnet ist und
dass dadurch insbesondere ein räumlicher und/oder flächenartiger Überlapp zwischen den Chargetrappinggates (C1, C2), insbesondere zwischen den jeweiligen Endbereichen (E11, . . ., E22) davon und den Source/Draingebieten (SD1, SD2) ausgebildet ist.

13. Chargetrappinggatespeicherzelle nach Anspruch 12,
dadurch gekennzeichnet,
dass Material zur Ausbildung von Chargetrappingzuständen im Bereich der ersten und zweiten Endbereiche (E11, . . ., E22) vorgesehen ist und
dass insbesondere in einem Bereich zwischen den jeweiligen Endbereichen (E11, E12 bzw. E21, E22) eines jeweiligen Chargetrappinggates (C1, C2) ein Materialbereich ohne Chargetrappingzustände vorgesehen ist.

14. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem jeweiligen Chargetrappinggate (C1, C2), insbesondere den Endbereichen (E11, . . ., E22) davon, und den Source/Draingebieten (SD1, SD2) ein Isolationsbereich (30, 31) vorgesehen ist, insbesondere in Form eines Siliziumdioxidmaterials.

15. Chargetrappingspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass als Hauptbereich (L) der Chargetrappingzelle (10) ein erhabener Bereich (L), insbesondere eine Lamelle (L), ein Steg, ein Grad oder dergleichen, eines Halbleitermaterialbereichs (20) vorgesehen ist.

16. Chargetrappingspeicherzelle nach Anspruch 15,
dadurch gekennzeichnet,
dass der Hauptbereich (L), insbesondere die Lamelle (L) Seitenbereiche (Lb) aufweist und
dass - insbesondere zwei - Chargetrappinggates (C1, C2) im Bereich der Seitenbereiche (Lb), insbesondere sich gegenüber liegend mit dem Hauptbereich (L) dazwischen, vorgesehen sind, insbesondere in deren unmittelbarer räumlicher Nachbarschaft, gegebenenfalls unter Vorsehung jeweils eines Isolationsbereichs (30, 31) zum Hauptbereich (L) hin.

17. Chargetrappingspeicherzelle nach einem der Ansprüche 15 oder 16, dadurch gekennzeichnet, dass die Source/Draingebiete (SD1, SD2) als - insbesondere n⁺-dotierte oder p⁺-dotierte - Gebiete des Hauptbereichs (L), insbesondere durch ein Kanalgebiet (K, 22) als Teil des Hauptbereichs (L) getrennt, ausgebildet sind.

18. Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen (10) zur nicht-flüchtigen Informationsspeicherung, dadurch gekennzeichnet, dass die Speicherzellen (10) als Chargetrappinggatespeicherzellen (10) nach einem der Ansprüche 1 bis 17 ausgebildet sind.

19. Halbleiterspeichereinrichtung nach Anspruch 18, dadurch gekennzeichnet, dass bei benachbarten Speicherzellen (10) zumindest ein Teil der Steuergates (G1, G2) als gemeinsame Steuergates (G1, G2) ausgebildet sind.

20. Halbleiterspeichereinrichtung nach einem der Ansprüche 18 oder 19, dadurch gekennzeichnet, dass die Mehrzahl von Speicherzellen (10) matrixartig und auf einer Mehrzahl im Wesentlichen gleicher Hauptbereiche (L), insbesondere in Form von Lamellen (L), Stegen, Graden oder dergleichen, ausgebildet und angeordnet werden.

21. Halbleiterspeichereinrichtung nach Anspruch 20, dadurch gekennzeichnet, dass die Hauptbereiche (L) sich linear erstreckend und äquidistant zueinander ausgebildet und angeordnet sind.

22. Halbleiterspeichereinrichtung nach einem der Ansprüche 20 oder 21, dadurch gekennzeichnet, dass die Hauptbereiche (L) im Wesentlichen als Spalten- und/oder Zeilen der matrixartigen Anordnung der Speicherzellen (10) vorgesehen sind.

23. Verfahren zum Herstellen einer Chargetrappingspeicherzelle zur nicht-flüchtigen Informationsspeicherung:
bei welchem eine Chargetrappinggateanordnung (C) vorgesehen wird, welche zur Informationsspeicherung ausgebildet wird,
bei welchem eine Source/Drainanordnung (SD) vorgesehen wird, welche zum Zugriff auf die Chargetrappinggateanordnung (C) ausgebildet wird, und
bei welchem eine Steuergateanordnung (G) vorgesehen wird, welche zur Steuerung des Zugriffs auf die Chargetrappinggateanordnung (C) ausgebildet wird,
dadurch gekennzeichnet,
dass die Chargetrappinggateanordnung (C) mit einer Mehrzahl Chargetrappinggates (C1, C2) ausgebildet wird,
dass jedes der Chargetrappinggates (C1, C2) zur im Wesentlichen unabhängigen Informationsspeicherung ausgebildet wird und
dass dadurch in der Speicherzelle (10) eine entsprechende Mehrzahl an Informationseinheiten, insbesondere binäre Bits (b1, b2) unabhängig voneinander speicherbar wird.

24. Verfahren nach Anspruch 23,
dadurch gekennzeichnet,
dass die Steuergateanordnung (G) mit einer Mehrzahl Steuergates (G1, G2) vorgesehen wird,
dass je ein Steuergate (G1, G2) je einem Chargetrappinggate (C1, C2) zugeordnet wird und
dass durch jedes Steuergate (G1, G2) der Zugriff auf das zugeordnete Chargetrappinggate (C1, C2) steuerbar ausgebildet wird.

25. Verfahren nach einem der Ansprüche 23 oder 24,
dadurch gekennzeichnet,
dass die Source/Drainanordnung (SD) mit zwei Source/Draingebieten (SD1, SD2) vorgesehen wird,
dass die Source/Draingebiete (SD1, SD2) für die Mehrzahl der Chargetrappinggates (C1, C2) und/oder für die Mehrzahl der Steuergates (G1, G2) gemeinsam vorgesehen werden und
dass dadurch über die zwei gemeinsamen Source/Draingebiete (SD1, SD2) auf alle Chargetrappinggates (C1, C2) zugreifbar wird.

26. Verfahren nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, dass die Chargetrappinggates (C1, C2) im Hinblick auf die geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet werden.

27. Verfahren nach einem der Ansprüche 23 bis 26, dadurch gekennzeichnet, dass die Chargetrappinggates (C1, C2) voneinander, von den Steuergates (G1, G2) sowie von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet werden.

28. Verfahren nach einem der Ansprüche 23 bis 27, dadurch gekennzeichnet, dass die Steuergates (G1, G2) im Hinblick auf die geometrischen und/oder Materialeigenschaften im Wesentlichen gleich ausgebildet werden.

29. Verfahren nach einem der Ansprüche 23 bis 28, dadurch gekennzeichnet, 7 dass die Steuergates (G1, G2) voneinander, von den Chargetrappinggates (C1, C2) sowie von den Source/Draingebieten (SD1, SD2) im Wesentlichen elektrisch isoliert angeordnet und ausgebildet werden.

30. Verfahren nach einem der Ansprüche 23 bis 29, dadurch gekennzeichnet, dass die Steuergates (G1, G2) aus einem Polysiliziummaterial oder dergleichen ausgebildet werden.

31. Verfahren nach einem der Ansprüche 23 bis 30, dadurch gekennzeichnet, dass die Chargetrappinggates (C1, C2) mit oder aus einem Material ausgebildet werden, in welchem Chargetrappingzustände ausbildbar sind, insbesondere aus einem Material, z. B. einem Isolator, welcher eine ausreichende Dichte an Störstellen aufweist oder ausbilden kann, die von Elektronen und/oder Löchern besetzbar sind.

32. Verfahren nach einem der Ansprüche 23 bis 31, dadurch gekennzeichnet, dass die Chargetrappinggates (C1, C2) aus oder mit Siliziumnitrid, insbesondere einer ONO-, NO-Struktur oder dergleichen, Al₂O₃, Ta₂O₅, HfO₂ und/oder dergleichen ausgebildet werden.

33. Verfahren nach einem der Ansprüche 23 bis 32,
dadurch gekennzeichnet,
dass die einander zugeordneten Chargetrappinggates (C1, C2) und Steuergates (G1, G2) jeweils in direkter räumlicher Nachbarschaft zueinander vorgesehen werden und
dass dabei insbesondere jeweils ein Zwischenisolationsbereich (Z) vorgesehen wird, insbesondere ein Zwischendielektrikum (Z).

34. Verfahren nach einem der Ansprüche 23 bis 33,
dadurch gekennzeichnet,
dass jedes Chargetrappinggate (C1, C2) mit einem ersten Endbereich (E11, E21) und mit einem zweiten Endbereich (E12, E22) ausgebildet wird,
dass der jeweils erste Endbereich (E11, E21) in direkter räumlicher Nachbarschaft zum ersten Source/Draingebiet (SD1) und der jeweils zweite Endbereich (E12, E22) in direkter räumlicher Nachbarschaft zum zweiten Source/Draingebiet (SD2) ausgebildet oder angeordnet werden und
dass dadurch insbesondere ein räumlicher oder flächiger Überlapp zwischen den Chargetrappinggates (C1, C2), insbesondere den jeweiligen Endbereichen (E11, . . ., E22) davon, und den Source/Draingebieten (SD1, SD2) ausgebildet wird.

35. Verfahren nach einem der Ansprüche 23 bis 34, dadurch gekennzeichnet, dass zwischen dem jeweiligen Chargetrappinggate (C1, C2), insbesondere den Endbereichen (E11, . . ., E22) davon, und den Source/Draingebieten (SD1, SD2) ein Isolationsbereich (30, 31) vorgesehen wird, insbesondere in Form eines Siliziumdioxidmaterials.

36. Verfahren nach einem der Ansprüche 23 bis 35, dadurch gekennzeichnet, dass als Hauptbereich (L) der Chargetrappingzelle (10) ein erhabener Bereich (L), insbesondere eine Lamelle (L), ein Steg, ein Grad oder dergleichen, eines Halbleitermaterialbereichs (20) vorgesehen wird.

37. Verfahren nach einem der Ansprüche 23 bis 36,
dadurch gekennzeichnet,
dass der Hauptbereich (L), insbesondere die Lamelle (L) mit einem Seitenbereich (Lb) ausgebildet wird und
dass - insbesondere zwei - Chargetrappinggates (C1, C2) im Bereich der Seitenbereiche (Lb), insbesondere sich gegenüberliegend mit dem Hauptbereich (L) dazwischen, vorgesehen werden, insbesondere in deren unmittelbarer räumlicher Nachbarschaft unter Vorsehung jeweils eines Isolationsbereichs (30, 31) zum Hauptbereich (L) hin.

38. Verfahren nach einem der Ansprüche 36 oder 37, dadurch gekennzeichnet, dass die Source/Draingebiete (SD1, SD2) als - insbesondere n⁺-dotierte oder p⁺-dotierte - Gebiete des Hauptbereichs (L), insbesondere durch ein Kanalgebiet (K) als Teil des Hauptbereichs (L) getrennt, ausgebildet werden.

39. Verfahren nach einem der Ansprüche 23 bis 38,
bei welchem zunächst ein Halbleitersubstratbereich (20), insbesondere p-dotiertes oder n-dotiertes Silizium, bereitgestellt wird,
bei welchem dann lokal Dotiergebiete (21), insbesondere n⁺- dotierte bzw. p⁺-dotierte Dotiergebiete (21) und/oder in einer ersten Streifenform, für die auszubildenden Source/Draingebiete (SD1, SD2) ausgebildet werden, insbesondere durch Implantieren, und
bei welchem dann der Hauptbereich (L) für die Speicherzelle (10) durch Rückätzen der Umgebung im Halbleitersubstratbereich (20) ausgebildet wird, insbesondere unter Verwendung eines Maskierungsprozesses und/oder in einer zweiten Streifenform quer zur ersten Streifenform.

40. Verfahren nach einem der Ansprüche 23 bis 39,
bei welchem zunächst ein Halbleitersubstratbereich (20), insbesondere p-dotiertes oder n-dotiertes Silizium, bereitgestellt wird,
bei welchem dann der Hauptbereich (L) für die Speicherzelle (10) durch Rückätzen der Umgebung im Halbleitersubstratbereich (20) ausgebildet wird, insbesondere unter Verwendung eines Maskierungsprozesses und/oder in einer ersten Streifenform, und
bei welchem dann lokal Dotiergebiete (21), insbesondere n⁺- dotierte bzw. p⁺-dotierte Dotiergebiete (21), für die auszubildenden Source/Draingebiete (SD1, SD2) ausgebildet werden, insbesondere durch Implantieren und/oder in einer zweiten Streifenform quer zur ersten Streifenform.

41. Verfahren nach einem der Ansprüche 36 bis 40, bei welchem der Hauptbereich (L) linear und/oder in etwa quaderförmig ausgebildet wird.

42. Verfahren nach einem der Ansprüche 39 bis 41, bei welchem dann eine Isolierschicht oder Isolationsschicht (30, 31) im Wesentlichen konform ausgebildet oder abgeschieden wird, insbesondere aus einem Siliziumdioxidmaterial und/oder insbesondere für den Isolationsbereich (30) zwischen dem Hauptbereich (L) und den auszubildenden Chargetrappinggates (C1, C2).

43. Verfahren nach Anspruch 42, bei welchem die Isolationsschicht (30, 31) durch Aufwachsen ausgebildet wird.

44. Verfahren nach einem der Ansprüche 42 oder 43, bei welchem dann ein Materialbereich (40) für die auszubildenden Chargetrappinggates (C1, C2) ausgebildet wird, insbesondere durch Abscheiden, wobei insbesondere eine ONO-, NO- Struktur oder dergleichen verwendet wird und/oder wobei Oxid oben und/oder unten vorgesehen wird.

45. Verfahren nach Anspruch 44,
bei welchem dann die Chargetrappinggates (C1, C2) strukturiert werden,
insbesondere durch Ätzen von Spalten (42) in den Materialbereich (40) für die Chargetrappinggates (C1, C2), welche im Wesentlichen senkrecht zur Erstreckung des Hauptbereichs (L) verlaufen und
insbesondere durch anschließendes Entfernen oder Rückätzen des Materialbereichs (40) für die Chargetrappinggates (C1, C2) bis unter das Niveau des Oberflächenbereichs (La) des Hauptbereichs (L),
so dass der Materialbereich (40) für die Chargetrappinggates (C1, C2) nur im Bereich der Seitenbereiche (Lb) des Hauptbereichs (L) verbleibt.

46. Verfahren nach einem der Ansprüche 44 oder 45, bei welchem dann im Wesentlichen ganzflächig und/oder konform ein Materialbereich, insbesondere für den auszubildenden optionalen Isolationsbereich zwischen den zugeordneten Chargetrappinggates (C1, C2) und den Steuergates (G1, G2), ausgebildet oder abgeschieden wird.

47. Verfahren nach einem der Ansprüche 44 bis 46, bei welchem dann im Wesentlichen ganzflächig und/oder konform ein Materialbereich (60), insbesondere für die auszubildenden Steuergates (G1, G2), ausgebildet oder abgeschieden wird.

48. Verfahren nach Anspruch 47,
bei welchem dann die Steuergates (G1, G2) strukturiert werden,
insbesondere durch Maskenätzen z. B. am Rand einer auszubildenden Speichermatrix von Spalten (62) in dem Materialbereich (60) für die Steuergates (G1, G2), welche im Wesentlichen senkrecht zur Erstreckung des Hauptbereichs (L) verlaufen und
insbesondere durch anschließendes Entfernen oder Rückätzen des Materialbereichs (60) für die Steuergates (G1, G2) bis unter das Niveau des Oberflächenbereichs (40a) des Materialbereichs (40) für die Chargetrappinggates (C1, C2) und/oder gegebenenfalls bis unter das Niveau des Oberflächenbereichs des Materialbereichs für den Zwischenisolationsbereich,
so dass der Materialbereich (60) für die Steuergates (G1, G2) nur im Bereich der Seitenbereiche (Lb) des Hauptbereichs (L) verbleibt, wobei insbesondere der Materialbereich (50) für den Zwischenisolationsbereich (Z) nicht entfernt wird.

49. Verfahren nach Anspruch 48,
bei welchem dann die erhaltene Struktur in einen Isolationsbereich (70) eingebettet wird und
bei welchem dann nachfolgend eine Kontaktierung zu den Source/Draingebieten (SD1, SD2) und/oder den Steuergates (G1, G2) ausgebildet wird.