TWI270210B - Field-effect transistor, associated use and associated fabrication method - Google Patents

Field-effect transistor, associated use and associated fabrication method Download PDF

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TWI270210B
TWI270210B TW092114319A TW92114319A TWI270210B TW I270210 B TWI270210 B TW I270210B TW 092114319 A TW092114319 A TW 092114319A TW 92114319 A TW92114319 A TW 92114319A TW I270210 B TWI270210 B TW I270210B
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Helmut Tews
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Description

^270210 九、發明說明： 發明領域 本發明關於場效應電 二終端區亦稱為源及汲極， 區與通道區之間。 發明背景 晶體，其包含於一半導體層中 一摻雜通道區， 一控制區，亦稱為閘極， 及一電絕緣區於控制 、’導體層包括電阻率為1(MQ/cm至職/cm (每公分歐姆调之材 料例如石夕’錯石申化物。該半導體層為一具有n-型摻雜及P-型摻雜之半導 體基板。但亦有技術中，即根據观(絕緣體上雜術，铸體層被加心 緣基板上。 、、、巴 %效應電晶體區分為}通道電晶體及通道電晶體，視形成通道區之 通道型而定。 複數個場效應電晶體被排列在積體電路裝置中，因此即使在場效電曰 體建造上之小改進及修改，可導致大幅改進及產量增加。 發明内容 本發明之一目的為指出一簡單結構之場效應電晶體，其可用簡單方法 製造，特別是，與半導體晶圓而言，可一小面積需求製造。進一步言之， 本目的為指出一關聯用法及關聯製造方法。 與場效應電晶體相關之目的由一具有申請專利範圍第1項特性之場效 應電晶體達成。其它發展規定於申請專利範圍的依附項中。 本發明之場效應電晶體在半導體層中有一凹處，控制區及電絕緣區即 Ί27021Ο 排列在該凹處之中。通道區在半導體層 導體層表崎位於軸〇 處理之半 接近開口之線媸F盔、土 , 、、料而區距開口較 安^之、、猛為延，故稱遠離開口之 凹處之末端。她#峨 之終端區位於 層之内部，直到含開口之半導脚面：㈣购區領先半導體 接。 她㈣，轉謙m㈣電連 本發明之場效應電晶體為一場效應電晶體，其通道 直方向延伸，㈣絲w㈣ ㈣表面成垂 ^ ^ 勿双趣私日日殿所需之面積盥所 R通道長度域，錢通《讀做«關愤1之_。與平面場 效應電晶體相較，電晶體統合至_積體電路中並不複雜，因為遠離開口之 終端區位於半導體層之内部，触待處理之表面，或經1電連接盘 面電連接。 /、 本發明之場效應電晶體之發展巾，二終翁具#_之师濃度及相 同山導電型式之摻質，即，n_導電p•導電。在—改良中，通道區之換雜與終 端區及相鄰二終端區之摻雜為相反之導電型式。終端區之間之額外捧雜區 不存在於此改良中。 次-改良中，通道區有-與凹處之深度至少％之長度。此發展中， 凹處之引進僅供獲得所需通道長度之深度。 另-發展中，凹處為-溝渠。溝渠之長度蚊電晶體寬度，即，場效 應電晶體之臨界參數。 在另一發展中，低處為一孔洞，其深度超過孔洞直徑或寬度之至少二 “Ι27Θ210 倍。孔洞之直徑決定電晶體寬度。深度決定閘極之長度。圓筒形孔洞時， 各層可均句沉積在洞壁上。 本發明場效應電晶體之次-發展中，通道區位於溝渠之二側或沿孔洞 之全部邊緣。以此措施，具有較大之電晶體寬度之電晶體亦可以簡單方式 製造。 次-發展中，通道區僅位於溝渠之一侧，或僅沿孔洞之部分邊緣。僅 品較小覓度之電晶體因此可以簡單方式製造。未被通道區佔據之溝渠之夂 區或在孔洞邊緣之各區利用排列其他組件或作為絕緣區一部分。 本發明方法次-發展中，遠離開口之終端區在複數個凹處區沿伸，其 中並排列有控制區。例如，場效應電晶體包含二，三或多個凹處以級聯方 式排列。此級聯可進-步導致面積需求之降低。此外，遠離開口之終端區 僅需導引每一場效應電晶體至表面一次，與級聯數目無關。 次-發展中，控幅之低處與場效電晶體與相鄰組件間以電絕緣材料 填充之低處’具有相度。此二凹處因此可以簡單方式以_般光刻法製 造0 在另-發展中，對比之下，控制區之凹處之深度較小，即較場效電晶 體與相鄰電子組件間以絕緣材料完全填充之低處為小。此—措施可使^緣 材料之凹處可以稍窄，與較不深之較寬絕緣相比，不會有損絕緣&力 次一發展中，場效應電晶體之各元件之尺寸，月 攻…構可大於9伏， 大於15伏，但小於30伏之切換電壓： 絕緣區之絕緣厚度至少為15nm(奈米），或至少2〇nm Ι27Θ210 沿低處之終端_之麟至Μ⑽職(微米）， 雜輪廓梯度約 ，因其摻質之穿 與平面場效應電晶體輪康比較，終端區有—淺推 2〇Onm/deeade。特別是，淺雜輪廓梯度可以簡單方式產生 入深度不同。 之平面場效應 言特別大，而 上述方法可產生之場效應電晶體，其僅需要相同電性質 電晶體-半之面積需求。面積之節省以上述之切換電壓範圍 大幅勝過製造凹處之經費。 本發明尚關於場效應電晶體之用途，特別是上述切換電叙用之場效 應電晶體，作為記憶體胞元陣列之字元線或位元線之驅動電晶體。上述之 切換電壓在抹除上_要，程式化，失_就，如快閃記憶體， 其中僅獅單元可同時抹除，⑽亀(電可抹除可程式僅讀記崎 特別是’本發明之場效應電晶體可與記憶體陣列統合至某—程度，此 情況下，使用平面場效電晶體驅動時，記憶體胞元陣列所佔面触l 元之晶片面積少於3〇%。 之場效應電晶 本發明尚關於-制簡單之製造方法以製造本發明 體，其中： 備有一待處理之表面之半導體層， -接近表面之終端區及_遠離表面之終以摻雜方々I進半導體 端區， 至少一凹處自接近表面之終端區之控制區加以蝕刻，遠離自表面之終 “1270210 一電絕緣層沉積在凹處内， 一導電控制區引進凹處内。 根據本發明之方法—實施财，終砸之摻_侧及填充凹處之前 實施，因此導致簡單處理。 在-人一發展中，自遠離表面至表面之終端區之一連接區被摻雜。一導 電連接在半導體層中以摻雜之簡單方式產生。 在另叙展中，絕緣凹處，所謂絕緣溝渠與控制區之凹處同時餘刻。 在-改良中絕緣凹處與控制區之凹處深度相同。在另—改良中，絕緣凹處 較控制區之凹處為深。 為製造絕緣凹處，在一發展中，在光刻方法製造控制區之凹處之外， 實施光刻方法。在額外光财法中，絕緣凹處侧至其全部深度，或超過 控制區之凹處之深度。 在另-具有不同深度之凹處之發展巾，凹處利用—般_方法加以姓 刻，其中，較寬之凹處被蝕刻較較窄之凹處為深。 圖式簡單說明 自以下說明之範例實施例可產生之其他發展。本發明之範例實施例將 參考以下附圖予以說明，其中： 圖1A至1J顯示本發明第一範例實施例製造一垂直場效應電晶體中之 中間各級。 圖2A至2B顯示本發明第二範例實施例中垂直場效應電晶體製造中 之中間各級。 1270210 圖3 員不利用垂直场效應電晶體驅動eepr〇m中之記憶體胞元陣列。 圖4顯示垂直場效應電晶體之平面圖。 圖5顯示具有雙串級間極區之垂直場效應電晶體之一部分。 圖6顯示具有圓筒形閘極區之並聯垂直場效應電晶體之平面圖。 較佳實施例之詳細說明 以下之本文說明-方法順序，以切換電屋在^及肅之間，及隨機 閘極區之串級以製造垂直電晶體。該方法順序之許多方法步驟可與製造同 一積體電狀其她狀方法步縣合，亦可聯合實施，即，以方法步驟 製造淺溝渠隔離(STI)或平面場效應電晶體之閘極堆疊。二方法變體將加以 說明’第-方法變體關於具有_深度溝渠之場效應電晶體，將以圖 1A至1J說明： 圖1A顯示-P摻雜半導體基板1〇。在第_方法步驟中，一石夕二氧化 物所製之氧化物層12予喊生，其厚度為—，及以乾氧化在温度㈣度 C之下以10分鐘時間氧化。-氮化物層14，由魏化物所製隨後予以沉積。 忒氮化物層14之厚度為lGGnm ’及在LPCVD綠(健化學氣相沉積)之 助下產生。此後，一淺隔離溝渠在;5夕基板1〇之其他區選擇性產生。 有關汲極區16之光刻方法，一光抗蝕劑層隨後加在氮化物層14之 上，曝光及顯像，在稍後之汲極區16之上部產生一斷流。隨後實施離子植 入，其間，汲極區16被η-摻雜，即，獲得一 n+型摻雜。光抗蝕劑層之剩 餘隨後除去。 次一光刻方法以產生源區18隨後實施。為此目的，一光抗餘劑層 10 l27〇2l〇 加在氮刪M上。編觸2·峨及輯，啦斷流η，經 由該斷流，在隨後之離子植人期間，如箭頭24所示，離子穿入源極區a 而被摻雜。 /及極區16及源極區18如欲有相同之橫向伸展時，亦可利用相同之光 軍幕製造。 半導體基板1G之表面與汲祕16之糊及源極區18之中心間之距 離在範例實施例中為丨咖。例如，約為聊啦_3濃度（每立方公分摻雜原 子）被選擇為汲極區16及源極區18中之接質濃度。 如圖1B所祝明，光刻抗侧2〇層之剩餘移除後，一光刻抗颠劑層 在氮化物層Μ上。光刻抗钱潸層％曝光及顯像後產生一斷流器^分 別於錄區16及源極區18邊緣區之上。離子在連續之植人步驟崎低之 衣度牙入斷飢益52 ’该離子將垂直連接區54作奸摻雜。在範例實施 例中，連無54最初連接汲麵16及源極區18。離子植人後，如箭頭兄 所代表，光抗蝕劑層5〇之剩被除去。 植入步驟亦可在時間上稱後實施，如此舉在全面植入方法更適宜時即 可，即，在場效應電晶體製造之溝渠之蝕刻之後實施。 如圖lc所示，一硬掩膜罩幕層60隨後加在氮化物層14上。硬罩幕 層6〇包含卿(四乙稀細_。在細方法中，—抗側層沉積在硬 奄、罩幕層60上，曝光及圖案化。之後，硬罩幕層⑻在姓刻方法中，在 待產生之溝渠上面之區域62，64，66，68區域中開啟。在隨後之，.蝕 刻方法中，硬_ 6G於是產生溝渠7σ，72，74及％，以此順序沿汲 11 1270210 極區16及源極區18排列。溝渠7〇，72，74，具有一寬度m為15〇nm， 及一深度1腿。溝渠76之寬度B2約為範例實施例中寬度扪之二倍。溝渠 76在範例實施例令之深度約為lum。溝渠7〇至76均到達源極18並在源及 18之中心處終止。溝渠74自連接區54將汲極區16隔離。在另一範例實施 例中，溝渠70至76在底部成圓形至一較大程度，如圖⑴所說明。 硬罩幕60之剩餘於是隨後加以清除。氮化物層μ之剩餘亦可選擇性 >月除。如圖1D所說明，實施一氧化以產生一薄犧牲層1〇〇，其厚度為 氧化在溫度800度C下實施。 一犧牲氮化物層102，其厚度為6nm在：LPCVD方法(低壓化學氣相沉 積)產生’於是加在犧牲氧化物層1〇〇之上。 如圖1E所示，一底部氧化物12〇，122，124及126分別選擇性以HDp 方法(高密度電_入麟7〇至％。以歷松沉積之氧化物以深触刻 方法作深餘刻，直到僅有低部氧化物12〇，122，124及126分別保留在溝 渠70至76之底部為止。 該溝渠70至76於是利用未摻雜之犧牲多石夕13〇填充。該犧牲多石夕13〇 於是在化賴_光方法之協助下之平面化轉+加以清除制溝渠％至 76之上邊緣。 如圖1F所示，在次-方法步驟中，光刻抗餘劑層⑽加在平面化區 域’曝光及顯像以產生斷流器142，144及146於溝渠7〇，％及％之上面。 光刻抗餘劑層14〇在溝渠72上面閉合。該排列在溝渠％，％及％中之犧 牲多石夕no與犧牲氮化物層1〇2選擇性被濕化學方法姓刻。底部氧化物 12 1270210 120 ’ 124 ’ 126分別保留在溝渠7〇， 於是被清除。 74及76中。光刻抗蝕劑層ι4〇之剩餘 该犧牲氮化物層102可選揠祕， 擇卜生在Ik後之蝕刻步驟中自溝渠7〇，％ 76之壁中清除。但，此舉並非絕對 野而要，因為犧牲氮化物層1〇2亦可八 保留在溝渠70，74及76中。 77 如圖1G所說明，絕緣材料15〇， 及76中。該絕緣材料15〇亦沿溝渠 溝渠70，74及76中，同時作為電晶體 即，TEOS隨後沉積在溝渠7〇，％ ’ 74及76之邊緣延伸，故其填充在 其他部分中一絕緣層。
…^ ▲…丨心欠，工，曝无及顯像以產4 渠72上面之一斷流器162，一閘極區在其中形成，絕緣層15〇隨後翻 器腿清除。在隨後之方法步驟中，犧牲多们％自溝渠72中清除，ε 在濕化學I虫刻方法選擇性與溝渠72中之犧牲氮化物層ι〇2加以清除。另 抗蝕劑層160之剩餘隨後清除。 如圖II所示，犧牲氮化物層102及犧牲氧化物層 100於是在溝渠72 中，以二蝕刻方法清除。結果，溝渠72在隨 ㊉ 欠乃忐步驟中，不需閘極氧化 物之_。底部氧化物122仍保留在溝渠72之底部，及增進溝渠π之角
落區及溝渠72之下方邊緣區之閘極氧化物之整潔沉積。 如圖1J所示’-閘極氧化物層170用熱氧化方法沉積在溝渠72之側 壁。該閘極氧化物層170包含石夕二氧化物，及具有2〇_之厚度。氧化產生 閘極氧化物層170在溫度800度C至1000度C之下實施。 在隨後之方法步驟中，非晶矽172沉積在溝渠7? φ， 不/ζ甲涊石夕為η摻雜， 13 1270210 ==電:溝渠74LPCVD方法協助下觀，俾在縣η中未產生空洞 或通路。貫施化學機械拋光方法以停止絕緣材料⑼。 選擇性，一氧化物蓋隨後在溝渠 、 1 皿度攝氏900度及以氧化物 在濕氧化方法中實施10分鐘。 納^至_ 16，_ 54及__晶㈣2軸之接觸孔洞 編之姆财侧。。 具有垂直通道之合成M0S電晶體(金氧半導體)說明如下·· 源極區1 ό， 汲極區18具有汲極區之電終端 通道區(主動區)18〇及182。 54，
閘極長度等於源極區16與沒極區18間之距離，即，與溝渠之深产大 約相等。閘極寬度等於溝渠72之長度，其在剖面圖中未示出。又 一 ρ通道場效應電晶體之製造原則上與圖1Α至u所說明者相同。此 情況時，-η摻卿基板H)或一對應摻雜之井作為—起點。圖u至^所 產生之摻雜係以相反導電型之摻雜材料實施。 以說明
如圖1A至U中說明之具有相同深度之溝渠％至％之處理順序，已 導致具有長卩懈舰姆電之_纟，㈣刪極長声 之一好面電晶體比較可節省空間。以不同深度之溝渠之垂直電晶體錢 緣而吕’此空間需求在第二方法變體中可進一步降低。圖1A至圖u所說 明之方法步驟亦可在第二方法變體情況實施。其不同處參考圖2A及2^ 14 一1270210 在第-方法艾體中，首先說明圖1A至圖lc中之實施方法步驟。但， 與溝渠76職及具有溝渠寬度之溝渠恤予讀造，即，具有相同一寬 度m及相同深度之四個溝渠7〇a至恤。在圖2a中，與圖认至出相= 之元件使用相同之參考號碼，但其後根隨一下標字母a。因此，溝渠7〇a至 瓜之走向穿過硬掩膜層_之切斷流區必至_。該硬罩幕層_加在 鼠化物層14a上’該層位於—薄氧化物層12a之上。所有溝渠、至％ 位於石夕基板之内。—閘極區16a，對朗極區i6，位於氧化物層仏 之直接下方π玄溝渠62a至68a向右延伸進入”埋入”源極區版。 溝渠7〇a至76a順序以填充材料200填充，該材料較石夕易於清除，即， 光刻抗蝕劑，多金鍺或多金矽-鍺。 如圖2B之說明光刻方法實施後，填充材料2〇〇再度自溝渠池及7知 以飯刻步驟清除。之後實施額外之侧，在钱刻期間，溝渠7〇a及瓜加深 俾其底部202及204分別位於源極區18a之最下部。 圖2B中說明之方法步驟之後以圖1D至_明之方法步驟跟隨。 p型場效應電晶體亦可參考圖2A及2B說明之同一方法製造。 在最後解釋之方法變體中，閘極區之長度同理由溝渠瓜之深度決 定。但，與相鄰組件相關之絕緣僅有深溝渠76a之寬度m，例如約1〇〇至 200nm 〇 圖3顯示記憶體胞元陣列230之垂直場效應電晶體22〇至226之用 返。垂直場效應電晶體220至226為驅動單元232之一部分，在圖3中 τ丹 與記憶體胞元23〇由虛'線234分開。驅動單元232 _所謂N〇R方法或根 15 127Ό210 據NAND方法驅動記憶體胞元23〇。 垂直電晶體220至226由圖1A至1J戎2A石山丄 丄 王u :¾ 2A至2β中所述之方法所製 造。電晶體220，222，224，226之狄踹24D，？」〇 . 、、知240，242，244，246之電壓分別 為K)V ’ 16V，_10V，+lov。電晶體22〇至226之閉極終端，至256由 控制單元鶴(未酬）讀減料化綠·除方法鶴城體胞元陣 列，之記憶體胞元。但’該驅動方法並非本發明之主題，因此未加詳細 說明。 記憶體胞元陣列230之-記憶體胞元26〇之基本電路如圖3所示。記 讀 憶體矩陣之其他記憶體胞元由箭頭262代表。記憶體胞元陣列23〇之其他 記憶體胞元與記憶體胞元260相同方式造。 該記憶體胞元260包含-記憶體電晶體264及驅動電晶體施。記憶 體電晶體264為-場效電晶體，其具有—電荷儲存中間層施與閘極終端 270與通道區之間。閘極終端27〇連接至字元線272，該線引至電晶體似 之終端274及引至電晶體226之終端276。電晶體綱之一終端引至附 屬線28〇，該線之電壓不影響記憶體胞元⑽之程式化及抹除。電晶體施 _ 之終端282連接至電晶體266之終端284。電晶體266之閘極終端286引至 另-字元'線288 ’該線連接至電晶體22〇之終端29〇及連接至電晶體222之 終端292。 電晶體266之終端294連接至位元線2%，驅動單元232在程式化時 加-6V電壓於該線上，及在抹除記憶體胞元26〇時加—〇ν電壓於該線上。 圖3所解釋之記憶體胞元為EEPR〇M之記憶體胞元。在所謂快閃記 16 1270210 十思體模組中，在記情辦 - 並|必要。在另一^ w 僅有一個記憶電晶體。驅動電晶體266 + 福例中’記憶體電晶體施及驅動電晶體226係以一 电曰曰體貫現’即，所謂分裂間極電晶體。 讀·者為’顺之财單元結構需射目當轉度之抹除電壓 式化電壓’該觸由邮繊電晶請謂之㈣生。經由利 用垂直電晶體220至226 226，驅動早兀232可以迷你化，如記憶體胞元陣列 230統合程度增加之方式相同。 圖4顯示垂直場效應電晶體222之平面圖，其係根據第—方法變體所 製造。一矩形包圍電晶體222所需之晶片面積，包括與相鄰組件之絕 緣間隙。在矩形3GG之縱向中之絕緣_ A1有—溝渠％之寬度β卜在矩 形300之橫向中之絕緣間隙A2同理有一寬度βι。一溝渠長度u說明於圖 4中。因為溝渠72之雙側之壁對電晶體寬度有所貢獻，電有效寬度W為溝 朱長度L1之二倍。 圖4額外說明源極接點310至314,該接點經由連接區54導引至埋入 之源極區18。位於溝渠72之左側供控制區之用為二沒極接點32()及322， φ 該接點導引至溝渠70及72間之汲極區16。二汲極接點324及326位於溝 渠72之右側導引至溝渠72與溝渠74間之沒極區。 為阻止矽基板10在場效應電晶體222之區中被充電，有一基板接點 340位於汲極接點320與322之間，及一基板接點342位於汲極接點324與 326之間。基板接點340及342與汲極區16為絕緣。各別之n型，p型及 所謂三倍井經由使用基板接點340及342，而可以省略。 17 Ί27Ό210 在其他範例實施例中，汲極區位於溝渠70至76之末端，及源極區位 於基板表面附近。 圖5顯示具有雙級聯閘極區之垂直場效應電晶體350之剖面部分。在 場效應電晶體350製造期間，產生對應溝渠7〇至76之四個溝渠7〇b，7邡， 74b及76b。但，另一溝渠352亦在溝渠72b與溝渠74b之間產生，該另一 溝渠與溝渠72b之相同填充具有同一尺寸。 但，電晶體350中之溝渠72b與74b間之距離為溝渠72與74間之距 離，與溝渠72a與74a間之距離之二倍，以便造成溝渠352之一空間。 | 自圖5中說明可以瞭解，在溝渠72b及溝渠352之垂直侧壁360至366 構成通道。箭頭370至376代表四倍電流自汲極區16c流至源極區18c。溝 渠72b及352中之控制區成並聯電連接，如連接38〇所示。汲極區16c亦 成電並聯，如連接382所示。通道之通道長度丨由圖5之箭頭代表。 在其他範例貫施例中，在電晶體中有二個以上之控制區級聯以供四個 以上之通道區之用。 在驅動單元供驅動記憶體胞元陣列，大量使用具有最小寬度w電晶 鲁 體。叹计為5V之電晶體最小尺寸之典型值為：w=〇 35um，L=〇 7um， A 〇_9um。如需要此種窄電晶體，高度摻雜之終端區54，54a或54b可直接 連接溝渠72b以供控制區之用。在此情況下，通道僅在一溝渠壁上形成， 即’在溝渠72b之壁360上。 圖6顯示並聯之三個垂直場效應電晶體4〇〇，4〇2及4〇4之平面圖， v、無溝乐，具有控制區之筒形凹處。自不待言，亦可能僅建造一場效應電 18 Ί270210 晶體40G為單—電晶體。利用圓筒形凹處甚為適當，特別是對甚寬之電晶 體而言，因為布局寬度之降低在圓筒形凹處時特別大。Mm為真，其中 U為周圍或寬度，Pl為同名數目，4圓筒形凹處之半徑。 以上茶考圖1A及1J，圖2A及2B中轉之場效應電晶體中，通道區 與基板完全絕緣，即，橫向喊渠及由埋人之源及汲區之深度。為此配置 之故，此種電晶體在某一方面與s〇I(絕緣體上石夕)相似。s〇i電晶體之所謂 牙孔力lx大型電晶體之穿孔力為優。此—優點可顧在垂直場效應電晶體 上。垂直場效應電晶體之深度因此可以降低。 此外’垂直場效應電晶體之所謂驅動能力由於採納s〇I電晶體之特性 而增加。—之寬度可由電特性而降低，否則，聰持相同。 主要元件符號說明 10、l〇a矽基板12、12a氧化物層14、14a氮化物層 16、16a、16c 汲極區 18、18a、18c 源極區 2〇、50光抗蝕劑層22、52切斷24、56、262箭頭
54、54a、54b連接線60、60a硬罩幕 62_68區域 6^a、_68b區域70_76溝渠 70a-76a 溝渠 70b_76b 溝渠 Bl、B2 寬度 100犧牲氧化物層 120-126底部氧化物 140、160光抗蝕劑層 170閘極氧化物 18〇 102犧牲氮化物層 130、150絕緣材料 142_146、162 切斷 182通道區172非晶石夕 19 Ι27Ό210 200填充材料 201、204底部 220-226垂直電曰體 230記憶體胞元陣列 232驅動單元 234虛線 240-246終端 250-256閘極終端 ， 26CU己憶體胞元 264記憶體電晶體266驅動電晶體 、, 268中間層 270閘極終端 272字元線 274、276、278、282、284、290、292、294 終端 280附屬線 286閘極終端 288字元線 296位元線 300矩形 A；l、A2絕緣寬度L1溝渠長渡 310-314源極接點 # 320-326汲極接點340、342基板接點 350垂直場效應電晶體352溝渠 360-336侧壁 370-376箭頭 380、382連接 1通道長度 400-404垂直電晶體 20

Claims (1)

  1. ^1270210 十、申請專利範圍： 】· 一種場效應電晶體(222)，其包括·· 有彳务雜通道區沿一凹處(72)排列； 具有一摻雜終端區（16)接近該凹處(72)之一開口； 具有一摻雜終端區(18)遠離該開口； 具有控制區(172)排列在該凹處(72)内；及 具有一電絕緣區(170)位於該控制區（172)與該通 阳 口之該終端_，54)係遠至含該開口之-表面，或電導:、二:該遠離該開 一電導電連接。 、电連接至该表面之 2·如申請專利範圍第1項之場效應電晶體(222)，其 含相同摻質濃度及相同導電型式之摻f。 祕(16 ’ 18)包 3·如申請專利範圍第2項之場效應電晶體(222)，其 一絕緣厚度為15nm ;及域 彖£(170)具有 其中沿該凹處(72)之該終端區(16，18)間之距離至少為〇·4 其中至少-終端區(16，18)具有-淺摻雜輪廓梯度，其可 ^ 之一強度大於9V，小於30V。 換電反 4.如申請專利範圍第2項之場效應電晶體(222),其 -絕緣厚度為20nm ;及域 e豕LU /U)具有 其中沿該凹處(72)之該終端區㈤，⑻間之距離至少為〇㈤ 其中至少-終端區(I6，1δ)具有一淺摻雜輪廓梯 二 之-強度大於1W，小於30V。 秘其可使_換電壓 5·如申請專利範圍第2項之場效應電晶體㈣，其中該通道 渠(72)之一側或僅沿該孔洞週邊之一部分。 、 6·如申請專利範圍帛1項之場效應電晶體(222)，其中該通道區有轉 (72)之深度之至少2/3對應之一長度(1)。 ^ 7. 如申請專利範圍f 6項之場效應電晶體(222)，其中該通道區僅位於該 渠(72)之一側或僅沿該孔洞週邊之一部分。 8. 如申請專利範圍第㈣之場效應電晶體(222)，其中該絕緣區(17〇)具有 一絕緣厚度為15nm ;及/或 21 1270210 及/或 其中至少 之一強度大於9V 9. 一絕緣厚度為20nm ;及/或 其中沿該凹處(72)之該終端區（16，18)間之距離至少為 “丄“終端區(16，18)具有—淺換雜輪轉度：…7二 V，小於30V。 又其了使一切換電壓 如申請專利範圍第6項之場效應電晶體㈣，其中 L緣厚度為20nm ;及/或 川)具有 其中沿該凹處(72)之該終端區(16，剛之距離至少為⑽輝 其中至少-終端區(16，18)具有一淺摻雜輪廓梯度 ^ 之-強度大於15V，小於30V。 禾又其可使该切換電壓 溝渠(72) 或一子匕洞 10·如申請專利範圍第1項之場效應電晶體(222”其中該凹處為一 η·如申請專利範圍帛ίο項之場效應電晶體(222)， 溝渠(72)之一侧或僅沿該孔洞週邊之一部分。 、"、&僅位於該 I2·如申請專利範圍第ίο項之場效應電晶體(η2)，其 -絕緣厚度為15nm ;及域 〃"、、、巴緣£(Π0)具有 其中沿該凹處(72)之該終端區(16，18)間之距離至少為 其中至少一終端區(16，18)具有—淺摻雜輪廓梯度，盆可使一切換或 之一強度大於9V，小於30V。 ，、Τ使切換 i3.如申請專利範圍第Κ)項之場效應電晶體(222)，其中緣 一絕緣厚度為20nm ;及/或 具有 其中沿該凹處(72)之該終端區(16，ls)間之距離至 其中至少一終端區(16，18：)具有 ” * β ，及/或 一―以……一…—輪廓梯度，其可使該切換電壓 電壓 之一強度大於15V，小於30V 渠 Μ.如申請專利範圍第1項之場效應電晶體(222)，其中該 (72)之二側或沿該孔洞之整個邊緣。 ^屏 15.如申請專利範圍第14項之場效應電晶體㈣ -絕緣厚度至少為15nm;及/或 τ巴豕i_u/u)具有 其中沿該凹處㈤之該終端區(10，18)間之距離至少為 其中至少-終端區(16，18)具有一淺摻雜輪可切， 之一強度大於9V，小於30V。 又』便域私昼 22 1270210 16.如申請專職_ 14奴場效騎晶體 -絕緣厚度為20nm ;及/或 、干。亥、、、巴緣£(170)具有 其中沿該凹處(72)之祕端_，_之距離 其中至少一終端區（16，18)星 馬.//m’及/或 之-強度大於15V，小於3GV Γ 4雜軸度’其可使該切換電壓 申請專利範圍第i項之場效應電晶體(222)，其 渠(72)之一侧或僅沿該孔洞週邊之一部分。 ^ is. 17 aa^(222), ^ -絕緣厚度為15nm ;及/或 、中…巴、、，彖£(170)具有 凹處㈤之該終端區(16，之距離至少為叫m;及域 八中至終端區(16，18)具有_淺摻雜輪廟 ς 之一強度大於9V，小於3GV。 切換電壓 19·如申料娜㈣17奴場效應電晶體(222)，其巾 且 一絕緣厚度為20nm ;及/或 u(17〇)具有 其中沿該凹處(72)之該終端區(16，間之距離至少為〇·4_ 赤 /^1至少—終端區(16 ’18)具有—淺摻雜輪廓梯度，其可使該切換^ 之一強度大於15V，小於30V。 义π刀換紐 =如申請專利範圍第i項之場效應電晶體(a2)，其中該遠離該開 知_位於複數個凹處(75b，352)之區域中，較佳為至少二’= ^區2排列於其内，該接近該’之該通道區及該終端區⑽係排列於= (38〇f。中該控制區及該接近該開口之該終端區(16C)在每—情況均為並聯 2山 1.如申請專利範圍第i項之場效應電晶體卿)，其中該遠離該開 端區(18)位於複數個凹處(75b , 352)之區域中，較佳為至少三凹處，龙轉 排列於其内，該接近該開π之該通道區及該終端區(16e)^排列、= (38〇f中該控制區及該接近該開口之該終端區(16C)在每一情況均為並俨 23 1270210 22.如申請專利範圍第20或21項之場效應電晶體(2 具有-絕緣厚度為15腿；及/或 巴緣印70) 其中沿該凹處(72)之該終端區〇6，⑻間之距離至少為〇·4⑽ 其中^少—終端區(16，18)具有—淺摻雜輪庵梯度，其可使—_ 之一強度大於9V，小於30V。 兴兔壓 =第2G或21項之場效應電_22)，其巾魏緣區(咖 具有一絶緣厚度為20nm ;及/或 （7〇) 其中沿該凹處(72)之該終端區(16，18)間之距離至少為加 其中至少-終端區(16，18)具有一淺摻雜輪 切， 之-強度大於15V，小於3GV。 /、j使物換電壓 24·如申請f利範圍第1項之場效應電晶體(222)，其中該控制區之該 (72)及以該場效應電晶體(222)與一相鄰電組件間之一絕緣 〆—处 處(70, 76)，係具有相同深度。 充之一凹 25. 如申請專利範圍第24項之場效應電晶體(222)，其中該絕 一絕緣厚度為15nm ;及/或 （/ϋ)具有 其中沿該凹處(72)之該終端_，18)間之距離至少為 其中至少-終端區(I6，18)具有一淺換雜輪廊梯度，其可 : 之一強度大於9V，小於30V。 刀換包壓 26. 如申請專利範@第24項之場效應電晶體(222)，其 一絕緣厚度為20nm ;及/或 巴、、彖£(170)具有 其中沿該凹處(72)之該終端區(16，18)間之距離 之一強度大於l5v，小於3〇V。 、吏以刀換私壓 27·如申請專利範圍第i項之場效應電晶體(222)，其中 ㈤較在該場效電晶體(222)與__電子 充=凹處 凹處(70a，76a)之深度為小。 ^ ★緣材料之一 28.如申請專利範圍第27項之場效應電晶體(222)，其 一絕緣厚度為15nm ;及域 〃 〃、、、巴緣區(170)具有 其中沿該凹處(72)之該終端區(16，18)間之距離至少為·及/戋 24 Ί27Ό210 其中至少-終端區(16，具有—淺摻雜輪廊梯度 之一強度大於9V，小於30V。 刀換包昼 29. 如申請專利範圍第27項之場效應電晶體⑽）， -絕緣厚度為20nm ;及/或 〜…巴'緣£(170)具有 其中沿該凹處(72)之該終端區(16, 18)間之距離至少為扭 其中至少-終端區(16 ’ 18)具有—淺摻雜輪廣梯度 切^ 之一強度大於15V，小於30V。 」從/刀換电屋 30. 如_請專利範圍第丄項之場效應電晶體(222)，其 -絕緣厚度為15nm ;及/或 K /喂有 其中沿该凹處(72)之該終端區(16，18)間之距離至少為;及 之—終端區(16 ’ 18)具有—淺摻雜輪廟梯度，其可使-切換電塵 之一強度大於9V，小於30V。 31. 如申請專利範圍第】項之場效應電晶體(222)，其中該絕緣區 —絕緣厚度為20nm ;及/或 有 其中沿該凹處(72)之該終端區(16，18)間之距離至少為〇4师；及/或 夕其中至少-終端區(16，18)具有一淺換雜輪廊梯度，其可使該切換 之一強度大於15V，小於30V。 、 ^如申凊專利範圍第1項之場效電晶體，其中該場效電晶體(222)僅有一凹 慝(72)具有一該控制區(172)。 種製造一場效電晶體(222)之方法，特別是如申請專利範圍第1至32 _任工員之場效應電晶體(222)，具有下列實施之步驟而不受指定順序之 提七、具有一待處理表面之一載體材料(1〇)， 形成接近一表面之一終端區(16)及遠離一表面之一終端區(18); 夺形成至少—凹處(72)，該凹處自接近一表面之一終端區(16)導引遠至該 之β亥終端區(18)，或該凹處自接近該表面之該終端區之一區導引至 w表面之該終端區之一區， =4凹處(72)中產生一電絕緣層(17〇);及 ‘引一導電控制區(172)進入該凹處(72)。 25 1270210 34义如申請專利範圍第33項之方法，其中該終端區之形成係在該凹處形成 之W實施及/或在該凹處(72)填充前實施。 =·如申請專利範Μ 34項之方法，其中至少_絕緣凹處⑺，％ 鱗 才工制區之該凹處(72)同時形成。 厂、μ 36. 如申請專利範圍第33項之方法，尚含下列步驟： 表面自遠離該表面之該終端區⑽形成一連接區(54)至該半導體層⑽之一 37. 如申請專利範圍第36項之方法，其中至少_ 控制區之該凹處(72)同時形成。 处，4’76)與該 38. 如申請專利範圍帛33項之方法，其中至少一絕緣 控制區之該凹處(72)同時形成。 、、 ，4’76)與該 39. 如申請專利範圍第％項至第別項中任一 =二，形成與該控制區之該凹處(72)具有相同深度。该絕緣凹處 項之―凹處 少-上方部分較 較寬之凹處較較窄之凹處之_為^。 R—綱步驟下形成，其中 26 -Ι27Θ210 七、指定代表圖： (一) 本案指定代表圖為：第（ic )圖。 (二) 本代表圖之元件符號簡單說明：無 10矽基板 12氧化物層 14氮化物層 16没極區 18源極區 54連接線 60硬罩幕 62-68區域 70-76溝渠 Bl、B2寬度 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 無。 ·
    4
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Publication number Priority date Publication date Assignee Title
US7600118B2 (en) 2002-09-27 2009-10-06 Intel Corporation Method and apparatus for augmenting authentication in a cryptographic system
US7279397B2 (en) * 2004-07-27 2007-10-09 Texas Instruments Incorporated Shallow trench isolation method
JP4414863B2 (ja) 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US7816728B2 (en) * 2005-04-12 2010-10-19 International Business Machines Corporation Structure and method of fabricating high-density trench-based non-volatile random access SONOS memory cells for SOC applications
KR100680977B1 (ko) * 2006-02-17 2007-02-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP5466818B2 (ja) * 2007-09-27 2014-04-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5602414B2 (ja) * 2009-11-05 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法および半導体装置
JP2012094762A (ja) * 2010-10-28 2012-05-17 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US9828696B2 (en) 2011-03-23 2017-11-28 Nanohmics, Inc. Method for assembly of analyte filter arrays using biomolecules
US8476704B2 (en) * 2011-08-19 2013-07-02 Nan Ya Technology Corporation Circuit structure with vertical double gate
US11988662B2 (en) 2015-12-07 2024-05-21 Nanohmics, Inc. Methods for detecting and quantifying gas species analytes using differential gas species diffusion
US10386351B2 (en) 2015-12-07 2019-08-20 Nanohmics, Inc. Methods for detecting and quantifying analytes using gas species diffusion
US10386365B2 (en) 2015-12-07 2019-08-20 Nanohmics, Inc. Methods for detecting and quantifying analytes using ionic species diffusion
US9882048B2 (en) 2016-06-30 2018-01-30 International Business Machines Corporation Gate cut on a vertical field effect transistor with a defined-width inorganic mask
DE102017012262B9 (de) 2017-01-27 2021-10-21 Infineon Technologies Austria Ag Halbleiterbauelement aufweisend eine vergrabene Isolationsschicht, eine Isolationsstruktur und eine Verbindungsstruktur sowie Verfahren zu dessen Herstellung
US10468485B2 (en) * 2017-05-26 2019-11-05 Allegro Microsystems, Llc Metal-oxide semiconductor (MOS) device structure based on a poly-filled trench isolation region

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5367381A (en) 1976-11-27 1978-06-15 Mitsubishi Electric Corp Semiconductor device
US5160491A (en) * 1986-10-21 1992-11-03 Texas Instruments Incorporated Method of making a vertical MOS transistor
JPS63289870A (ja) * 1987-05-21 1988-11-28 Hitachi Ltd 半導体装置
JPS6429007A (en) 1987-07-23 1989-01-31 Showa Electric Wire & Cable Co Lead wire connecting method for ultrasonic delay line
JP2780175B2 (ja) * 1988-07-12 1998-07-30 セイコーエプソン株式会社 半導体装置
JPH0239473A (ja) * 1988-07-28 1990-02-08 Ricoh Co Ltd トレンチ溝側壁にチャンネルを持つ半導体装置
JPH0387069A (ja) * 1989-04-14 1991-04-11 Hitachi Ltd 半導体装置およびその製造方法
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
JPH03154379A (ja) * 1989-11-11 1991-07-02 Takehide Shirato 半導体装置
MY107475A (en) 1990-05-31 1995-12-30 Canon Kk Semiconductor device and method for producing the same.
JP2983083B2 (ja) * 1991-07-23 1999-11-29 三菱電機株式会社 半導体装置の製造方法
JPH05182485A (ja) * 1991-12-27 1993-07-23 Fujitsu Ltd 半導体装置
JPH05266678A (ja) * 1992-03-18 1993-10-15 Toshiba Corp 半導体集積回路
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US5385853A (en) * 1992-12-02 1995-01-31 International Business Machines Corporation Method of fabricating a metal oxide semiconductor heterojunction field effect transistor (MOSHFET)
JP3303601B2 (ja) * 1995-05-19 2002-07-22 日産自動車株式会社 溝型半導体装置
JPH10107280A (ja) * 1996-10-01 1998-04-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5940707A (en) * 1996-10-08 1999-08-17 Advanced Micro Devices, Inc. Vertically integrated advanced transistor formation
US5963061A (en) * 1997-04-08 1999-10-05 Micron Technology, Inc. Switch for minimizing transistor exposure to high voltage
JPH10290007A (ja) 1997-04-14 1998-10-27 Sharp Corp 半導体装置およびその製造方法
DE19720193C2 (de) * 1997-05-14 2002-10-17 Infineon Technologies Ag Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
US5886382A (en) * 1997-07-18 1999-03-23 Motorola, Inc. Trench transistor structure comprising at least two vertical transistors
EP1060518A1 (de) * 1998-02-20 2000-12-20 Infineon Technologies AG Graben-gate-mos-transistor, dessen verwendung in einer eeprom-anordnung und verfahren zu dessen herstellung
DE19818300C1 (de) * 1998-04-23 1999-07-22 Siemens Ag Lateraler Hochvolt-Seitenwandtransistor
JP2000049245A (ja) * 1998-07-31 2000-02-18 Sony Corp 不揮発性半導体メモリセル、及び不揮発性半導体メモリセルにおけるデータ書き込み制御方法
JP2000150634A (ja) * 1998-11-13 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3743189B2 (ja) * 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
AU3716000A (en) * 1999-03-01 2000-09-21 General Semiconductor, Inc. Trench dmos transistor structure having a low resistance path to a drain contactlocated on an upper surface
GB0005650D0 (en) 2000-03-10 2000-05-03 Koninkl Philips Electronics Nv Field-effect semiconductor devices
US6680232B2 (en) * 2000-09-22 2004-01-20 Fairchild Semiconductor Corporation Trench etch with incremental oxygen flow
US6756612B1 (en) * 2002-10-28 2004-06-29 T-Ram, Inc. Carrier coupler for thyristor-based semiconductor device

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