DE2918888A1 - Mnos-speicherzelle - Google Patents
Mnos-speicherzelleInfo
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Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen Berlin und München VPA 73 ρ 7 Q S 3 Sf
MNOS-Speicherzelle.
Die vorliegende Patentanmeldung betrifft eine Speicherzelle mit einem Halbleiterkörper eines ersten Leitfähigkeitstyps,
in welchem mehrere MNOS-Bauelemente einschließlich Source- und Drain-Zonen eines zweiten, zum
ersten entgegengesetzten Leitfähigkeitstyps vorgesehen sind, und mit einer die Oberfläche des Halbleiterkörpers
im Bereich zwischen Source- und Drain-Gebiet überdeckender, mehrschichtiger Gate-Isolationsschicht. Die
Patentanmeldung betrifft ferner ein Verfahren zum Betrieb einer solchen Speicherzellenanordnung sowie ein
Verfahren zu ihrer Herstellung.
Die Wirkungsweise einer MNOS-Speicherzelle (metalnitride-oxide-semiconductor)
beruht darauf, daß in einem MNOS-Feldeffekttransistor der für eine vorgegebene
Gatespannung definierte Leitungszustand bzw. die Einsatzspannung des Transistors durch räumlich festsitzende
Ladungen in der Gate-Doppelisolationsschicht bleibend verändert wird. Beim Programmieren werden in den adres-
Edt 1 BIa / 4.5=79
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-/-
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sierten Transistoren durch einen Spannungsimpuls negative Ladungen an der Grenzfläche Nitrid-Oxid bzw. im
Nitrid angelagert, die diese Transistoren permanent leitend machen. Die Ladungen können durch einen Impuls
umgekehrter Polarität oder andere Löschverfahren wieder abgebaut werden. Ein solches anderes Verfahren ist das
"KurzkanaHöschen", bei dem an das Source- und Drain-Gebiet
ein positiver Spannungsimpuls gelegt wird, während Substrat und Gate auf Erdpotential liegt.
Die Herstellung höchstintegrierter Schaltkreise (very large S1CaIe integration-Technologie) erfordert dünne
Gateoxide (kleiner oder gleich 50 nm) und flache Diffusionsgebiete (kleiner 0,5/um). Als Folge dieser Forderung
erniedrigt sich die Lawinendurchbruchspannung am drainseitigen pn-übergang. Für das Kurzkanallöschen von
Siliziumdioxid/Siliziumnitrid-Doppelisolatorschicht-Speicherelementen
(MNOS-Transistoren) wird der Löschvorgang (punch-through-Durchbruch) erschwert, da die Transistoren
bereits vor Erreichen der Löschspannung an den pn-Übergängen des Source-Drain-Gebietes durchbrechen.
Bei den Bauelementen niedrigen Integrationsgrades wird der frühe pn-avaianche-Durchbruch von Kurzkana1-Transistören
z.B. dadurch vermieden, daß dicke Gateoxidschichten (100 bis 200 nm) verwendet werden oder daß tiefdiffundierte
Source/Drain-Gebiete (1 bis 1,5/um) erzeugt
werden. Eine weitere Möglichkeit ist durch die sogenannte split-gate-Anordnung gegeben, welche durch ein
dickes Gateoxid an der Drainkante gekennzeichnet ist (siehe I.R. Cricchi et al, Techn. Digest IEDM, Washington
DC, 1973, S.126).
Beim Übergang auf höhere Integrationsgrade (YLSI-Technologie)
ist die split-gate-Technologie nicht mehr
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realisierbar. Außerdem ist eine weitere Verkürzung der
Kanallänge technologisch äußerst schwierig.
Aufgabe der Erfindung ist es daher, den Durchbruch an den Source- bzw. Drainkanten zu Yenneiden und das Problem
"Eurzkanallöschen" für. Strukturen der YLSI-Technologie
zu ermöglichen.
Diese Aufgabe wird durch eine Speicherzelle der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß die
Gate-Elektrode in zwei, verschieden ansteuerbare, einander überlagernde Elektroden (dual gate) aufgeteilt ist und
der Anschluß der Gate-Elektroden über selbstjustierende,
überlappende Kontakte erfolgt. Dabei liegt es im Rahmen des Erfindungsgedankens, daß die Ränder der über der
ersten Gate-Elektrode (Speicher-Gate) liegenden zweiten Gate-Elektrode, bezogen auf die Ebene der Substratoberfläche,
senkrecht und selbstjustierend über den Rändern der Source- und Drain-Zone liegen und sich die Speichernitridschicht
über das Gebiet der Kanalzone hinaus teilweise auf die Source- und Drain-Zone erstreckt. Die zweifache
Gate-Elektrode wird zweckmäßigerweise in Silizium-2-Lagen-Gate-Technologie
aufgebaut. Dabei können auch SiIizide, insbesondere Molybdän-, Titan- oder Wolframsilizide,
verwendet werden. Vorzugsweise besteht der Halbleiterkörper aus dotiertem Silizium.
Die Erfindung beruht auf folgenden Überlegungen: Durch die Teilung der üblichen Gate-Elektrode in zwei verschieden
angesteuerte, einander überlagernde Elektroden wird der ICT(inversion charge transistor)-Effekt, wie er in
R.R. Troutman, H.S. Lee, IEEE Journ. Solid State Circuits,
SC13 (1978) auf Seite 490 eingehend beschrieben ist, zur
Erzeugung eines starken Löschfeldes unter dem Speichergate
von MNOS-Transistoren ausgenützt. Wie aus Fig. 1
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η Ψ 7 O δ 3 BRB
zu entnehmen ist, wird durch die symmetrische Feldverteilung und das flache Einmünden der Äquipotentiallinien
11 unter dem Speichergate 8 ein früher punch-through-Durchbruch
erreicht. Das unter dem ICT-Gate 10 belassene Speichernitrid 6 verstärkt das elektrische Feld über der
Inversionsschicht 3
verglichen mit einer üblichen SiOp-Isolationsschicht.
Als weitere Folge der Nitridschicht wird sowohl der Potentialabfall
im Flankenbereich des PoIy-Si 2 (10) vermindert als auch der Gate-gesteuerte Lawinendurchbruch an
den Source- bzw. Drainkanten (corner breakdown) zu höheren Spannungen verschoben. Die Durchbruchswahrscheinlichkeit
verlagert sich vom unerwünschten Lawinendurchbruch in Richtung des gewollten punch-througli-Durchbruchs.
Gleichseitig kann durch Verkürzung des Speichergates 3
eine Terstärkung des Löscheffekts erreicht werden.
Gemäß einem Ausführ-ungsbeispiel nach der Erfindung werden
bei einem n-Kanal-Transistor sum Betrieb einer Speicherzelle
zur Erzeugung eines starken Löschfeldes unter der Speichernitridschicht an das Source- und Draingebiet
gleichzeitig eine Löschspannung in einem Bereich von 10 bis 30 YoIt und an die Gate-Elektrode 2 (PoIy-Si 2) eine
Spannung größer 0 ToIt gelegt. Vorzugsweise liegt diese
Gatespannung (Gate 2) in einem Bereich zwischen 5 bis 20 Volt und die Source/Drainspannung bei 25 Volt. Das
Substrat und die Gate-Elektrode 1 liegen auf Erdpotential.
Nähere Einzelheiten sind aus der Fig.1 zu entnehmen, in
welcher der Feldverlauf beim Eurzkanallöschen unter einer MNOS-Speicherzelle mit Doppelgate-Elektrode darge-
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7BP 7 0 8 3 8RD
stellt ist. Dabei gelten folgende Bezugszeichen: 1 für den p-dotierten (100)-orientierten Siliziumkristallkörper,
2 für die n+-dotierten Source- und Drainzonen, 3
für die Inversionsschicht, 4 für das Tunneloxid, 5 für das Gateoxid (SiOp), 6 für die Speichernitridschicht,
16 für die Oxinitridschicht, 7 für das Isolationsoxid,
8 für die als Speichergate wirkende PoIy-Si 1-Schicht,
9 für das Zwischenoxid und 10 für die als zweites Gate wirkende PoIy-Si 2-Schicht. Mit 11 sind die Äquipotentiallinien
unter dem Speichergate bezeichnet.
Wie aus der Fig.1 zu entnehmen ist, mündet die Inversionszone
3 im Bereich, unter dem Speichergate 8 flach ein. Da die Inversionsschicht selbstjustierend zum Gate 1 gebildet
wird, kann eine sehr kurze Kanallänge (1 /um) eingestellt werden, wodurch das Burchbruchsfeld weiter erhöht
wird.
In Fig.2 ist ein Schnitt durch eine 2-Transistor-Speicherzelle
(mit Auslesetransistor rechts) dargestellt. Es gelten analoge Bezugszeichen wie in Fig.1.
Der Prozeßablauf zur Herstellung einer solchen Anordnung wird in den Fig.3 bis 8 für einen n-Kanal-Polysiliziumgate-MNOS-Speichertransistor
näher erläutert.
In Fig.3 wird von einem p-dotierten (lOO)-orientierten
Siliziumsubstrat 1 ausgegangen, welches durch ein Isoplanarverfahren — auch LOCOS (local £xidation of salicon)-Verfahren
genannt — mit strukturierten SiO2-Schichten
(sogenanntes Feldoxid) zur Trennung der aktiven Transistorbereiche versehen ist. Bei diesem Verfahren wird,
wie in der Figur nicht näher dargestellt ist, das p-dotierte Siliziumsubstrat 1 zunächst mit einer 150 nm
dicken Siliziumoxidschicht und einer 100 nm dicken SiIi-
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ziuinnitridschicht versehen. Nach der Strukturierung
wird auf das Siliziumsubstrat eine als Dickoxid wirkende 700 nm dicke SiO2-Schicht 12 aufoxidiert. Im Anschluß
daran wird die Siliziumnitridschicht wieder entfernt.
In einem weiteren Yerfahrensschritt wird dann, wie in Fig.4 dargestellt ist, ganzflächig eine 3 nm dicke, als
Tunneloxid wirkende SiOp-Schicht 4 abgeschieden. Dann wird die sogenannte Speichernitridschicht β in einer
Schichtdicke von ca. 40 nm aufgebracht und mittels Maskentechnik so strukturiert, daß sie im Bereich des Speichertransistors
und an den Orten des später herzustellenden überlappenden Polysilizium-Metallkontakts stehenbleibt.
In Fig.5 wird eine als Gateoxid 5 wirkende 50 nm dicke
SiOp-Schicht thermisch aufoxidiert, wobei der Bereich
über der Siliziumnitridschicht-Oberflache in eine ca.
15 nm dicke Oxinitridschicht 16 übergeht. Anstelle der
Oxinitridschicht kann aber auch vor der thermischen Oxidation eine als Sperrschicht wirkende SiO2-Schicht abgeschieden
werden.
Dann erfolgt, wie in Fig.6 dargestellt ist, die Abscheidung
der Polysiliziumschicht 8 (PoIy-Si 1) in einer
Schichtdicke von ca. 500 nm und deren Strukturierung. Der besseren Übersicht wegen werden die beiden SiOp-Schichten
4 und 5 als eine Schicht 5 dargestellt. Ansonsten gelten in den Figuren immer die gleichen Bezugszeichen. Der
in Fig.6 mit der strichpunktierten Linie C umrissene Bereich
stellt dabei den Teilbereich des Speichertransistors dar, während die Linie D den normalen Transistor der Anordnung
umschließt.
Nach Abscheidung und Strukturierung des als Speichergate wirkenden PoIy-Si 1 (8) und der Bildung des Isolationsoxids
7 in einer Schichtdicke von mehr als 50 nm (bis zu
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- $ . 78 P 7 O 3 3 BRD
250 nm) erfolgt die Abscheidung und Strukturierung des als ICT-Gate wirkenden PoIy-Si 2, welches in Fig.7 mit
dem Bezugszeichen 10 gekennzeichnet ist.
Zur Erzeugung der Source-Drain-Bereiche erfolgt nun eine
Arsen-Ionenimplantation durch die Oxinitrid/Nitridschicht 16, 6 bzw. des Gateoxids 5 "von z.B. 1·10 As cm™ bei
150 keY (angedeutet durch die Pfeile 18), wodurch die η Bereiche
2 entstehen (Fig.8)»
Nach erfolgter Ausheilung der Implantation wird das Zwischenoxid 9 in einer Dicke von 70 nm aufgebracht und zur
Erzeugung von Kontaktlöchern in bekannter Weise strukturiert. Die Metallisierung und die Aufbringung einer
Schutzschicht, z.B. in Form von PhosphorglaSj, geschieht
wie bei dem üblichen Doppel-Silizium-Gate-Prozeß (nicht
dargestellt).
Der Polysiliziumbereich 8 und 10 für den Poljsilizium-Metall-Kontakt
über dem Dickoxid 12 liegt nicht«, wie üblich,auf dem SiO2, sondern auf der Siliziumnitridschicht
6. Eine Unterätzung des Polysiliziums 8 und 10
bei der Kontaktlochätzung, der zu einem Kantenabriß der Metallbahnen führen kann, tritt nicht mehr auf, da die
Nitridschicht 6 als Ätzstop wirkt. Dadurch wird die Möglichkeit für einen selbstjustierenden, überlappenden
Polysilizium-Kontakt mit übergroßen Kontaktlöchern geschaffen,
der den Anschluß der Gate-Elektroden der beiden Schalttransistoren darstellt. Der Platzbedarf für einen
Kontakt wird auf weniger als die Hälfte der üblichen Kontaktfläche vermindert und dadurch die Packungsdichte
der Zelle wesentlich erhöht. Dies ist ein weiterer Yorteil
der erfindungsgemäßen Anordnung.
Fig.9 zeigt das Layout einer MNOS-Speicherzelle in 3-
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_/_ 73 F 7 O 3 3 BRD
Transistor-Anordnung entlang der In FIg,2 angegebenen
Schnittlinie. Einzelheiten, die bereits Im Zusammenhang mit den FIg. 1 bis 8 beschrieben worden sind,, tragen die
entsprechenden Besugszeichen. Der schraffierte Bereich stellt die Kontaktlöcher 17 dara der Bereich 20 die Metallisierung
und der gestrichelte Bereich 19 die MJOS-Mask®o
Fig„10 seigt eine schematisch® Zsllenanordnung einer
222=2-Transistor-M0S-Speiehennatrix. Dabei bedeuten SI
und S2 di© Source-Ansehlüs8@9 D1 3 D2 die Drain-Anschlüsse,
X1 imd 12. die Wortleitungen, G1, G2 die Bitleitungen und
G die ICTClnTersIoii charge transistor)-Gateleitung. ¥ie
aus der Symmetrie ersichtlich ist, term, aus dsr 2x2-2-Transistor-MNOS-Speieherznatris
jede fc-eiisbigo n-m-Matris
gebildet werden (n, m ganzsahlig).
10 Figuren
11 Patentansprüche
ÖS0047/0189
Claims (11)
1. Speicherzelle mit einem Halbleiterkörper eines ersten
Leitfähigkeitstyps, in welchem mehrere MNOS-Bauelemente einschließlich Source- und Drainzonen eines zweiten, zum
ersten entgegengesetzten Leitfähigkeitstyps -vorgesehen sind, und mit einer die Oberfläche des Halbleiterkörpers
im Bereich zwischen Source- und Drain-Gebiet überdeckender, mehrschichtiger Gate-Isolationsschicht, dadurch g e -
lOkennzeichnet , daß die Gate-Elektrode in zwei verschieden ansteuerbare, einander überlagernde Elektroden
(dual gate) aufgeteilt ist und der Anschluß der Gate-Elektroden über selbstjustierende überlappende Kontakte
erfolgt.
2. MNOS-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet , daß die Ränder der über der
ersten Gate-Elektrode (Speichergate) liegenden zweiten Gate-Elektrode, bezogen auf die Ebene der Substratoberfläche,
senkrecht und selbstjustierend über den Rändern der Source- und Drainzone liegen, und daß sich die Speichernitridschicht
über das Gebiet der Eanalzone hinaus teilweise auf das Gebiet der Source- und Drainzone erstreckt.
3. MNOS-Speicherzelle nach Anspruch 1 und 2, dadurch
gekennzeichnet , daß der Halbleiterkörper aus dotiertem Silizium besteht.
4. MNOS-Speicherzelle nach Anspruch 1 bis 3, dadurch gekennzeichnet , daß die Gate-Elektroden in
Silizium-Technologie (PoIy-Si 1 und PoIy-Si 2) aufgebaut
sind.
5. MNOS-Speicherzelle nach Anspruch 1 bis 3, dadurch
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-z-
gekennzeichnet , daß die Gate-Elektroden aus Suiziden, insbesondere aus Molybdän-, Titan- oder Wolframsiliziden,
gebildet sind.
6. MNOS-Speicherzelle nach Anspruch 1 bis 5, dadurch gekennzeichnet , daß sie in Matrixform in
den Halbleiterkörper integriert ist.
7. Verfahren zum Betrieb einer Speicherzellen-Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet , daß zur Erzeugung eines starken Löschfeldes
unter der Speichernitridschicht an das Source- und Drain-Gebiet gleichzeitig eine Löschspannung im Bereich
von 10 bis 30 Volt und an die Gate-Elektrode 2 (PoIy-Si 2) eine Spannung größer 0 Volt, vorzugsweise in
einem Bereich von 5 bis 20 Volt, angelegt wird, wobei die Gate-Elektrode 1 (PoIy-Si 1) und das Substrat auf
Erdpotential liegt.
8. Verfahren zur Herstellung einer MNOS-Speicherzelle in Silizium-Technologie nach Anspruch 1 bis 6, gekennzeichnet durch folgende Verfahrensschritte:
a. Herstellen von strukturierten SiOp-Schichten (12) auf
einem Halbleitersubstrat (1) zur Trennung der aktiven Transistorbereiche nach dem sogenannten LOCOS- oder
Isoplanar-Verfahren.
b. Ganzflächiges Aufoxidieren einer als Tunneloxid (4) wirkenden SiO^-Schicht.
c. Herstellen einer strukturierten Siliziumnitridschicht (6) (Si-Jtf^) im Bereich des Speichertransistors (C)
und des überlappenden Kontakts.
d. Aufoxidieren der Gateoxidschicht (5) unter gleichzeitiger
Überführung der Siliziumnitridschicht-Oberfläche (6) in eine als Sperrschicht wirkende Oxinitridschicht
(16).
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-3-
e. Abscheidung einer ganzflächigen Polysiliziumschicht (8) (PoIy-Si 1) und anschließende Strukturierung der
Polysiliziumschicht.
f. Bildung des Isolationsoxids (7) über der Speichernitridschicht
(6) und der ersten Polysiliziumschicht (8) (PoIy-Si 1).
g. Abscheidung einer ganzflächigen Polysiliziumschicht (PoIy-Si 2) und anschließend Strukturierung der Polysiliziumschicht
zur Bildung der zweiten Gate-Elektrode (10).
h. Erzeugung der Source- und Drain-Bereiche (2) durch eine Ionenimplantation durch die Nitrid/Sperroxidschicht
(6, 16) bzw. des Gateoxids (5).
i. Abscheidung einer als Zwischenoxid (9) wirkenden Siliziumdioxidschicht.
20
20
j. Herstellen yon Kontaktlöchern zu den Source-Drain-Bereichen
(2) und Herstellen von übergroßen Kontaktlöchern (17) zu den Gate-Elektroden aus den Polysiliziumschichten
(8, 10), die auf der Oxinitridschicht(i6)/Hitrid(6)-Doppelschicht
bzw. auf einer Nitrideinzelschicht (6) über dem Dickoxid (12) liegen.
k. Ganzflächige Metallabscheidung und Strukturierung der
Metallschicht (20).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet , daß nach dem Verfahrensschritt c anstelle
des Verfahrenschrrittes d eine SiOp-Sperrschicht abgeschieden wird und anschließend die Gateoxidschicht
(5) aufoxidiert wird.
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2318888
_4_ 7SP 70 63 8RD
10. Verfahren nach Anspruch 8 und 9, dadurch gekennzeichnet , daß die Source-Drain-Bereiche
(2) vorzugsweise durch Ionenimplantation von As+-Ionen erzeugt werden.
11. Verfahren nach Anspruch 8 bis 10,dadurch gekennzeichnet , daß die Poly-Si-Schichten (8,
10) in einer Schichtdicke von 100 bis 1000 nm abgeschieden werden.
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