JPS623992B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。 EP−ROM（Erasable Programable−ROM）
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP−ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE²P−ROM（Electrically Erasable Ｐ−
ROM）と称する）、１つのメモリセルを最低２つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。 このうち第１図は、1980年２月、ISSCCにお
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE²P−ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。 このような構成でなる従来のE²P−ROMには
次のような欠点がある。 第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。 データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。 ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。 短時間で全ビツトのデータを消去するのが困
難である。 ５ボルト単一電源でデータを消去することが
不可能である。 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは従来の欠
点を除去することができ、特にデータを消去する
際に必要とする高電圧を外部から与える必要のな
い半導体記憶装置を提供することにある。 以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明の第１の実施
例のメモリセルの構成を示すものであり、メモリ
セル４ビツト分のみが示されている。このうち第
２図ａはパターン平面図、第２図ｂは同図ａの
−′線に沿う構造断面図、第２図ｃは同図ａの
−′線に沿う構造断面図、第２図ｄは同図ａ
の−′線に沿う構造断面図である。 第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、図中上下方向に
隣り合う各２個所のゲート絶縁膜１２ａと１２
ｃ、１２ｂと１２ｄを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３が形成されて
いる。またこのフイールド絶縁膜１３上には、Ｐ
あるいはAsを含むポリシリコンからなる第１層
目の導電体層１４が形成されている。さらに上記
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
上には、ポリシリコンからなる第２層目の導電体
層１５ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互
いに分離して形成されている。そして図中第１層
目の導電体層１４に対して左側に位置している２
個所の第２層目の導電体層１５ａ，１５ｃの各右
側端部は、絶縁膜１６を介して上記第１層目の導
電体層１４の左側端部と重なり合つている。また
導電体層１４に対して右側に位置している２個所
の第２層目の導電体層１５ｂ，１５ｄの各左側端
部は、上記絶縁膜１６を介して導電体層１４の右
側端部と重なり合つている。さらにまた図中左右
の方向に隣り合う第２層目の導電体層１５ａ，１
５ｂ上には、これを覆うように絶縁膜１７を介し
て、この両導電体層１５ａ，１５ｂとほぼ同じ幅
に設定されたポリシリコンからなる第３層目の導
電体層１８Ａが形成されると共に、これと同様に
図中左右の方向に隣り合う第２層目の導電体層１
５ｃ，１５ｄ上にはこれを覆うように、上記絶縁
膜１７を介して、この両導電体層１５ｃ，１５ｄ
とほぼ同じ幅に設定されたポリシリコンからなる
もう１つの第３層目の導電体層１８Ｂが形成され
ている。そしてまた、図中上下方向に隣り合う２
個所のゲート絶縁膜１２ａと１２ｃとの間の基板
１１の表面領域には、N⁺型半導体層１９Ａが形
成され、これと同様に２個所のゲート絶縁膜１２
ｂと１２ｄとの間の基板１１の表面領域には、
N⁺型半導体層１９Ｂが形成されている。さらに
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
に対して、上記N⁺型半導体層１９Ａあるいは１
９Ｂ形成側とは反対側の基板１１の表面領域に
は、連続したN⁺型半導体層１９Ｃが形成されて
いる。また上記第３層目の導電体層１８Ａ，１８
Ｂ上には、絶縁膜２０を介してAlからなる第４
層目の導電体層２１Ａ，２１Ｂが形成されてい
て、このうち一方の導電体層２１Ａと前記N⁺型
半導体層１９Ａとがコンタクトホール２２Ａによ
つて接続され、他方の導電体層２１Ｂと前記N⁺
型半導体層１９Ｂとがもう１つのコンタクトホー
ル２２Ｂによつて接続されている。そして前記
N⁺型半導体層１９Ｃは基準電位点たとえば接地
電位点に接続されている。 また第２図ａにおいて記号ABCDを付して示す
破線で囲まれた領域はこの半導体記憶装置の１ビ
ツト分のメモリセルを示し、このメモリセルは第
２図ｂから明らかなように、第２層目の導電体層
１５をフローテイングゲート（浮遊ゲート）、第
３層目の導電体層１８をコントロールゲート（制
御ゲート）、第１層目の導電体層１４をイレース
ゲート（消去ゲート）、N⁺型半導体層１９Ａをド
レイン、N⁺型半導体層１９Ｃをソースとする
MOSトランジスタから構成され、さらに第２図
ｂに示す２ビツト分をみた場合、上記コントロー
ルゲートとイレースゲートはそれぞれ共通であ
り、イレースゲートに関して左右対称に構成され
た一対のMOSトランジスタから構成されてい
る。そして上記コントロールゲートは絶縁膜を介
して半導体基板１１上に設けられ、またフローテ
イングゲートとイレースゲートは上記コントロー
ルゲートと基板１１によつて挾まれた絶縁膜内に
並設された構成となつている。またイレースゲー
トはフイールド絶縁膜１３上に形成されているた
め、各フローテイングゲートとイレースゲートと
の重なり合つている部分はフイールド領域内に存
在することになる。さらに第２図ｂに示すよう
に、上記重なり合つている部分において、第２層
目の導電体層１５すなわちフローテイングゲート
が、第１層目の導電体層１４すなわちイレースゲ
ートの上部に位置し、基板１１と導電体層１４と
の間の距離が基板１１と導電体層１５との間の距
離よりも短かくなつている。 第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線である。またＭ１〜Ｍ４は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
され、メモリセルＭ１，Ｍ２のドレインＤは上記
一方のデイジツト線３１に、メモリセルＭ３，Ｍ
４のドレインＤは他方のデイジツト線３２に、そ
してすべてのメモリセルのソースＳは接地電位点
にそれぞれ接続される。 次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリセルＭ１に注目すると、初期状態
ではこのメモリセルＭ１のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧Ｖ_THは低い状態になつている。 このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧Ｖ_THが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。 次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（た
とえば＋５ボルト）が印加される。この高レベル
信号が印加された時、しきい電圧Ｖ_THが低けれ
ば、このメモリセルＭ１はオンし、一方のデイジ
ツト線３１からメモリセルＭ１を通り接地電位点
に向つて電流が流れる。一方、上記高レベル信号
が印加された時、しきい電圧Ｖ_THが高ければ、こ
のメモリセルＭ１はオフとなり電流は流れない。
この時、メモリセルＭ１を介して電流が流れる状
態を論理“１”レベル、電流が流れない状態を論
理“０”レベルとすれば、この装置は記憶装置と
して使用することができる。またフローテイング
ゲートFGは前記したように、その周囲を絶縁膜
によつて取り囲こまれ他とは絶縁分離されている
ので、ここにいつたん注入された電子は通常の使
用状態においては外に逃げることができず、した
がつてデータ不揮発生の記憶装置として使用する
ことができる。 また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧＋40ボ
ルトのパルス電圧を印加する。このような電圧を
印加することにより、メモリセルＭ１のフローテ
イングゲートFGとイレースゲートEGとの間にフ
イールドエミツシヨン（電界放出）が生じて、い
ままでフローテイングゲートFGに蓄積されてい
た電子がイレースゲートEGおよび消去線３３を
介して外部に流出される。この結果、このメモリ
セルＭ１のしきい電圧Ｖ_THは、切期状態と同様に
低い状態に戻る。 このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。 １つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コスストである。 データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、たとえば書き込み時には＋20ボルト、消去
時には＋40ボルト、読み出し時には＋５ボルト
の正極性の電源があればよく、また＋５ボルト
の電圧から昇圧回路によつて＋20ボルト、＋40
ボルトを得るようにすれば電源は＋５ボルトの
一つで済ませることもできる。したがつて印刷
配線板等に実装した状態でデータの書き込み、
消去および読み出しが可能である。 ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。 データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。 ３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。 次に第２図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第４図ａないしｅに示す
パターン平面図および第５図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明す
る。まず、第４図ａおよび第５図ａに示すよう
に、Ｐ型シリコンからなる半導体基板１１の表面
に光触刻法により絶縁膜を１成長させてフイール
ド絶縁膜１３，１３′を形成し、さらに第４図ａ
中の斜線を付した領域にＰあるいはAsをインプ
ランテーシヨン法あるいは拡散法によつて拡散
し、Ｎ型半導体層１９C′を形成する。上記拡散
終了後、上記フイールド絶縁膜１３，１３′形成
領域以外の領域の基板１１表面を露出させ後、こ
こに熱酸化法によつて1000Å〜2000Åと比較的膜
厚の薄い酸化膜を形成して、前記ゲート絶縁膜１
２を形成する。次に基板１１の全体に6000Åの厚
みのポリシリコンを成長させ、これにＰあるいは
Asをドーピングした後、光触刻法によつて第４
図ｂの実線領域に第１層目の導電体層１４を形成
する。ここで隣り合うフイールド絶縁膜１３′上
には上記第１層目の導電体層１４を形成していな
い例を示しているが、これは必要に応じて形成し
てもよい。次に上記第１層目の導電体層形成後、
第４図ｃおよび第５図ｃに示すように、熱酸化法
によつて500Åの厚さの絶縁膜１６を成長させ、
さらにこれに続いてCVD法により5000Åの厚さ
のポリシリコン膜を成長させ、これを光触刻法を
適用してフローテイングゲートとしての第２層目
の導電体層１５ａ，１５ｂ，１５ｃ，１５ｄを形
成する。ここで第５図ｃには、図から明らかなよ
うに、フローテイングゲートとなる導電体層１５
ａ，１５ｂのフイールド絶縁膜１３上に延在する
一方側の端部のみが絶縁膜１６を介して第１層目
の導電体層１４と少なくとも一部が重なり合う例
を示した。そして導電体層１５ａ，１５ｂの他端
については導電体層１４と重なり合つていない。
フローテイングゲート形成後、第４図ｄおよび第
５図ｄに示すように、熱酸化法によつて1000〜
2000Åの厚さの絶縁膜１７を形成し、その上にポ
リシリコンを堆積形成し、これに光触刻法を適用
してコントロールゲートとなる第３層目の導電体
層１８Ａ，１８Ｂを形成すると同時に第２層目の
導電体層１５ａ，１５ｂ，１５ｃ，１５ｄをセル
フアラインにより形成する。次に第４図ｅ中の斜
線を付した領域にＰあるいはAsを拡散してN⁺型
半導体層１９Ａ，１９Ｂ，１９Ｃを形成する。さ
らに第４図ｅおよび第５図ｅに示すように、基板
１１全体に絶縁膜２０およびAl膜を連続して堆
積形成し、このAl膜に光触刻法を適用して第４
層目の導電体層２１Ａ，２１Ｂを形成すると共
に、コンタクト部分２２Ａ，２２Ｂによつて上記
N⁺型半導体層１９Ａ，１９Ｂそれぞれと接続す
ることによりこの半導体記憶装置は完成する。 第６図ａないしｃはこの発明の第２の実施例の
メモリセルの構成を示すものであり、第６図ａは
パターン平面図、第６図ｂは同図ａの−′線
に沿う構造断面図、第６図ｃは同図ａの−′
線に沿う構造断面図である。 第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ、
１１２ｂと１１２ｅ、１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜
１１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｅの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目の
導電体層１１５ｃ，１１５ｆの各左側端部は、上
記絶縁膜１１６を介して導電体層１１４の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第２層目の導電体層１１５ａ，１１
５ｂ，１１５ｃ上には、これを覆うように絶縁膜
１１７を介して、これら各導電体層１１５ａ，１
１５ｂ，１１５ｃとほぼ同じ幅に設定されたポリ
シリコンからなる第３層目の導電体層１１８Ａが
形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｄ，１１５
ｅ，１１５ｆ上には、これを覆うように上記絶縁
膜１１７を介して、これら各導電体層１１５ｄ，
１１５ｅ，１１５ｆとほぼ同じ幅に設定されたポ
リシリコンからなるもう１つの第３層目の導電体
層１１８Ｂが形成されている。そしてまた、図中
上下方向に隣り合う２箇所のゲート絶縁膜１１２
ａと１１２ｄとの間の基板１１１の表面領域には
N⁺型半導体層１１９Ａが形成され、また２箇所
のゲート絶縁膜１１２ｂと１１２ｅとの間の基板
１１１の表面領域にはN⁺型半導体層１１９Ｂ
が、同様に２箇所のゲート絶縁膜１１２ｃと１１
２ｅとの間の基板１１１の表面領域にはN⁺型半
導体層１１９Ｃが形成されている。さらに各ゲー
ト絶縁膜１１２ａ〜１１２ｅに対して、上記N⁺
型半導体層１１９Ａ，１１９Ｂ，１１９Ｃ形成側
とは反対側の基板１１１の表面領域には、連続し
たN⁺型半導体層１１９Ｄが形成されている。ま
た上記第３層目の導電体層１１８Ａ，１１８Ｂ上
には、絶縁膜１２０を介してAlからなる配線層
１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが形成
されていて、このうち１つの配線層１２１Ａと前
記N⁺型半導体層１１９Ａとがコンタクトホール
１２２Ａによつて接続され、配線層１２１Ｂと
N⁺型半導体層１１９Ｂとがコンタクトホール１
２２Ｂによつて接続され、配線層１２１Ｃと前記
第１層目の導電体層１１４とがコンタクトホール
１２２Ｃによつて接続され、また配線層１２１Ｄ
とN⁺型半導体層１１９Ｃとがコンタクトホール
１２２Ｄによつて接続されている。そして前記
N⁺型半導体層１１９Ｄは基準電位点たとえば接
地電位点に接続されている。 また第６図ａにおいて記号ABCDを付して示す
破線で囲まれた領域はこの半導体記憶装置の１ビ
ツト分のメモリセルを示し、このメモリセルは第
２層目の導電体層１１５をフローテイングゲート
（浮遊ゲート）、第３層目の導電体層１１８をコン
トロールゲート（制御ゲート）、第１層目の導電
体層１１４をイレースゲート（消去ゲート）、N⁺
型半導体層１１９Ｂをドレイン、N⁺型半導体層
１１９ＤをソースとするMOSトランジスタから
構成され、さらに第６図ｂに示す２ビツト分をみ
た場合、上記コントロールゲートとイレースゲー
トはそれぞれ共通であり、イレースゲートに関し
て左右対称に構成された一対のMOSトランジス
タから構成されている。そして上記コントロール
ゲートは絶縁膜を介して半導体基板１１１上に設
けられ、またフローテイングゲートとイレースゲ
ートは上記コントロールゲートと基板１１１によ
つて挾まれた絶縁膜内に並設された構成となつて
いる。またイレースゲートはフイールド絶縁膜１
１３上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第６図ｂに示すように、上記重なり合つてい
る部分において、第２層目の導電体層１１５すな
わちフローテイングゲートが、第１層目の導電体
層１１４すなわちイレースゲートの上記に位置
し、基板１１１と導電体層１１４との間の距離が
基板１１１と導電体層１１５との間の距離よりも
短かくなつている。また第６図ａから明らかなよ
うに、前記第１層目の導電体層１１４は４ビツト
のメモリセルに対して１箇所だけ設けられ、この
各１箇所の導電体層１１４は１箇所のコンタクト
ホール１２２Ｃで前記配線層１２１Ｃと接続され
ている。 上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。 また上記実施例の半導体記憶装置では前記実施
例装置のもつ〜の効果の他に、次の〜の
効果も得ることができる。 イレースゲート（第１層目の導電体層）１１
４を構成するポリシリコンによつて配線をする
のではなく、Alからなる配線層１２１Ｃによ
つて消去線を配線形成するようにしたので、こ
の消去線と基板との間の絶縁膜の厚さを比較的
厚くすることができ、したがつて消去線に高い
電圧を印加してもリースが発生することはな
い。 イレースゲートと配線層１２１Ｃとを接続す
るコンタクトホールは、メモリセル４ビツトに
１箇所設ければよいので、１ビツト当りのコン
タクト数は1/4であり高集積化が可能である。 データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発生すな
わちデータ保持特性は良好となる。 次に第６図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第７図ａないしｅに示す
パターン平面図および第８図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明す
る。まず、第７図ａおよび第８図ａに示すよう
に、Ｐ型シリコンからなる半導体基板１１１の表
面に光触刻法により絶縁膜を１成長させてフイー
ルド絶縁膜１１３，１１３′を形成する。なおこ
のとき、フイールド絶縁膜１１３，１１３′間に
は膜厚の薄い絶縁膜１２３が形成されている。次
に基板１１１の全面に6000Åの厚みにポリシリコ
ンを成長させ、これにＰあるいはAsをドーピン
グした後、光触刻法によつて第７図ｂ中実線で示
すように上記１箇所のフイールド絶縁膜１１３上
に第１層目の導電体層１１４を形成する。ここで
隣り合うコイールド絶縁膜１１３′上には上記導
電体層１１４を形成していない例を示している
が、これは必要に応じて形成してもよい。次に第
１層目の導電体層１１４形成後、第７図ｃおよび
第８図ｃに示すように、熱酸化法によつて500Å
の厚さの酸化膜を成長させて前記ゲート絶縁膜１
１２ａ〜１１２ｆおよび絶縁膜１１６を形成し、
さらにこれに続いてCVD法により5000Åの厚さ
にポリシリコンを成長させ、これを光触刻法を適
用してフローテイングゲートとしての第２層目の
導電体層１１５ａ〜１１５ｆを形成する。ここで
第８図ｃには、図から明らかなように、フローテ
イングゲートとなる導電体層１１５ｂ，１１５ｃ
のフイールド絶縁膜１１３上に延在する一方側の
端部のみが絶縁膜１１６を介して第１層目の導電
体層１１４と少なくとも一部が重なり合う例を示
した。そして導電体層１１５ｂ，１１５ｃの他端
については導電体層１１４と重なり合つていな
い。フローテイングゲート形成後は、第７図ｄお
よび第８図ｄに示すように、熱酸化法によつて
1000Å〜2000Åの厚さの絶縁膜１１７を形成し、
その上にポリシリコンを堆積形成し、これに光触
刻法を適用してコントロールゲートとなる第３層
目の導電体層１１８Ａ，１１８Ｂを形成すると同
時に第２層目の導電体層１１５ａ〜１１５ｆをセ
ルフアラインにより形成する。次に第７図ｅ中の
斜線を付した領域にＰあるいはAsを拡散してド
レインとなるN⁺型半導体層１１９Ａ，１１９
Ｂ，１１９ＣおよびソースとなるN⁺型半導体層
１１９Ｄそれぞれを形成する。さらに第７図ｅお
よび第８図ｅに示すように、基板１１１全体に絶
縁膜１２０およびAl膜を連続して堆積形成し、
このAl膜に光触刻法を適用して配線層１２１
Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄを形成する。
なおこのとき予めコンタクトホール１２２Ａ，１
２２Ｂ，１２２Ｃ，１２２Ｄを開孔しておき、コ
ンタクトホール１２２Ａ，１２２Ｂ，１２２Ｄそ
れぞれによつてN⁺型半導体層１１９Ａ，１１９
Ｂ，１１９Ｃと配線層１２１Ａ，１２１Ｂ，１２
１Ｄそれぞれを、コンタクトホール１２２Ｃによ
つて第１層目の導電体層１１４と配線層１２１Ｃ
とを接続することによりこの半導体記憶装置は完
成する。 第９図はこの発明の一実施例を示すもので、前
記第２図または第６図に示す半導体記憶装置を用
いてＭ×Ｎビツトの半導体記憶装置を構成したも
のである。図においてM₁₁，……Ｍ_1M，……Ｍ_N
１，……Ｎ_NMは、列方向にＭ個および行方向にＮ
個マトリクス状に配置形成された各１ビツトのメ
モリセルであり、これら各メモリセルは前記と同
様にコントロールゲートCG、フローテイングゲ
ートFG、イレースゲートEG、ドレインＤおよび
ソースＳから構成される。そして同一列に配置さ
れた各Ｍ個のメモリセルのドレインＤは、Ｎ本の
各デイジツト線４１_１〜４１_Nそれぞれに共通接
続されている。また上記Ｎ本のデイジツト線４１
_１〜４１_Nは、列アドレスが入力されデータ読み
出し時あるいはデータ書き込み時にその列アドレ
スに応じて１つの出力端を選択しこの選択した出
力端のみから高レベル信号、たとえば＋５、＋20
ボルトを出力し、選択しない出力端すべてから低
レベル信号、たとえば０ボルトを出力する列デコ
ーダ４２の出力端に接続されている。さらに同一
行に配置された各Ｎ個のメモリセルのコントロー
ルゲートCGは、Ｍ本の各行選択線４３_１〜４３_M
それぞれに共通接続されている。さらに上記Ｍ本
の行選択線４３_１〜４３_Mは、行アドレスが入力
されデータ読み出し時あるいはデータ書き込み時
にその行アドレスに応じて１つの出力端を選択し
この選択した出力端のみから高レベル信号を出力
し、選択しない出力端すべてから低レベル信号を
出力する行デコーダ４４の出力端に接続されてい
る。またすべてのメモリセルのイレースゲート
EGは消去線５０に接続され、さらにこの消去線
５０は電圧昇圧回路５１の昇圧電圧出力端に接続
されている。そしてすべてのメモリセルのソース
Ｓは共通接続されさらに接地電位点に接続されて
いる。 上記電圧昇圧回路５１は前記データ書き込み時
に使用される＋20ボルトの電圧Ｖ_ppあるいは前記
＋５ボルトの電圧Ｖ_ccのいずれか一方の電圧を、
データ消去制御信号Ｅが高レベルとなつている期
間にのみ昇圧して、前記＋40ボルトのデータ消去
電圧を出力するようになつている。 このような構成でなる記憶装置では、データ消
去時にデータ消去制御信号Ｅが高レベルになる
と、＋５ボルトの電圧Ｖ_ccあるいは＋20ボルトの
電圧Ｖ_ppが電圧昇圧回路５１によつて昇圧され、
＋40ボルトのデータ消去電圧が消去線５０を介し
て各イレースゲートEGに与えられるため、すべ
てのメモリセルのデータ消去が行なわれる。 このように電圧昇圧回路５１を設けたことによ
つて、次の様な利点がある。 Ｖ_cc、Ｖ_ppの他の電源を必要としないで電気
的にデータ消去が行なえる。 Ｖ_ccあるいはＶ_ppを昇圧してデータ消去電圧
を得ているので印刷配線板等に実装した状態で
データ消去が行なえる。 Ｖ_ccあるいはＶ_ppを昇圧してデータ消去電圧
を得ているので、データ消去電圧印加用入力ピ
ンを必要とせず、現在までに発表されている紫
外線消去型の記憶装置とピン構成を同一にする
ことが可能（ピンコンパチブル）となる。 第１０図は前記電圧昇圧回路５１のブロツク
図、第１１図はその詳細な回路構成図である。第
１０図に示すように電圧昇圧回路５１は前記デー
タ消去制御信号Ｅによりその発振動作が制御され
る発振部５２と、この発振部からの発振出力を昇
圧する昇圧部５３とから構成されている。さらに
第１１図に示すように、上記発振部５２は、それ
ぞれ１個のデイプレツシヨン型MOSトランジス
タおよびエンハンスメント型MOSトランジスタ
からなる３段のインバータ５４，５５，５６、帰
還抵抗として作用するデイプレツシヨン型MOS
トランジスタ５７、前記データ制御信号Ｅが与え
られ発振の制御を行なうしきい電圧がほぼ０ある
いはエンハンスメント型のMOSトランジスタ５
８、前記データ制御信号Ｅの逆位相信号Ｅが与え
られるエンハンスメント型MOSトランジスタ５
９からなるリング発振器によつて構成されてい
る。一方、昇圧部５３は、デイプレツシヨン型
MOSトランジスタおよびエンハンスメント型
MOSトランジスタからなるインバータ６０、１
段分がコンデンサ６１と２個のエンハンスメント
型MOSトランジスタ６２，６３からなるチヤー
ジポンプを３段接続したものからなるチヤージポ
ンプ回路によつて構成されている。なお上記各
MOSトランジスタはすべてｎチヤネルのもので
ある。 第１１図に示す回路では、データ消去制御信号
Ｅが高レベルとなつたとき、トランジスタ５８が
オン、トランジスタ５９がオフして発振動作が開
始される。そしてその発振出力はインバータ６０
を介して３段の各チヤージポンプに与えられるこ
とにより、＋５ボルトのＶ_ccが昇圧されてたとえ
ば＋40ボルトの電圧が得られる。すなわち、イン
バータ６０の出力がスイングすることにより、ト
ランジスタ６２，６３がダイオードとして、すな
わち、ポンプの弁として働き、消去線５０が正に
帯電する。 第１２図に示す回路は前記電圧昇圧回路を詳細
に示す他の回路構成図であり、ここではチヤージ
ポンプ回路がインバータ６０と１段のチヤージポ
ンプから構成されていて、＋20ボルトのＶ_ppを昇
圧することによつて＋40ボルトの電圧を得るよう
にしたものである。 第１３図は前記第９図に示す実施例回路の第１
の変形例の構成図であり、前記消去線５０と前記
電圧昇圧回路５１の昇圧電圧出力端との間に保護
用の抵抗４５を挿入するようにしたものである。
このように抵抗４５を挿入すると、電圧昇圧回路
５１から異常に高い電圧が出力されても、この抵
抗４５に高電圧が加わることになり、メモリセル
の破壊を防止することができる。なお、以記抵抗
４５の抵抗値はメモリセルの保護の目的から少な
くとも1kΩ以上であることが望ましく、また膜
厚の厚いフイールド絶縁膜上に設けたポリシリコ
ンによつて構成することが望ましい。上記のよう
に抵抗４５をフイールド絶縁膜上のポリシリコン
によつて構成すると、電圧昇圧回路５１の昇圧出
力電圧は、拡散抵抗を用いた場合のようなPN接
合部を持たないので、十分高くすることが可能に
なる。 第１４図は前記第９図に示す実施例回路の第２
の変形例の構成図であり、前記抵抗４５と前記電
圧昇圧回路５１の昇圧電圧出力端との間に、一端
が接地電位点に接続された抵抗４７の他端を接続
するようにしたものである。このような構成にす
ると、データ非消去時に電圧昇圧回路５１の昇圧
電圧出力端がフローテイング状態になつても、抵
抗４７により各メモリセルのイレースゲートEG
は接地電位に設定されてフローテイング状態にな
ることがないので、ノイズによる誤動作の防止が
計れる。またデータ非消去時、イレースゲート
EGが接地電位に設定されるため、フローテイン
グゲートFGとイレースゲートEGとの間の前記重
なり合い部分におけるカツプリングにより、フロ
ーテイングゲートFGがより接地電位に近い電位
にバイアスされることになり、この結果、メモリ
セルのしきい電位Ｖ_THは深くなる。 第１５図は前記第９図に示す実施例回路の第３
の変形例の構成図であり、前記第１４図中の抵抗
４７の代りに、前記抵抗４５と前記電圧昇圧回路
５１の昇圧電圧出力端との間に、一端がＶ_cc（＋
５ボルト）印加点に接続された抵抗４８の他端を
接続するようにしたものである。このような構成
にすると、前記と同様、データ非消去時に電圧昇
圧回路５１の昇圧電圧出力端がフローテイング状
態になつても、抵抗４８により各メモリセルのイ
レースゲートEGはＶ_cc電位に設定されてフロー
テイング状態になることがないので、ノイズによ
る誤動作の防止が計れる。またデータ非消去時、
イレースゲートEGはＶ_cc電位に設定されるた
め、フローテイングゲートFGはよりＶ_ccに近い
電位にバイアスされることになり、この結果、メ
モリセルのしきい電圧は浅くなる。 第１６図は前記第９図に示す実施例回路の第４
の変形例の構成図であり、第３図に示す変形例回
路に第１４図中の抵抗４７と第１５図中の抵抗４
８とを両方設けるようにしたものである。このよ
うな構成にすると、データ非消去時、イレースゲ
ートEGは接地電位とＶ_cc電位との間のある電位
に設定されることになる。 なお、第１３図ないし第１６図の変形回路にお
いて、メモリセルの保護効果を得るためには抵抗
４７，４８の抵抗値よりも抵抗４５の抵抗値を大
きくすることが望ましく、さらに抵抗４５，４
７，４８はすべて少なくとも1kΩ以上であるこ
とが望ましい。 なお、この発明は上記実施例に限定されるもの
ではなく、たとえば第２図または第６図において
第２層目の導電体層１５，１１５の各右側端部あ
るいは各左側端部のみが第１層目の導電体層１
４，１１４の少なくとも一部と重なり合つている
場合について説明したが、これは導電体層１５，
１１５の両端部が導電体層１４，１１４と重なり
合うようにしてもよい。 また、前記電圧昇圧回路５１はリング発振器と
チヤージポンプ回路とにより構成される場合につ
いて説明したが、これは他にどのような方式のも
のであつてもよい。 さらに第９図に示す実施例回路において、すべ
てのメモリセルのイレースゲートEGを１本の消
去線５０に共通接続する場合について説明した
が、これはたとえば複数本の消去線を用意し、共
通のデイジツト線４１あるいは行選択線４３毎に
メモリセルのイレースゲートEGを上記各消去線
に共通接続するようにしてもよい。 以上説明したようにこの発明の半導体記憶装置
は、内部に電圧昇圧回路を設けたことにより、デ
ータ消去時に必要とする電圧を外部から与える必
要はない。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明に
係る半導体記憶装置で用いられるメモリセルの第
１の実施例の構成を示すものであり、第２図ａは
パターン平面図、第２図ｂは同図ａの−′線
に沿う構造断面図、第２図ｃは同図ａの−′
線に沿う構造断面図、第２図ｄは同図ａの−
′線に沿う構造断面図、第３図は第２図に示す
装置の等価回路図、第４図ａないしｅおよび第５
図ａないしｅはそれぞれ上記第２図に示す装置を
製造するための製造方法の一例を説明するための
もので、第４図ａないしｅはパターン平面図、第
５図ａないしｅは第４図ａないしｅの各−′
線に沿う断面図、第６図ａないしｃはこの発明に
係る半導体記憶装置で用いられるメモリセルの第
２の実施例の構成を示すものであり、第６図ａは
パターン平面図、第６図ｂは同図ａの−′線
に沿う構造断面図、第６図ｃは同図ａの−′
線に沿う構造断面図、第７図ａないしｅおよび第
８図ａないしｅはそれぞれ上記第６図に示す装置
を製造するための製造方法の一例を説明するため
のもので、第７図ａないしｅはパターン平面図、
第８図ａないしｅは第７図ａないしｅの各−
′線に沿う断面図、第９図はこの発明の一実施
例の回路構成図、第１０図は上記実施例回路の一
部のブロツク図、第１１図はその詳細な回路構成
図、第１２図は第１０図に示すブロツク図を詳細
に示す他の回路構成図、第１３図ないし第１６図
はそれぞれ上記実施例回路の変形例を示す回路構
成図である。 １１，１１１……半導体基板、１２，１１２…
…ゲート絶縁膜、１３，１１３……フイールド絶
縁膜、１４，１１４……第１層目の導電体層（イ
レースゲート）、１５，１１５……第２層目の導
電体層（フローテイングゲート）、１６，１１
６，１７，１１７，２０，１２０，１２３……絶
縁膜、１８，１１８……第３層目の導電体層（コ
ントロールゲート）、１９，１１９……N⁺型半導
体層、２１……第４層目の導電体層、１２１……
配線層、２２，１２２……コンタクトホール、３
１，３２……デイジツト線、３３，３４……消去
線、３５，３６……選択線、Ｍ１，Ｍ２，Ｍ３，
Ｍ４……メモリセル、CG……コントロールゲー
ト（制御ゲート）、FG……フローテイングゲート
（浮遊ゲート）、EG……イレースゲート（消去ゲ
ート）、Ｄ……ドレイン、Ｓ……ソース、M₁₁〜
Ｍ_1M〜Ｍ_N1〜Ｍ_NM……メモリセル、４１……デイ
ジツト線、４２……列デコーダ、４３……行選択
線、４４……行デコーダ、４５，４７，４８……
抵抗、５０……消去線、５１……電圧昇圧回路、
５２……発振部、５３……昇圧部、５４，５５，
５６，６０……インバータ。

Claims (1)

【特許請求の範囲】
1. １ １ビツトのメモリセルが、半導体基体上に絶
   縁膜を介して設けられる制御ゲート、この制御ゲ
   ートと上記基体によつて挾まれた上記絶縁膜内に
   設けられる消去ゲート、上記絶縁膜内に上記消去
   ゲートと並設されその端部が絶縁膜を介して消去
   ゲートの少なくとも一部と重なり合つている浮遊
   ゲート、ソースおよびドレインから構成され、複
   数のメモリセルがマトリクス状に配置形成された
   メモリマトリクスと、上記メモリマトリクス内の
   メモリセルの消去ゲートと接続される消去線と、
   データ消去時に低電圧を昇圧して上記消去線にデ
   ータ消去電圧を与える電圧昇圧手段とを具備した
   ことを特徴とする半導体記憶装置。