JPS6152555B2

JPS6152555B2 -

Info

Publication number: JPS6152555B2
Application number: JP617381A
Authority: JP
Inventors: Fujio Masuoka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-01-19
Filing date: 1981-01-19
Publication date: 1986-11-13
Also published as: JPS57120297A

Description

【発明の詳細な説明】この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。

EP−ROM（Erasable Programable−ROM）
は製造後にデータの書き込みあるいは消去が可能
であり、これを大きく別けると紫外線消去型のも
のと電気的消去型のものの２つになる。このうち
紫外線消去型のEP−ROMは１つのメモリセルを
１つのトランジスタで構成することができるため
に高集積化が可能であり、現在までに32Kビツト
および64Kビツトの集積度を持つものが開発され
ている。しかしながらこの紫外線消去型のものは
紫外線を通すパツケージを必要とするため、価格
が高価となる。一方、電気的消去型のものは（こ
れを特にE²P−ROM（Electrically Erasable Ｐ
−ROM）と称する）、１つのメモリセルを最低２
つのトランジスタで構成するために、集積度をあ
まり高くすることはできず、現在までに16Kビツ
トの集積度を持つものまでしか発表されていな
い。しかしこの電気的消去型のものはパツケージ
として安価なプラスチツクが使用可能なため、製
造コストを低くすることができるという利点をも
つている。

このうち第１図は、1980年２月、ISSCCにお
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE²P−ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。

このような構成でなる従来のE²P−ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、上記従
来の欠点を除去することができるとともに、特に
１ビツト毎にデータの消去が可能であり、しかも
データ消去時に浮遊ゲートから電子を余分に排出
し過ぎることのない半導体記憶装置を提供するこ
とにある。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明に係る半導体
記憶装置のメモリセル４ビツト分を示すものであ
り、第２図ａはパターン平面図、第２図ｂは同図
ａの−′線に沿う構造断面図、第２図ｃは同
図ａの−′線に沿う構造断面図、第２図ｄは
同図ａの−′線に沿う構造断面図である。第
２図において１１はＰ型シリコンからなる半導体
基板であり、この基板１１の表面にはゲート絶縁
膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の間隔
でXYマトリクス状に配置形成されている。さら
に上記基板１１の表面には、図中上下方向に隣り
合う２個所のゲート絶縁膜１２ａと１２ｃ、１２
ｂと１２ｄを対とし、このゲート絶縁膜対相互間
にはフイールド絶縁膜１３が形成されている。ま
たこのフイールド絶縁膜１３上には、Ｐあるいは
Asを含むポリシリコンからなる第１層目の導電
体層１４が形成されている。さらに上記各ゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ上には、
ポリシリコンからなる第２層目の導電体層１５
ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互いに分
離して形成されている。そして図中第１層目の導
電体層１４に対して左側に位置している２箇所の
第２層目の導電体層１５ａ，１５ｃの各右側端部
は、絶縁膜１６を介して上記第１層目の導電体層
１４の左側端部と重なり合つている。また導電体
層１４に対して右側に位置している２箇所の第２
層目の導電体層１５ｂ，１５ｄの各左側端部は、
上記絶縁膜１６を介して導電体層１４の右側端部
と重なり合つている。さらにまた図中左右の方向
に隣り合う第２層目の導電体層１５ａ，１５ｂ上
にはこれを覆うように絶縁膜１７を介して、この
両導電体層１５ａ，１５ｂとほぼ同じ幅に設定さ
れたポリシリコンからなる第３層目の導電体層１
８Ａが形成されると共に、これと同様に図中左右
の方向に隣り合う第２層目の導電体層１５ｃ，１
５ｄ上にはこれを覆うように、上記絶縁膜１７を
介して、この両導電体層１５ｃ，１５ｄとほぼ同
じ幅に設定されたポリシリコンからなるもう一つ
の第３層目の導電体層１８Ｂが形成されている。
そしてまた、図中上下方向に隣り合う２箇所のゲ
ート絶縁膜１２ａと１２ｃとの間の基板１１の表
面領域には、N⁺型半導体層１９Ａが形成され、
これと同様に２箇所のゲート絶縁膜１２ｂと１２
ｄとの間の基板１１の表面領域には、N⁺型半導
体層１９Ｂが形成されている。さらに各ゲート絶
縁膜１２ａ，１２ｂ，１２ｃ，１２ｄに対して、
上記N⁺型半導体層１９Ａあるいは１９Ｂ形成側
とは反対側の基板１１の表面領域には、連続した
N⁺型半導体層１９Ｃが形成されている。また上
記第３層目の導電体層１８Ａ，１８Ｂ上には、絶
縁膜２０を介してAlからなる第４層目の導電体
層２１Ａ，２１Ｂが形成されていて、このうちの
一方の導電体層２１Ａと前記N⁺型半導体層１９
Ａとがコンタクトホール２２Ａによつて接続さ
れ、他方の導電体層２１Ｂと前記N⁺型半導体層
１９Ｂとがもう１つのコンタクトホール２２Ｂに
よつて接続されている。そして前記N⁺型半導体
層１９Ｃは基準電位点たとえば接地電位点に接続
されている。

また第２図ａにおいて記号ABCDに付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２図ｂから明らかなように、第２層目の導電体
層１５をフローテイングゲート（浮遊ゲート）、
第３層目の導電体層１８をコントロールゲート
（制御ゲート）、第１層目の導電体層１４をイレー
スゲート（消去ゲート）とするMOSトランジス
タから構成され、さらに第２図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板１１に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
１３上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第２図ｂに示すように、上記重なり合つてい
る部分において、第２層目の導電体層１５すなわ
ちフローテイングゲートが、第１層目の導電体層
１４すなわちイレースゲートの上部に位置し、基
板１１と導電体層１４との間の距離が基板１１と
導電体層１５との間の距離よりも短かくなつてい
る。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線である。またＭ１〜Ｍ４は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
され、メモリセルＭ１，Ｍ２のドレインＤは上記
一方のデイジツト線３１に、メモリセルＭ３，Ｍ
４のドレインＤは他方のデイジツト線３２に、そ
してすべてのメモリセルのソースＳは接地電位点
にそれぞれ接続される。

次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま、
第３図中のメモリセルＭ１に注目すると、初期状
態ではこのメモリセルＭ１のフローテイングゲー
トFGには電子が注入されておらず、そのしきい
電圧Ｖ_THは低い状態になつている。

このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧Ｖ_THが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。

次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（＋
５ボルト）が印加される。この高レベル信号が印
加された時、しきい電圧Ｖ_THが低くければ、この
メモリセルＭ１はオンし、一方のデイジツト線３
１からメモリセルＭ１を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧Ｖ_THが高ければ、このメモリ
セルＭ１はオフとなり電流は流れない。この時、
メモリセルＭ１を介して電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲まれ他とは絶縁分離されているので、こ
こにいつたん注入された電子は通常の使用状態に
おいては外に逃げることができず、したがつてデ
ータ不揮発性の記憶装置として使用することがで
きる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に排出される。この結果、こ
のメモリセルＭ１のしきい電圧Ｖ_THは、初期状態
と同様に低い状態に戻る。

このように上記半導体記憶装置では、通常の二
重ゲート型のMOSトランジスタのフローテイン
グゲートに対してイレースゲートを並設して１ビ
ツト分のメモリセルを構成するようにしたので、
次のような種々の効果を得ることができる。

１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。

データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
５ボルトの正極性の電源があればよく、また＋
５ボルトの電圧から昇圧回路によつて＋20ボル
ト、＋40ボルトを得るようにすれば電源は＋５
ボルトの一つで済ませることもできる。したが
つて印刷配線等に実装した状態でデータの書き
込み、消去および読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に第２図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第４図ａないしｅに示す
パターン平面図および第５図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明す
る。まず、第４図ａおよび第５図ａに示すように
Ｐ型シリコンからなる半導体基板１１の表面に光
触刻法により絶縁膜を１μｍ成長させてフイール
ド絶縁膜１３，１３′を形成し、さらに第４図ａ
中の針線を付した領域にＰあるいはAsをインプ
ランテーシヨン法あるいは拡散法によつて拡散
し、N⁺型半導体層１９c′を形成する。上記拡散
終了後、上記フイールド絶縁膜１３，１３′形成
領域以外の領域の基板１１表面を露出させた後、
ここに熱酸化法によつて、前記ゲート絶縁膜１２
を構成するための1000〜2000Åと比較的膜厚の薄
い熱酸化膜２３を形成する。次に基板１１の全体
に6000Åの厚みのポリシリコンを成長させ、これ
にＰあるいはAsをドーピングした後、光触刻法
によつて第４図ｂの実線領域に第１層目の導電体
層１４を形成する。ここで隣り合うフイールド絶
縁膜１３′上には上記第１層目の導電体層１４を
形成していない例を示しているが、これは必要に
応じて形成してもよい。次に上記第１層目の導電
体層形成後、第４図ｃおよび第５図ｃに示すよう
に、熱酸化法によつて500Åの厚さの絶縁膜１６
を成長させ、さらにこれに続いてCVD法により
5000Åの厚さのポリシリコン膜を成長させ、これ
を光触刻法を適用してフローテイングゲートとし
て第２層目の導電体層１５ａ，１５ｂ，１５ｃ，
１５ｄを形成する。ここで第５図ｃには、図から
明らかなようにフローテイングゲートとなる導電
体層１５ａ，１５ｂのフイールド絶縁膜１３上に
延在する一方側の端部のみが絶縁膜１６を介して
第１層目の導電体層１４と少なくとも一部が重な
り合う例を示した。そして導電体層１５ａ，１５
ｂの他端については導電体層１４と重なり合つて
いない。フローテイングゲート形成後、第４図ｄ
および第５図ｄに示すように、熱酸化法によつて
1000〜2000Åの厚さの絶縁膜１７を形成し、その
上にポリシリコンを堆積形成しこれに光触刻法を
適用してコントロールゲートとなる第３層目の導
電体層１８Ａ，１８Ｂを形成すると同時に第２層
目の導電体層１５ａ，１５ｂ，１５ｃ，１５ｄを
セルフアラインにより形成する。次に第４図ｅ中
の斜線を付した領域にＰあるいはAsを拡散して
N⁺型半導体層１９Ａ，１９Ｂ，１９Ｃを形成す
る。さらに第４図ｅおよび第５図ｅに示すよう
に、基板１１全体に絶縁膜２０およびAl膜を連
続して堆積形成し、このAl膜に光触刻法を適用
して第４層目の導電体層２１Ａ，２１Ｂを形成す
ると共に、コンタクトホール２２Ａ，２２Ｂによ
つて上記N⁺型半導体層１９Ａ，１９Ｂにそれぞ
れと接続することにより半導体記憶装置は完成す
る。

第６図ａないしｃはこの発明に係る半導体記憶
装置の他の構成を示すものであり、第６図ａはパ
ターン平面図、第６図ｂは同図ａの−′線に
沿う構造断面図、第６図ｃは同図ａの−′線
に沿う構造断面図である。

第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ、
１１２ｂと１１２ｅ、１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜
１１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｃの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目の
導電体層１１５ｃ，１１５ｆの各左側端部は、上
記絶縁膜１１６を介して導電体層１１４の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第２層目の導電体層１１５ａ，１１
５ｂ，１１５ｃ上には、これを覆うように絶縁膜
１１７を介して、これら各導電体層１１５ａ，１
１５ｂ，１１５ｃとほぼ同じ幅に設定されたポリ
シリコンからなる第３層目の導電体層１１８Ａが
形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｄ，１１５
ｅ，１１５ｆ上には、これを覆うように上記絶縁
膜１１７を介して、これら各導電体層１１５ｄ，
１１５ｅ，１１５ｆとほぼ同じ幅に設定されたポ
リシリコンからなるもう１つの第３層目の導電体
層１１８Ｂが形成されている。そしてまた、図中
上下方向に隣り合う２箇所のゲート絶縁膜１１２
ａと１１２ｄとの間の基板１１１の表面領域には
N⁺型半導体層１１９Ａが形成され、また２箇所
のゲート絶縁膜１１２ｂと１１２ｅとの間の基板
１１１の表面領域にはN⁺型半導体層１１９Ｂ
が、同様に２箇所のゲート絶縁膜１１２ｃと１１
２ｅとの間の基板１１１の表面領域にはN⁺型半
導体層１１９Ｃが形成されている。さらに各ゲー
ト絶縁膜１１２ａ〜１１２ｅに対して、上記N⁺
型半導体層１１９Ａ，１１９Ｂ，１１９Ｃ形成側
とは反対側の基板１１１の表面領域には、連続し
たN⁺型半導体層１１９Ｄが形成されている。ま
た上記第３層目の導電体層１１８Ａ，１１８Ｂ上
には、絶縁膜１２０を介してAlからなる配線層
１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが形成
されていて、このうち１つの配線層１２１Ａと前
記N⁺型半導体層１１９Ａとがコンタクトホール
１２２Ａによつて接続され、配線層１２１Ｂと
N⁺型半導体層１１９Ｂとがコンタクトホール１
２２Ｂによつて接続され、配線層１２１Ｃと前記
第１層目の導電体層１１４とがコンタクトホール
１２２Ｃによつて接続され、また配線層１２１Ｄ
とN⁺型半導体層１１９Ｃとがコンタクトホール
１２２Ｄによつて接続されている。そして前記
N⁺型半導体層１１９Ｄは基準電位点たとえば接
地電位点に接続されている。

また第６図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２層目の導電体層１１５をフローテイングゲー
ト（浮遊ゲート）、第３層目の導電体層１１８を
コントロールゲート（制御ゲート）、第１層目の
導電体層１１４をイレースゲート（消去ゲー
ト）、N⁺型半導体層１１９Ｂをドレイン、N⁺型半
導体層１１９ＤをソースとするMOSトランジス
タから構成され、さらに第６図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１１
上に設けられ、またフローテイングゲートとイレ
ースゲートは上記コントロールゲートと基板１１
１によつて挾まれた絶縁膜内に並設された構成と
なつている。またイレースゲートはフイールド絶
縁膜１１３上に形成されているため、各フローテ
イングゲートとイレースゲートとの重なり合つて
いる部分はフイールド領域内に存在することにな
る。さらに第６図ｂに示すように、上記重なり合
つている部分において、第２層目の導電体層１１
５すなわちフローテイングゲートが、第１層目の
導電体層１１４すなわちイレースゲートの上記に
位置し、基板１１１と導電体層１１４との間の距
離が基板１１１と導電体層１１５との間の距離よ
りも短かくなつている。また第６図ａから明らか
なように、前記第１層目の導電体層１１４は４ビ
ツトのメモリセルに対して１箇所だけ設けられ、
この各１箇所の導電体層１１４は１箇所のコンタ
クトホール１２２Ｃで前記配線層１２１Ｃと接続
されている。

上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。

また上記第６図の装置では前記第２図の装置の
もつ〜の効果の他に、次の〜の効果も得
ることができる。

イレースゲート（第１層目の導電体層１４）
を構成するポリシリコンによつて配線をするの
ではなく、Alからなる配線層２１Ｃによつて
消去線を配線形成するようにしたので、この消
去線と基板との間の絶縁膜の厚さを比較的厚く
することができ、したがつて消去線に高い電圧
を印加してもリークが発生することはない。

イレースゲートと配線層２１Ｃとを接続する
コンタクトホールは、メモリセル４ビツトに１
箇所設ければよいので、１ビツト当りのコンタ
クト数は1/4であり高集積化が可能である。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。

次に第６図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第７図ａないしｅに示す
パターン平面図および第８図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明す
る。まず、第７図ａおよび第８図ａに示すよう
に、Ｐ型シリコンからなる半導体基板１１１の表
面に光触刻法により絶縁膜を１μｍ成長させてフ
イールド絶縁膜１１３，１１３′を形成する。な
おこのとき、フイールド絶縁膜１１３，１１３′
間には膜厚の薄い絶縁膜１２３が形成されてい
る。次に基板１１１の全面に6000Åの厚みにポリ
シリコンを成長させ、これにＰあるいはAsをド
ーピングした後、光触刻法によつて第７図ｂ中実
線で示すように上記１箇所のフイールド絶縁膜１
１３上に第１層目の導電体層１１４を形成する。
ここで隣り合うフイールド絶縁膜１１３′上には
上記導電体層１１４を形成していない例を示して
いるが、これは必要に応じて形成してもよい。次
に第１層目の導電体層１１４形成後、第７図ｃお
よび第８図ｃに示すように、熱酸化法によつて
500Åの厚さの酸化膜を成長させて前記ゲート絶
縁膜１１２ａ〜１１２ｆおよび絶縁膜１１６を形
成し、さらにこれに続いてCVD法により5000Å
の厚さにポリシリコンを成長させ、これを光触刻
法を適用してフローテイングゲートとしての第２
層目の導電体層１１５ａ〜１１５ｆを形成する。
ここで第８図ｃには、図から明らかなように、フ
ローテイングゲートとなる導電体層１１５ｂ，１
１５ｃのフイールド絶縁膜１１３上に延在する一
方側の端部のみが絶縁膜１１６を介して第１層目
の導電体層１１４と少なくとも一部が重なり合う
例を示した。そして導電体層１１５ｂ，１１５ｃ
の他端については導電体層１１４と重なり合つて
いない。フローテイングゲート形成後は、第７図
ｄおよび第８図ｄに示すように、熱酸化法によつ
て1000Å〜2000Åの厚さの絶縁膜１１７を形成
し、その上にポリシリコンを堆積形成し、これに
光触刻法を適用してコントロールゲートとなる第
３層目の導電体層１１８Ａ，１１８Ｂを形成する
と同時に第２層目の導電体層１１５ａ〜１１５ｆ
をセルフアラインにより形成する。次に第７図ｅ
中の斜線を付した領域にＰあるいはAsを拡散し
てドレインとなるN⁺型半導体層１１９Ａ，１１
９Ｂ，１１９ＣおよびソースとなるN⁺型半導体
層１１９Ｄそれぞれを形成する。さらに第７図ｅ
および第８図ｅに示すように、基板１１１全体に
絶縁膜１２０およびAl膜を連続して堆積形成
し、このAl膜に光触刻法を適用して配線層１２
１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄを形成す
る。なおこのとき予めコンタクトホール１２２
Ａ，１２２Ｂ，１２２Ｃ，１２２Ｄを開孔してお
き、コンタクトホール１２２Ａ，１２２Ｂ，１２
２ＤそれぞれによつてN⁺型半導体層１１９Ａ，
１１９Ｂ，１１９Ｃと配線層１２１Ａ，１２１
Ｂ，１２１Ｄそれぞれを、コンタクトホール１２
２Ｃによつて第１層目の導電体層１１４と配線層
１２１Ｃとを接続することによりこの半導体記憶
装置は完成する。

ところで前記第３図に示す等価回路において、
データを消去する場合にフローテイングゲート
FGから電子を排出し過ぎると、そのメモリセル
はエンハンスメント型ではなくデイプレツシヨン
型になる。

第９図は一般のMOSトランジスタの特性を示
すもので、横軸にはゲート電圧（第３図ではコン
トロールゲートCGの電圧に相当）Ｖ_Gを、縦軸に
は√_D（ただしＩ_Dはドレイン電流）をそれぞれ
とつたものである。第９図中の特性曲線イはデー
タの書き込みを行なわないときのものでありエン
ハンスメント型の特性となつている。また第９図
中の特性曲線ロはこのエンハンスメント型のもの
にデータの書き込みを行なつてしきい電圧を上昇
させた場合のものである。そしてこの特性曲線ロ
のものから正常に消去を行なつた場合には元のエ
ンハンスメント型の特性曲線イに戻ることにな
る。しかしながら特性曲線ロの状態で消去し、そ
のフローテイングゲートFGから電子が過剰に排
出されると、特性曲線イの状態を通り越してデイ
プレツシヨン型の特性曲線ハに移行してしまう。

ここで第３図において一つのメモリセルたとえ
ばメモリセルＭ１のデータを読み出す場合、デイ
ジツト線３１が選択されてここに高レベル信号が
印加されると共に選択線３５が選択されてここに
高レベル信号が印加され、このときこのメモリセ
ルＭ１に電流が流れるか否かによつてデータが読
み出される。一方、このとき選択線３６は非選択
状態であるため、低レベルに設定されている。そ
して仮にメモリセルＭ２がデイプレツシヨン型に
なつていれば、このメモリセルＭ２は非選択であ
るにもかかわらずオンし、電流が流れるため、選
択されているメモリセルＭ１からのデータの読み
出しは不可能になる。

第１０図はこの発明に係る半導体記憶装置の一
実施例を示すもので、前記第２図または第６図に
示す半導体記憶装置を用いて、データ消去の際に
各メモリセルがデイプレツシヨン型にならず常に
エンハンスメント型に戻るようなＭ×Ｎビツトの
半導体記憶装置を構成したものである。図におい
てM₁₁，………Ｍ_1M，………Ｍ_N1，………Ｍ_NM
は、列方向にＭ個、行方向にＮ個マトリクス状に
配置形成された各１ビツトのメモリセルであり、
これら各メモリセルはコントロールゲートCG、
フローテイングゲートFG、イレースゲートEG、
ドレインＤおよびソースＳから構成される。そし
て同一列に配置された各Ｍ個のメモリセルのドレ
インＤは、Ｎ本の各デイジツト線４１_１〜４１_N
それぞれに共通接続されている。また上記Ｎ本の
デイジツト線４１_１〜４１_Nは、列アドレスが入
力されデータ読み出し時、データ書き込み時、デ
ータ消去時およびデータ消去検出時にその列アド
レスに応じてＮ本の出力線４２_１〜４２_Nのうち
の一つを選択し、この選択した出力線のみから高
レベル信号たとえば＋５、＋20ボルトを出力し、
選択しない残りの出力線すべてから低レベル信
号、たとえば０ボルトを出力する列デコーダ４３
の各出力線４２_１〜４２_Nに、それぞれ各MOSト
ランジスタ４４_１〜４４_Nを介して接続されてい
る。そしてすべてのメモリセルのソースＳは接地
されている。

同一行に配置された各Ｎ個のメモリセルのコン
トロールゲートCGは、Ｍ本の各行線４５_１〜４
５_Mそれぞれに接続されている。さらに上記行線
４５_１〜４５_Mは、行アドレスが入力されデータ
読み出し時あるいはデータ書き込み時にその行ア
ドレスに応じて一つの出力端を選択し、この選択
した出力端のみから高レベル信号を出力し、選択
しない残りの出力端すべてから低レベル信号を出
力する行デコーダ４６の出力端に、信号CV_prpg
をゲート入力とするMOSトランジスタ４７_１〜
４７_Mを介して接続されている。また行線４５_１
〜４５_Mは信号_prpgをゲート入力とするMOSト
ランジスタ４８_１〜４８_Mを介して昇圧回路４９
_１〜４９_Mに接続されている。

上記各昇圧回路４９_１〜４９_MはそれぞれMOS
トランジスタT₁〜T₄およびコンデンサC₁から構
成される、ブートストラツプを利用した昇圧回路
であり、たとえば＋40ボルトの消去電圧Ｖ_Eの
MOSトランジスタT₁，T₂による降下分を補償し
ている。

また同一列に配置された各Ｍ個のメモリセルの
イレースゲートEGは、Ｎ本の各消去線５０_１〜
５０_Nそれぞれに共通接続されている。さらにこ
のＮ本の消去線５０_１〜５０_Nは、MOSトランジ
スタ５１_１〜５１_Nを介して消去電圧Ｖ_E供給端子
に接続されていると共にデータ消去検出信号EC
を各ゲート入力とするMOSトランジスタ５２_１
〜５２_Nを介して接地されている。また上記MOS
トランジスタ５１_１〜５１_Nのゲートは、前記列
デコーダ４３の各出力線４２_１〜４２_Nの電圧を
昇圧する電圧昇圧回路U₁〜Ｕ_Nの昇圧電圧出力端
に接続されている。

また図においてSAは、列デコーダ４３が一つ
の出力線４２を選択している際にこの出力線４２
の電流の流れの有無を検出するセンスアンプであ
り、このセンスアンプSAの検出出力はラツチ回
路Ｌによつて保持される。そして上記電圧昇圧回
路U₁〜Ｕ_Nの昇圧電圧出力端は、上記ラツチ回路
Ｌの保持出力をゲート入力とするMOSトランジ
スタ５３_１〜５３_Nを介して接地されている。

次に上記のような構成の装置の動作を説明す
る。まずデータ書き込み時は、信号CV_prpgは高
レベル、信号_prpgは低レベルである。したが
つてMOSトランジスタ４７_１〜４７_Mがオン、
MOSトランジスタ４８_１〜４８_Mがオフ、また
MOSトランジスタ４４_１〜４４_Nがオンするた
め、行デコーダ４６の出力が行線４５_１〜４５_M
に入り、列デコーダ４３の出力がデイジツト線４
１_１〜４１_Nに入る。このためたとえばメモリセ
ルＭ_1Mが選択されると、行線４５_Mが高レベルと
なり、さらにデイジツト線４１_１が高レベルとな
つてメモリセルＭ_1Mにプログラム電圧がかかり、
このメモリセルＭ_1MのフローテイングゲートFG
に電子が注入される。この結果、メモリセルＭ_1M
のしきい電圧が上昇してデータの書き込みが完了
する。

次にメモリセルたとえばＭ_1Mのみのデータ消去
を行なう場合を説明する。データ消去をする場合
には、一つのメモリセルに対してデータ消去とデ
ータ消去検出とが交互にそれぞれ複数回行なわれ
る。このうちデータ消去期間には信号CV_prpgは
低レベル、信号_prpgは高レベル、信号ECは低
レベル、消去電圧Ｖ_Eは＋40ボルトにそれぞれ設
定される。ここでたとえばメモリセルＭ_1Mが選択
された場合は昇圧回路４９_１〜４９_M内のMOSト
ランジスタT₃のうち昇圧回路４９_M内のそれのみ
がオンするから、このMOSトランジスタT₃およ
びMOSトランジスタ４８_Mを介して行線４５_Mの
みが低レベルとなり、他の行線４５_１〜４５_M-1
はほぼ＋30ボルトになる。一方、信号CV_prpgは
低レベルなので、MOSトランジスタ４４_１〜４
４_Nはオフし、列デコーダ４３からの出力は各電
圧昇圧回路U₁〜Ｕ_Nを介してMOSトランジスタ５
１_１〜５１_Nのゲートに入る。ここでメモリセル
Ｍ_1Mが選択されたのであるから、列デコーダ４３
の出力線４２_１のみの信号が高レベルであり、
MOSトランジスタ５１_１がオンし、またMOSト
ランジスタ５２_１〜５２_Nはすべてオフしている
ため、消去線５０_１のみに＋40ボルトの消去電圧
Ｖ_Eが印加される。したがつて第１列目のＭ個の
メモリセルM₁₁〜Ｍ_1MのイレースゲートEGに＋40
ボルトの消去電圧が印加される。ところがメモリ
セルM₁₁〜Ｍ_1M-1のコントロールゲートCGはほぼ
＋30ボルトに設定されているので、各メモリセル
においてコントロールゲートCGとフローテイン
グゲートFGとの間の容量を大きくしておくこと
により、フローテイングゲートFGの電位は高く
なり、これらのメモリセルM₁₁〜Ｍ_1M-1のフロー
テイングゲートFGからの電子の排出は行なわれ
ない。またメモリセルＭ_1Mのコントロールゲート
CGの電位は低レベルすなわち０ボルトであるの
で、コントロールゲートCGとフローテイングゲ
ートFGとの間の容量が大きくても、フローテイ
ングゲートFGの電位は０ボルト近くにあり、消
去線５０_１に印加した＋40ボルトの電圧がフロー
テイングゲートFGとイレースゲートEGとの間に
直接かかり、メモリセルＭ_1Mのフローテイングゲ
ートFGの電子のみがフイールドエミツシヨンに
より抜きとられる。

メモリセルＭ_1Mに対するデータ消去が一定期間
経過すると、次にこの同一メモリセルに対してデ
ータ消去検出が行なわれる。このデータ消去検出
期間では、信号CV_prpgおよび信号_prpgは共に
高レベル、信号ECは高レベル、Ｖ_Eは０ボルトに
それぞれ設定される。このときMOSトランジス
タ４７_１〜４７_M，４８_１〜４８_Mはすべてオン
し、Ｖ_Eも０ボルトになつているため、すべての
行線４５_１〜４５_Mは０ボルトになる。また列デ
コーダ４３の出力線４２_１のみの信号が高レベル
であり、MOSトランジスタ４４_１〜４４_Nはすべ
てオンしているためデイジツト線４１_１のみが高
レベルになる。このときMOSトランジスタ５２
_１〜５２_Nはすべてオンしているので、すべての
消去線５０_１〜５０_Nは０ボルトに設定されてい
る。この結果、データ消去が行われたメモリセル
Ｍ_1Mを含む同一列内の各メモリセルＭのソース
Ｓ、ドレインＤ間には所定電位差がそれぞれ与え
られる。ここで、上記デイジツト線４１_１にはメ
モリセルＭ_1M以外のメモリセルも接続されている
が、メモリセルＭ_1M以外のメモリセルではデータ
書込みが行われて閾値電圧が高い状態にされてい
るか、もしくは予めデータ消去が行われ、デプレ
ツシヨン型に移行し始める前、すなわちコントロ
ールゲートCGの電位が0Vのときにはオンしない
エンハンスメント型の状態にされている。このた
め、メモリセルＭ_1M以外のメモリセルが接続され
ている状態でセンスアンプSAにより電流を検出
することにより、メモリセルＭ_1Mの消去状態を検
出することができる。すなわち、このメモリセル
Ｍ_1Mのデータが十分に消去されていなければセン
スアンプSAによつて電流は検出されず、ラツチ
回路Ｌの出力は低レベルとなる。

上記データ消去検出が終了すると、次に同一の
メモリセルＭ_1Mに対して一定期間データ消去が行
なわれる。そしてこの二回目のデータ消去でメモ
リセルＭ_1Mが十分に消去され、コントロールゲー
トCGの電位が０ボルトでもオンするデイプレツ
シヨン型に移行し始めるような状態になると、こ
の次のデータ消去検出時にセンスアンプSAによ
つてメモリセルＭ_1MのソースＳ、ドレインＤ間電
流が検出され、ラツチ回路Ｌの出力は高レベルに
なる。ラツチ回路Ｌの出力が高レベルになると
MOSトランジスタ５３_１〜５３_Nはオンするた
め、電圧昇圧回路U₁〜Ｕ_Nの昇圧電圧出力端は接
地される。この結果、この後のデータ消去期間で
はMOSトランジスタ５１_１〜５１_Nはオフしたま
まであり、消去線５０_１の消去電圧Ｖ_Eが印加さ
れないので、メモリセルＭ_1Mのフローテイングゲ
ートFGからの電子の排出は行なわれない。すな
わちこのメモリセルＭ_1Mのデータ消去を行なう場
合、過剰に電子を排出することはなく、常にエン
ハンスメント型に戻すことができる。また他のメ
モリセルのデータ消去を行なう場合には、ラツチ
回路Ｌをリセツトして、上記と同様に行なわれ
る。

このように上記実施例によれば１ビツト毎にデ
ータの消去が行なえしかもメモリセルがデイプレ
ツシヨン型に移行する前にフローテイングゲート
FGからの電子の排出を、MOSトランジスタ５３
_１〜５３_Nをオンさせることによつて中止（禁
止）するようにしたので、メモリセルは常にエン
ハンスメント型に戻すことができる。また余分に
消去することがないので、消去時に無駄な電力を
消費しない。

第１１図は第１０図の電圧昇圧回路U₁〜Ｕ_Nの
一つを具体的に示したものであり、この回路もブ
ートストラツプを利用したものである。この回路
では、入力INにたとえば＋５が与えられると、
出力Outに＋45ボルトが出力される。したがつて
データ消去時、たとえば第１０図の列デコーダ４
３の出力線４２が選択されると、MOSトランジ
スタ５１_１のゲート入力は＋45ボルトとなり、＋
40ボルトの消去電圧Ｖ_Eはそのまま消去線５０_１
に出力される。

なおこの発明は上記実施例に限定されるもので
はなく、たとえばデータ消去検出時に信号
CV_prpg，_prpgを共に高レベルにして行線４５
_１〜４５_Mを０ボルトに設定する場合を説明した
が、これは行線４５_１〜４５_Mを、信号ECをゲー
ト入力とするMOSトランジスタそれぞれで接地
して、データ消去検出時にこれらのMOSトラン
ジスタをオンさせて行線４５_１〜４５_Mを０ボル
トに設定してもよい。またデータ消去検出時に行
線４５_１〜４５_Mの電位を、各メモリセルの初期
のしきい電圧、たとえば＋1.5ボルトに設定する
ようにしてもよい。

以上説明したようにこの発明によれば、従来の
欠点を除去することができると共に、特に１ビツ
ト毎のデータの消去が可能でありしかもデータ消
去時に浮遊ゲートから電子を余分に排出し過ぎる
ことのない半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明に
係る半導体記憶装置で用いられるメモリセルの第
１の実施例の構成を示すものであり、第２図ａは
パターン平面図、第２図ｂは同図ａの−′線
に沿う構造断面図、第２図ｃは同図ａの−′
線に沿う構造断面図、第２図ｄは同図ａの−
′線に沿う構造断面図、第３図は第２図に示す
装置の等価回路図、第４図ａないしｅおよび第５
図ａないしｅはそれぞれ上記第２図に示す装置を
製造するための製造方法の一例を説明するための
もので、第４図ａないしｅはパターン平面図、第
５図ａないしｅは第４図ａないしｅの各−′
線に沿う断面図、第６図ａないしｃはこの発明に
係る半導体記憶装置で用いられるメモリセルの第
２の実施例の構造を示すものであり、第６図ａは
パターン平面図、第６図ｂは同図ａの−′線
に沿う構造断面図、第６図ｃは同図ａの−′
線に沿う構造断面図、第７図ａないしｅおよび第
８図ａないしｅはそれぞれ上記第６図に示す装置
を製造するための製造方法の一例を説明するため
のもので、第７図ａないしｅはパターン平面図、
第８図ａないしｅは第７図ａないしｅの各−
′線に沿う断面図、第９図は一般のMOSトラン
ジスタの特性図、第１０図はこの発明に係る半導
体記憶装置の一実施例の構成図、第１１図はその
一部の詳細図である。１１，１１１……半導体基板、１２，１１２…
…ゲート絶縁膜、１３，１１３……フイールド絶
縁膜、１４，１１４……第１層目の導電体層（イ
レースゲート）、１５，１１５……第２層目の導
電体層（フローテイングゲート）、１６，１１
６，１７，１１７，２０，１２０，１２３，２
４，１２４……絶縁膜、１８，１１８……第３層
目の導電体層（コントロールゲート）、１９，１
１９……N⁺型半導体層、２１……第４層目の導
電体層、１２１……配線層、２２，１２２……コ
ンタクトホール、３１，３２……デイジツト線、
３３，３４……消去線、３５，３６……選択線、
Ｍ１，Ｍ２，Ｍ３，Ｍ４……メモリセル、CG…
…コントロールゲート（制御ゲート）、FG……フ
ローテイングゲート（浮遊ゲート）、EG……イレ
ースゲート（消去ゲート）、Ｄ……ドレイン、Ｓ
……ソース、４１……デイジツト線、４３……列
デコーダ、４５……行線、４６……行デコーダ、
４９……昇圧回路、５０……消去線、Ｕ……電圧
昇圧回路、SA……センスアンプ、Ｌ……ラツチ
回路。

Claims

【特許請求の範囲】

１１ビツトのメモリセルが、半導体基体上に絶
縁膜を介して設けられる制御ゲート、この制御ゲ
ートと上記基体によつて挟まれた上記絶縁膜内に
設けられる消去ゲート、上記絶縁膜内に上記消去
ゲートと並設されその端部が絶縁膜を介して消去
ゲートの少なくとも一部と重なり合つている浮遊
ゲート、ソースおよびドレインから構成され、複
数のメモリセルが行方向および列方向にマトリク
ス状に配置形成されたメモリマトリクスと、上記
メモリマトリクス内のメモリセルの制御ゲートを
行毎に共通化する行線と、上記メモリマトリクス
内のメモリセルの消去ゲートを列毎に共通化する
消去線と、選択されたメモリセルが有る上記行線
の電位をデータ消去時に低レベルに設定する手段
と、選択されたメモリセルが有る上記消去線にデ
ータ消去時に高レベルの消去電圧を印加する手段
と、データ消去検出時に上記各行線の電位を低レ
ベルに設定する手段と、データ消去時に選択され
たメモリセルを含む同一列内の各メモリセルのソ
ース、ドレイン間に、データ消去検出時に所定電
位差を与える手段と、データ消去検出時に上記各
メモリセルのソース、ドレイン間に流れる電流を
検出し、この電流が検出された際にこのメモリセ
ルが有る消去線への消去電圧の印加を禁止する手
段とを具備し、一つのメモリセルに対してデータ
消去およびデータ消去検出を交互に行なうように
したことを特徴とする半導体記憶装置。