JPS6226596B2 - - Google Patents

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JPS6226596B2
JPS6226596B2 JP16861980A JP16861980A JPS6226596B2 JP S6226596 B2 JPS6226596 B2 JP S6226596B2 JP 16861980 A JP16861980 A JP 16861980A JP 16861980 A JP16861980 A JP 16861980A JP S6226596 B2 JPS6226596 B2 JP S6226596B2
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JP
Japan
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conductor layer
layer
gate
insulating film
memory cell
Prior art date
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JP16861980A
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Fujio Masuoka
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Publication of JPS6226596B2 publication Critical patent/JPS6226596B2/ja
Priority to US07/193,079 priority patent/US4910565A/en
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Landscapes

  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログ
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。
EP―ROM(Erasable Programable―ROM)
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの2つになる。このうち紫
外線消去型のEP―ROMは1つのメモリセルを1
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32kビツトお
よび64kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは(これ
を特にE2P―ROM(Electrically Erasable P―
ROM)と称する)、1つのメモリセルを最低2つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。
このうち第1図は、1980年2月、ISSCCにお
いて発表された、1つのメモリセルを2つのトラ
ンジスタで構成した従来のE2P―ROMの1つの
メモリセル部分を示す構成図である。図において
1はデイジツト線、2は選択線、3はデータプロ
グラム線であり、デイジツト線1と接地電位点と
の間には、ビツト選択用のMOSトランジスタ4
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ5とが直列接続されている。そして上記一
方のMOSトランジスタ4のゲートは上記選択線
2に接続され、他方のMOSトランジスタ5のコ
ントロールゲートは上記データプログラム線3に
接続される。
このような構成でなる従来のE2P―ROMには
次のような欠点がある。
第1図から明らかなように、1つのメモリセ
ルを2つのトランジスタによつて構成している
ため、紫外線消去型のものに比較した素子数は
2倍、集積度は1/2となり、集積化するには不
利である。
データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。
短時間で全ビツトのデータを消去するのが困
難である。
5ボルト単一電源でデータを消去することが
不可能である。
この発明は上記のような欠点を除去することが
できる半導体記憶装置を提供することを目的とす
る。
以下図面を参照してこの発明の一実施例を説明
する。第2図aないしcはこの発明に係る半導体
記憶装置の構成を示すものであり、第2図aはパ
ターン平面図、第2図bは同図aの―′線に
沿う構造断面図、第2図cは同図aの―′線
に沿う構造断面図である。
第2図において11はP型シリコンからなる半
導体基板であり、この基板11の表面にはゲート
絶縁膜12a〜12fが一定の間隔でXYマトリ
クス状に配置形成されている。さらに上記基板1
1の表面には、図中上下方向に隣り合う各箇所の
ゲート絶縁膜12aと12d、12bと12e、
12cと12fを対とし、このゲート絶縁膜対相
互間にはフイールド絶縁膜13,13′が形成さ
れている。また上記1箇所のフイールド絶縁膜1
3上には、PあるいはAsを含むポリシリコンか
らなる第1層目の導電体層14が形成されてい
る。さらに上記各ゲート絶縁膜12a〜12f上
には、ポリシリコンからなる第2層目の導電体層
15a〜15fそれぞれが互いに分離して形成さ
れている。そして図中第1層目の導電体層14に
対して左側に位置している2箇所の第2層目の導
電体層15b,15eの各右側端部は、絶縁膜1
6を介して上記第1層目の導電体層14の左側端
部と重なり合つている。また導電体層14に対し
て右側に位置している2箇所の第2層目の導電体
層15c,15fの各左側端部は、上記絶縁膜1
6を介して導電体層14の右側端部と重なり合つ
ている。さらにまた図中左右の方向に隣り合う第
2層目の導電体層15a,15b,15c上に
は、これを覆うように絶縁膜17を介して、これ
ら各導電体層15a,15b,15cとほぼ同じ
幅に設定されたポリシリコンからなる第3層目の
導電体層18Aが形成されると共に、これと同様
に図中左右の方向に隣り合う第2層目の導電体層
15d,15e,15f上には、これを覆うよう
に上記絶縁膜17を介して、これら各導電体層1
5d,15e,15fとほぼ同じ幅に設定された
ポリシリコンからなるもう1つの第3層目の導電
体層18Bが形成されている。そしてまた、図中
上下方向に隣り合う2箇所のゲード絶縁膜12a
と12dとの間の基板11の表面領域にはN+
半導体層19Aが形成され、また2箇所のゲート
絶縁膜12bと12eとの間の基板11の表面領
域にはN+型半導体層19Bが、同様に2箇所の
ゲート絶縁膜12cと12eとの間の基板11の
表面領域にはN+型半導体層19Cが形成されて
いる。さらに各ゲート絶縁膜12a〜12eに対
して、上記N+型半導体層19A,19B,19
C形成側とは反対側の基板11の表面領域には、
連続したN+型半導体層19Dが形成されてい
る。また上記第3層目の導電体層18A,18B
上には、絶縁膜20を介してAlからなる配線層
21A,21B,21C,21Dが形成されてい
て、このうち1つの配線層21Aと前記N+型半
導体層19Aとがコンタクトホート22Aによつ
て接続され、配線層21BとN+型半導体層19
Bとがコンタクトホール22Bによつて接続さ
れ、配線層21Cと前記第1層目の導電体層14
とがコンタクトホール22Cによつて接続され、
また配線層21DとN+型半導体層19Cとがコ
ンタクトホール22Dによつて接続されている。
そして前記N+型半導体層19Dは基準電位点た
とえば接地電位点に接続されている。
また第2図aにおいて記号A,B,C,Dを付
して示す破線で囲こまれた領域はこの半導体記憶
装置の1ビツト分のメモリセルを示し、このメモ
リセルは第2層目の導電体層15をフローテイン
グゲート(浮遊ゲート)、第3層目の導電体層1
8をコントロールゲート(制御ゲート)、第1層
目の導電体層14をイレースゲート(消去ゲー
ト)、N+型半導体層19Bをドレイン、N+型半導
体層19DをソースとするMOSトランジスタか
構成され、さらに第2図bに示す2ビツト分をみ
た場合、上記コントロールゲートとイレースゲー
トはそれぞれ共通であり、イレースゲートに関し
て左右対称に構成された一対のMOSトランジス
タから構成されている。そして上記コントロール
ゲートは絶縁膜を介して半導体基板11上に設け
られ、またフローテイングゲートとイレースゲー
トは上記コントロールゲートと基板11によつて
挾まれた絶縁膜内に並設された構成となつてい
る。またイレースゲートはフイールド絶縁膜13
上に形成されているため、各フローテイングゲー
トとイレースゲートとの重なり合つている部分は
フイールド領域内に存在することになる。さらに
第2図bに示すように、上記重なり合つている部
分において、第2層目の導電体層15すなわちフ
ローテイングゲートが、第1層目の導電体層14
すなわちイレースゲートの上記に位置し、基板1
1と導電体層14との間の距離が基板11と導電
体層15との間の距離よりも短かくなつている。
また第2図aから明らかなように、前記第1層目
の導電体層14は4ビツトのメモリセルに対して
1箇所だけ設けられ、この各1箇所の導電体層1
4は1箇所のコンタクトホール22Cで前記配線
層21Cと接続されている。
第3図は上記第2図に示す半導体記憶装置の等
価回路図である。図において31,32は前記配
線層21B,21Dからなるデイジツト線、3
3,34は前記第1層目の導電体層14と接続さ
れる配線層21Cによつて形成された消去線、3
5,36は前記第3層目の導電体層18A,18
Bが延長されて形成された選択線である。またM
1〜M4はメモリセルであり、各メモリセルはコ
ントロールゲートCG、フローテイングゲート
FG、イレースゲートEG、ドレインDおよびソー
スSから構成され、メモリセルM1,M2のドレ
インDは上記一方のデイジツト線31に、メモリ
セルM3,M4のドレインDは他方のデイジツト
線32に、そしてすべてのメモリセルのソースS
は接地電位点にそれぞれ接続される。
次に上記第3図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
3図中のメモリセルM1に注目すると、初期状態
ではこのメモリセルM1のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧VTHは低い状態になつている。
このメモリセルM1にデータを書き込む場合に
は、選択線35に正極性の高電圧たとえば+20ボ
ルトを、デイジツト線31に正極性の高電圧たと
えば+20ボルトをそれぞれ印加することにより、
メモリセルM1のソースSからドレインDに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルM1のしきい電圧VTHが上昇する。な
お、このデータ書き込み時、消去線33には高電
圧たとえば+20ボルトのパルスを印加するか、あ
るいは+5ボルト、0ボルトの直流電圧を印加し
てもよいし、あるいは開放にしてもよい。
次にこのメモリセルM1からデータを読み出す
場合には、選択線35が選択されてメモリセルM
1のコントロールゲートCGに高レベル信号(+
5ボルト)が印加される。この高レベル信号が印
加された時、しきい電圧VTHが低くなれば、この
メモリセルM1はオンし、一方のデイジツト線3
1からメモリセルM1を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧VTHが高ければ、このメモリ
セルM1はオフとなり電流は流れない。この時、
メモリセルM1を介して電流が流れる状態を論理
“1”レベル、電流が流れない状態を論理“0”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれ他とは絶縁分離されているので、
ここにいつたん注入された電子は通常の使用状態
においては外に逃げることができず、したがつて
データ不揮発性の記憶装置として使用することが
できる。
また一度書き込まれたデータを消去する場合に
は、選択線35およびデイジツト線31それぞれ
を0ボルトに設定し、消去線33に高電圧たとえ
ば+40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルM1の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン(電界放出)が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線33を介して外部に流出される。この結果、こ
のメモリセルM1のしきい電圧VTHは、初期状態
と同様に低い状態に戻る。
このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して1ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
1つのメモリセルを1つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP―
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には+20ボルト、消去時には+
40ボルト、読み出し時には+5ボルトの正極性
の電源があればよく、また+5ボルトの電圧か
ら昇圧回路によつて+20ボルト、+40ボルトを
得るようにすれば電源は+5ボルトの一つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。
ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。
データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。
3層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。
イレースゲート(第1層目の導電体層14)
を構成するポリシリコンによつて配線をするの
ではなく、Alからなる配線層21Cによつて
消去線を配線形成するようにしたので、この消
去線と基板との間の絶縁膜の厚さを比較的厚く
することができ、したがつて消去線に高い電圧
を印加してもリークが発生することはない。
イレースゲートと配線層21Cとを接続する
コンタクトホールは、メモリセル4ビツトに1
箇所設ければよいので、1ビツト当りのコンタ
クト数は1/4であり高集積化が可能である。
データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。
次に第2図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第4図a
ないしeに示すパターン平面図および第5図aな
いしeに示すそれらの―′線に沿う断面図を
用いて説明する。まず、第4図aおよび第5図a
に示すように、P型シリコンからなる半導体基板
11の表面に光触刻法により絶縁膜を1μm成長
させてフイールド絶縁膜13,13′を形成す
る。次に基板11の全面に6000Åの厚みにポリシ
リコンを成長させ、これにPあるいはAsをドー
ピングした後、光触刻法によつて第4図b中実線
で示すように上記1箇所のフイールド絶縁膜13
上に第1層目の導電体層14を形成する。ここで
隣り合うフイールド絶縁膜13′上には上記導電
体層14を形成していない例を示しているが、こ
れは必要に応じて形成してもよい。次に第1層目
の導電体層14形成後、第4図cおよび第5図c
に示すように、熱酸化法によつて500Åの厚さの
酸化膜を成長させて前記ゲート絶縁膜12a〜1
2fおよび絶縁膜16を形成し、さらにこれに続
いてCVD法により5000Åの厚さにポリシリコン
を成長させ、これを光触刻法を適用してフローテ
イングゲートとしての第2層目の導電体層15a
〜15fを形成する。ここで第5図cには、図か
ら明らかなように、フローテイングゲートとなる
導電体層15b,15cのフイールド絶縁膜13
上に延在する一方側の端部のみが絶縁膜16を介
して第1層目の導電体層14と少なくとも一部が
重なり合う例を示した。そして導電体層15b,
15cの他端については導電体層14と重なり合
つていない。フローテイングゲート形成後は、第
4図dおよび第5図dに示すように、熱酸化法に
よつて1000Å〜2000Åの厚さの絶縁膜17を形成
し、その上にポリシリコを堆積形成し、これに光
触刻法を適用したコントロールゲートとなる第3
層目の導電体層18A,18Bを形成すると同時
に第2層目の導電体層15a〜15fをセルフア
ラインにより形成する。次に第4図e中の斜線を
付した領域にPあるいはAsを拡散してドレイン
となるN+型半導体層19A,19B,19Cお
よびソースとなるN+型半導体層19Dそれぞれ
を形成する。さらに第4図eおよび第5図eに示
すように、基板11全体に絶縁膜20およびAl
膜を連続して堆積形成し、このAl膜に光触刻法
を適用して配線層21A,21B,21C,21
Dを形成する。なおこのとき予めコンタクトホー
ル22A,22B,22C,22Dを開孔してお
き、コンタクトホール22A,22B,22Dそ
れぞれによつてN+型半導体層19A,19B,
19Cと配線層21A,21B,21Dそれぞれ
を、コンタクトホール22Cによつて第1層目の
導電体層14と配線層21Cとを接続することに
よりこの半導体記憶装置は完成する。
なおこの発明は上記実施例に限定されるもので
はなく、たとえば第2層目の導電体層15の各右
側端部あるいは各左側端部のみが第1層目の導電
体層14の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層15の両
端部が導電体層14と重なり合うように構成して
もよい。
以上説明したようにこの発明の半導体記憶装置
は、1つのメモリセルを1つのトランジスタで構
成することができしかもデータを電気的に消去す
るとができるため、E2P―ROMに採用すれば極
めて多くの効果を得ることができる。
【図面の簡単な説明】
第1図は従来のE2P―ROMの1つのメモリセ
ル部分の構成図、第2図aないしcはこの発明に
係る半導体記憶装置を示すものであり、第2図a
はパターン平面図、第2図bは同図aの―′
線に沿う構造断面図、第2図cは同図aの―
′線に沿う構造断面図、第3図は第2図に示す
装置の等価回路図、第4図aないしeおよび第5
図aないしeはそれぞれ上記第2図に示す装置を
製造するるための製造方法の一例を説明するため
のもので、第4図aないしeはパターン平面図、
第5図aないしeは第4図aないしeの各―
′線に沿う断面図である。 11…半導体基板、12…ゲート絶縁膜、13
…フイールド絶縁膜、14…第1層目の導電体層
(イレースゲート)、15…第2層目の導電体層
(フローテイングゲート)、16,17,20…絶
縁膜、18…第3層目の導電体層(コントロール
ゲート)、19…N+型半導体層、21…配線層、
22…コンタクトホール、31,32…デイジツ
ト線、33,34…消去線、35,36…選択
線、M1,M2,M3,M4…メモリセル、CG
…コントロールゲート(制御ゲート)、FG…フロ
ーテイングゲート(浮遊ゲート)、EG…イレース
ゲート(消去ゲート)、D…ドレイン、S…ソー
ス。

Claims (1)

    【特許請求の範囲】
  1. 1 第1導電型の半導体基体上に一定の間隔で配
    列して形成された膜厚の薄い複数の第1絶縁膜
    と、上記各第1絶縁膜相互間に形成された膜厚の
    厚い第2絶縁膜と、この第2絶縁膜上にのみ形成
    された第1導電体層と、上記第1絶縁膜上に形成
    されるとともにその端部が絶縁膜を介して上記第
    1導電体層の少なくとも一部と重なり合つた第2
    導電体層と、この第2導電体層を覆うように形成
    され、上記第1導電体層及び第2導電体層と絶縁
    された第3導電体層と、上記各第1絶縁膜のその
    配列方向と交差する方向の両端部付近で基体表面
    に分離して形成された各一対の第2導電型の半導
    体領域とによつて1ビツト分の記憶素子を構成
    し、さらに複数の上記第1導電体層と接続される
    配線層を設け、上記第1導電体層は4ビツト分の
    記憶素子に対して1箇所設けるとともに複数の各
    第1導電体層はそれぞれ1箇所のコンタクトホー
    ルによつて上記配線層と接続するようにしたこと
    を特徴とする半導体記憶装置。
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JPH07120716B2 (ja) * 1985-03-30 1995-12-20 株式会社東芝 半導体記憶装置
CN107293582B (zh) * 2017-07-10 2020-04-24 东南大学 面向物联网的硅基具有热电转换功能的bjt器件

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