JPS6226597B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログ
ラマブルROMメモリセルに好適な半導体記憶装
置に関する。

EP―ROM（Erasable Programable―ROM）
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP―ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE²P―ROM（Electrically Erasable Ｐ―
ROM）と称する）、１つのメモリセルを最低２つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。

このうち第１図は、1980年２月、ISSCCにお
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE²P―ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用でコントロールゲートとフローテ
イングゲートを持つ二重ゲート型のMOSトラン
ジスタ５とが直列接続されている。そして上記一
方のMOSトランジスタ４のゲートは上記選択線
２に接続され、他方のMOSトランジスタ５のコ
ントロールゲートは上記データプログラム線３に
接続される。

このような構成でなる従来のE²P―ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

この発明は上記のような欠点を除去することが
できる半導体記憶装置を提供することを目的とす
る。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｃはこの発明に係る半導体
記憶装置の構成を示すものであり、第２図ａはパ
ターン平面図、第２図ｂは同図ａの―′線に
沿う構造断面図、第２図ｃは同図ａの―′線
に沿う構造断面図である。

第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ〜１２ｆが一定の間隔でXYマトリ
ツクス状に配置形成されている。さらに上記基板
１１の表面には、図中上下方向に隣り合う各箇所
のゲート絶縁膜１２ａと１２ｄ、１２ｂと１２
ｅ、１２ｃと１２ｆを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３，１３′が形
成されている。また上記１箇所のフイールド絶縁
膜１３上には、ＰあるいはAsを含むポリシリコ
ンからなる第１層目の導電体層１４が形成されて
いる。さらに上記各ゲート絶縁膜１２ａ〜１２ｆ
上には、ポリシリコンからなる第２層目の導電体
層１５ａ〜１５ｆそれぞれが互いに分離して形成
されている。そして図中第１層目の導電体層１４
に対して左側に位置している２箇所の第２層目の
導電体層１５ｂ，１５ｅの各右側端部は、絶縁膜
１６を介して上記第１層目の導電体層１４の左側
端部と重なり合つている。また導電体層１４に対
して右側に位置している２箇所の第２層目の導電
体層１５ｃ，１５ｆの各左側端部は、上記絶縁膜
１６を介して導電体層１４の右側端部と重なり合
つている。さらにまた図中左右の方向に隣り合う
第２層目の導電体層１５ａ，１５ｂ，１５ｃ上に
は、これを覆うように絶縁膜１７を介して、これ
ら各導電体層１５ａ，１５ｂ，１５ｃとほぼ同じ
幅に設定されたポリシリコンからなる第３層目の
導電体層１８Ａが形成されると共に、これと同様
に図中左右の方向に隣り合う第２層目の導電体層
１５ｄ，１５ｅ，１５ｆ上には、これを覆うよう
に上記絶縁膜１７を介して、これら各導電体層１
５ｄ，１５ｅ，１５ｆとほぼ同じ幅に設定された
ポリシリコンからなるもう１つの第３層目の導電
体層１８Ｂが形成されている。そしてまた、図中
上下方向に隣り合う２箇所のゲート絶縁膜１２ａ
と１２ｄとの間の基板１１の表面領域にはN⁺型
半導体層１９Ａが形成され、また２箇所のゲート
絶縁膜１２ｂと１２ｅとの間の基板１１の表面領
域にはN⁺型半導体層１９Ｂが、同様に２箇所の
ゲート絶縁膜１２ｃと１２ｅとの間の基板１１の
表面領域にはN⁺型半導体層１９ｃが形成されて
いる。さらに各ゲート絶縁膜１２ａ〜１２ｅに対
して、上記N⁺型半導体層１９Ａ，１９Ｂ，１９
Ｃ形成側とは反対側の基板１１の表面領域には、
連続したN⁺型半導体層１９Ｄが形成されてい
る。また上記第３層目の導電体層１８Ａ，１８Ｂ
上には、絶縁膜２０を介してAlからなる配線層
２１Ａ，２１Ｂ，２１Ｃ，２１Ｄが形成されてい
て、このうち１つの配線層２１Ａと前記N⁺型半
導体層１９Ａとがコンタクトホール２２Ａによつ
て接続され、配線層２１ＢとN⁺型半導体層１９
Ｂとがコンタクトホール２２Ｂによつて接続さ
れ、配線層２１Ｃと前記第１層目の導電体層１４
とがコンタクトホール２２Ｃによつて接続され、
また配線層２１ＤとN⁺型半導体層１９Ｃとがコ
ンタクトホール２２Ｄによつて接続されている。
そして前記N⁺型半導体層１９Ｄは基準電位点た
とえば接地電位点に接続されている。

また第２図ａにおいて記号ABCDを付して示す
破線で囲まれた領域はこの半導体記憶装置の１ビ
ツト分のメモリセルを示し、このメモリセルは第
２層目の導電体層１５をフローテイングゲート
（浮遊ゲート）、第３層目の導電体層１８をコント
ロールゲート（制御ゲート）、第１層目の導電体
層１４をイレースゲート（消去ゲート）、N⁺型半
導体層１９Ｂをドレイン、N⁺型半導体層１９Ｄ
をソースとするMOSトランジスタから構成さ
れ、さらに第２図ｂに示す２ビツト分をみた場
合、上記フローテイングゲートとイレースゲート
はそれぞれ共通であり、イレースゲートに関して
左右対称に構成された一対のMOSトランジスタ
から構成されている。そして上記コントロールゲ
ートは絶縁膜を介して半導体基板１１上に設けら
れ、またフローテイングゲートとイレースゲート
は上記コントロールゲートと基板１１によつて挾
まれた絶縁膜内に並設された構成となつている。
またイレースゲートはフイールド絶縁膜１３上に
形成されているため、各フローテイングゲートと
イレースゲートとの重なり合つている部分はフイ
ールド領域内に存在することになる。さらに第２
図ｂに示すように、上記重なり合つている部分に
おいて、第２層目の導電体層１５すなわちフロー
テイングゲートが、第１層目の導電体層１４すな
わちイレースゲートの上記に位置し、基板１１と
導電体層１４との間の距離が基板１１と導電体層
１５との間の距離よりも短かくなつている。また
第２図ａから明らかなように、前記第１層目の導
電体層１４は４ビツトのメモリセルに対して１箇
所だけ設けられ、この各１箇所の導電体層１４は
１箇所のコンタクトホール２２Ｃで前記配線層２
１Ｃと接続されている。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記配
線層２１Ｂ，２１Ｄからなるデイジツト線、３
３，３４は前記第１層目の導電体層１４と接続さ
れる配線層２１Ｃによつて形成された消去線、３
５，３６は前記第３層目の導電体層１８Ａ，１８
Ｂが延長されて形成された選択線である。またＭ
１〜Ｍ４はメモリセルであり、各メモリセルはコ
ントロールゲートCG、フローテイングゲート
FG、イレースゲートEG、ドレインＤおよびソー
スＳから構成され、メモリセルＭ１，Ｍ２のドレ
インＤは上記一方のデイジツト線３１に、メモリ
セルＭ３，Ｍ４のドレインＤは他方のデイジツト
線３２に、そしてすべてのメモリセルのソースＳ
は接地電位点にそれぞれ接続される。

次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリセルＭ１に注目すると、初期状態
ではこのメモリセルＭ１のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧Ｖ_THは低い状態になつている。

このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧Ｖ_THが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。

次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（＋
５ボルト）が印加される。この高レベル信号が印
加された時、しきい電圧Ｖ_THが低くければ、この
メモリセルＭ１はオンし、一方のデイジツト線３
１からメモリセルＭ１を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧Ｖ_THが高ければ、このメモリ
セルＭ１はオフとなり電流は流れない。この時、
メモリセルＭ１を介して電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれ他とは絶縁分離されているので、
ここにいつたん注入された電子は通常の使用状態
においては外に逃げることができず、したがつて
データ不揮発性の記憶装置として使用することが
できる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に流出される。この結果、こ
のメモリセルＭ１のしきい電圧Ｖ_THは、初期状態
と同様に低い状態に戻る。

このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。

１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP―
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。

データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
40ボルト、読み出し時には＋５ボルトの正極性
の電源があればよく、また＋５ボルトの電圧か
ら昇圧回路によつて＋20ボルト、＋40ボルトを
得るようにすれば電源は＋５ボルトの一つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際のフイールドエミツシヨンを
利用しているので、短時間で消去が可能であ
る。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

イレースゲート（第１層目の導電体層１４）
を構成するポリシリコンによつて配線をするの
ではなく、Alからなる配線層２１Ｃによつて
消去線を配線形成するようにしたので、この消
去線と基板との間の絶縁膜の厚さを比較的厚く
することができ、したがつて消去線に高い電圧
を印加してもリークが発生することはない。

イレースゲートと配線層２１Ｃとを接続する
コンタクトホールは、メモリセル４ビツトに１
箇所設ければよいので、１ビツト当りのコンタ
クト数は1/4であり高集積化が可能である。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。

次に第２図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第４図ａ
ないしｅに示すパターン平面図および第５図ａな
いしｅに示すそれらの―′線に沿う断面図を
用いて説明する。まず、第４図ａおよび第５図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１の表面に光触刻法により絶縁膜を１μｍ成長
させてフイールド絶縁膜１３，１３′を形成す
る。次に基板１１の全面に6000Åの厚みにポリシ
リコンを成長させ、これにＰあるいはAsをドー
ピングした後、光触刻法によつて第４図ｂ中実線
で示すように上記１箇所のフイールド絶縁膜１３
上に第１層目の導電体層１４を形成する。ここで
隣り合うフイールド絶縁膜１３′上には上記導電
体層１４を形成していない例を示しているが、こ
れは必要に応じて形成してもよい。次に第１層目
の導電体層１４形成後、第４図ｃおよび第５図ｃ
に示すように、熱酸化法によつて500Åの厚さの
酸化膜を成長させて前記ゲート絶縁膜１２ａ〜１
２ｆおよび絶縁膜１６を形成し、さらにこれに続
いてCVD法により5000Åの厚さにポリシリコン
を成長させ、これを光触刻法を適用してフローテ
イングゲートとしての第２層目の導電体層１５ａ
〜１５ｆを形成する。ここで第５図ｃには、図か
ら明らかなように、フローテイングゲートとなる
導電体層１５ｂ，１５ｃのフイールド絶縁膜１３
上に延在する一方側の端部のみが絶縁膜１６を介
して第１層目の導電体層１４と少なくとも一部が
重なり合う例を示した。そして導電体層１５ｂ，
１５ｃの他端については導電体層１４と重なり合
つていない。フローテイングゲート形成後は、第
４図ｄおよび第５図ｄに示すように、熱酸化法に
よつて1000Å〜2000Åの厚さの絶縁膜１７を形成
し、その上にポリシリコンを堆積形成し、これに
光触刻法を適用してコントロールゲートとなる第
３層目の導電体層１８Ａ，１８Ｂを形成すると同
時に第２層目の導電体層１５ａ〜１５ｆをセルフ
アラインにより形成する。次に第４図ｅ中の斜線
を付した領域にＰあるいはAsを拡散してドレイ
ンとなるN⁺型半導体層１９Ａ，１９Ｂ，１９Ｃ
およびソースとなるN⁺型半導体層１９Ｄそれぞ
れを形成する。さらに第４図ｅおよび第５図ｅに
示すように、基板１１全体に絶縁膜２０および
Al膜を連続して堆積形成し、このAl膜に光触刻
法を適用して配線層２１Ａ，２１Ｂ，２１Ｃ，２
１Ｄを形成する。なおこのとき予めコンタクトホ
ール２２Ａ，２２Ｂ，２２Ｃ，２２Ｄを開孔して
おき、コンタクトホール２２Ａ，２２Ｂ，２２Ｄ
それぞれによつてN⁺型半導体層１９Ａ，１９
Ｂ，１９Ｃと配線層２１Ａ，２１Ｂ，２１Ｄそれ
ぞれを、コンタクトホール２２Ｃによつて第１層
目の導電体層１４と配線層２１Ｃとを接続するこ
とによりこの半導体記憶装置は完成する。

なおこの発明は上記実施例に限定されるもので
はなく、たとえば第２層目の導電体層１５の各右
側端部あるいは各左側端部のみが第１層目の導電
体層１４の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層１５の両
端部が導電体層１４と重なり合うように構成して
もよい。

以上説明したようにこの発明の半導体記憶装置
は、１つのメモリセルを１つのトランジスタで構
成することができしかもデータを電気的に消去す
ることができるため、E²P―ROMに採用すれば
極めて多くの効果を得ることができる。

【図面の簡単な説明】

第１図は従来のE²P―ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｃはこの発明に
係る半導体記憶装置を示すものであり、第２図ａ
はパターン平面図、第２図ｂは同図ａの―′
線に沿う構造断面図、第２図ｃは同図ａの―
′線に沿う構造断面図、第３図は第２図に示す
装置の等価回路図、第４図ａないしｅおよび第５
図ａないしｅはそれぞれ上記第２図に示す装置を
製造するための製造方法の一例を説明するための
もので、第４図ａないしｅはパターン平面図、第
５図ａないしｅは第４図ａないしｅの各―′
線に沿う断面図である。 １１…半導体基板、１２…ゲート絶縁膜、１３
…フイールド絶縁膜、１４…第１層目の導電体層
（イレースゲート）、１５…第２層目の導電体層
（フローテイングゲート）、１６，１７，２０…絶
縁膜、１８…第３層目の導電体層（コントロール
ゲート）、１９…N⁺型半導体層、２１…配線層、
２２…コンタクトホール、３１，３２…デイジツ
ト線、３３，３４…消去線、３５，３６…選択
線、Ｍ１，Ｍ２，Ｍ３，Ｍ４…メモリセル、CG
…コントロールゲート（制御ゲート）、FG…フロ
ーテイングゲート（浮遊ゲート）、EG…イレース
ゲート（消去ゲート）、Ｄ…ドレイン、Ｓ…ソー
ス。

Claims (1)

【特許請求の範囲】
1. １ 第１導電型の半導体基体と、この基体上に一
   定の間隔で配列形成された膜厚の薄い一対の第１
   絶縁膜と、上記一対の第１絶縁膜相互間に形成さ
   れた膜厚の厚い第２絶縁膜と、上記第２絶縁膜上
   のみに形成された第１導電体層と、上記第１絶縁
   膜上に形成されるとともにその端部が絶縁膜を介
   して上記第１導電体層の少なくとも一部と重なり
   合つた第２導電体層と、上記第２導電体層を覆う
   ように形成され上記第１導電体層及び第２導電体
   層とは絶縁された第３導電体層と、上記各第１絶
   縁膜のその配列方向と交差する方向の両端部付近
   で基体表面に分離して形成された一対の第２導電
   型の半導体領域と、複数の上記第１導電体層と接
   続された配線層とを具備したことを特徴とする半
   導体記憶装置。