JPS623991B2 - - Google Patents
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- JPS623991B2 JPS623991B2 JP55163932A JP16393280A JPS623991B2 JP S623991 B2 JPS623991 B2 JP S623991B2 JP 55163932 A JP55163932 A JP 55163932A JP 16393280 A JP16393280 A JP 16393280A JP S623991 B2 JPS623991 B2 JP S623991B2
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- insulating film
- polycrystalline silicon
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- gate
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明はデータの電気的消去が可能なプログ
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。
EP−ROM(Erasable Programable−ROM)
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの2つになる。このうち紫
外線消去型のEP−ROMは1つのメモリセルを1
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは(これ
を特にE2P−ROM(Electrically Erasable P−
ROM)と称する)、1つのメモリセルを最低2つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの2つになる。このうち紫
外線消去型のEP−ROMは1つのメモリセルを1
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは(これ
を特にE2P−ROM(Electrically Erasable P−
ROM)と称する)、1つのメモリセルを最低2つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。
このうち第1図は、1980年2月、ISSCCにお
いて発表された、1つのメモリセルを2つのトラ
ンジスタで構成した従来のE2P−ROMの1つの
メモリセル部分を示す構成図である。図において
1はデイジツト線、2は選択線、3はデータプロ
グラム線であり、デイジツト線1と接地電位点と
の間には、ビツト選択用のMOSトランジスタ4
とデータ記憶用コントロールゲートとフローテイ
ングゲートを持つ二重ゲート型のMOSトランジ
スタ5とが直列接続されている。そして上記一方
のMOSトランジスタ4のゲートは上記選択線2
に接続され、他方のMOSトランジスタ5のコン
トロールゲートは上記データプログラム線3に接
続される。
いて発表された、1つのメモリセルを2つのトラ
ンジスタで構成した従来のE2P−ROMの1つの
メモリセル部分を示す構成図である。図において
1はデイジツト線、2は選択線、3はデータプロ
グラム線であり、デイジツト線1と接地電位点と
の間には、ビツト選択用のMOSトランジスタ4
とデータ記憶用コントロールゲートとフローテイ
ングゲートを持つ二重ゲート型のMOSトランジ
スタ5とが直列接続されている。そして上記一方
のMOSトランジスタ4のゲートは上記選択線2
に接続され、他方のMOSトランジスタ5のコン
トロールゲートは上記データプログラム線3に接
続される。
このような構成でなる従来のE2P−ROMには
次のような欠点がある。
次のような欠点がある。
第1図から明らかなように、1つのメモリセ
ルを2つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
2倍、集積度は1/2となり、集積化するには不
利である。
ルを2つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
2倍、集積度は1/2となり、集積化するには不
利である。
データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。
ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。
消去するのが困難である。
短時間で全ビツトのデータを消去するのが困
難である。
難である。
5ボルト単一電源でデータを消去することが
不可能である。
不可能である。
この発明は上記のような欠点を除去することが
できる半導体記憶装置を提供することを目的とす
る。
できる半導体記憶装置を提供することを目的とす
る。
以下図面を参照してこの発明の一実施例を説明
する。第2図aないしbはこの発明に係る半導体
記憶装置のメモリセル4ビツト分の構成を示すも
のであり、第2図aはパターン平面図、第2図b
は同図aの−′線に沿う構造断面図、第2図
cは同図aの−′線に沿う構造断面図、第2
図dは同図aの−′線に沿う構造断面図であ
る。
する。第2図aないしbはこの発明に係る半導体
記憶装置のメモリセル4ビツト分の構成を示すも
のであり、第2図aはパターン平面図、第2図b
は同図aの−′線に沿う構造断面図、第2図
cは同図aの−′線に沿う構造断面図、第2
図dは同図aの−′線に沿う構造断面図であ
る。
第2図において11はP型シリコンからなる半
導体基板であり、この基板11の表面にはゲート
絶縁膜12a,12b,12c,12dが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板11の表面には、図中上下方向に
隣り合う各2個所のゲート絶縁膜12aと12
c、12bと12dを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜13が形成されて
いる。またこのフイールド絶縁膜13上には、P
あるいはAsを含むポリシリコンからなる第1層
目の導電体層14が形成されている。さらに上記
各ゲート絶縁膜12a,12b,12c,12d
上には、ポリシリコン(多結晶シリコン)からな
る第2層目の導電体層15a,15b,15c,
15dそれぞれが互いに分離して形成されてい
る。そして図中第1層目の導電体層14に対して
左側に位置している2個所の第2層目の導電体層
15a,15cの各右側端部は、絶縁膜16を介
して上記第1層目の導電体層14の左側端部と重
なり合つている。また導電体層14に対して右側
に位置している2個所の第2層目の導電体層15
b,15dの各左側端部は、上記絶縁膜16を介
して導電体層14の右側端部と重なり合つてい
る。さらにまた図中左右の方向に隣り合う第2層
目の導電体層15a,15b上にはこれを覆うよ
うに絶縁膜17を介して、この両導電体層15
a,15bとほぼ同じ幅に設定されたポリシリコ
ンからなる第3層目の導電体層18Aが形成され
ると共に、これと同様に図中左右の方向に隣り合
う第2層目の導電体層15c,15d上にはこれ
を覆うように、上記絶縁膜17を介して、この両
導電体層15c,15dとほぼ同じ幅に設定され
たポリシリコンからなるもう一つの第3層目の導
電体層18Bが形成されている。そしてまた、図
中上下方向に隣り合う2個所のゲート絶縁膜12
aと12cとの間の基板11の表面領域には、
N+型半導体層19Aが形成され、これと同様に
2個所のゲート絶縁膜12bと12dとの間の基
板11の表面領域には、N+型半導体層19Bが
形成されている。さらに各ゲート絶縁膜12a,
12b,12c,12dに対して、上記N+型半
導体層19Aあるいは19B形成側とは反対側の
基板11の表面領域には、連続したN+型半導体
層19Cが形成されている。また上記第3層目の
導電体層18A,18B上には、絶縁膜20を介
してAlからなる第4層目の導電体層21A,2
1Bが形成されていて、このうち一方の導電体層
21Aと前記N+型半導体層19Aとがコンタク
ト部分22Aによつて接続され、他方の導電体層
21Bと前記N+型半導体層19Bとがもう1つ
のコンタクト部分22Bによつて接続されてい
る。そして前記N+型半導体層19Cは基準電位
点たとえば接地電位点に接続されている。
導体基板であり、この基板11の表面にはゲート
絶縁膜12a,12b,12c,12dが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板11の表面には、図中上下方向に
隣り合う各2個所のゲート絶縁膜12aと12
c、12bと12dを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜13が形成されて
いる。またこのフイールド絶縁膜13上には、P
あるいはAsを含むポリシリコンからなる第1層
目の導電体層14が形成されている。さらに上記
各ゲート絶縁膜12a,12b,12c,12d
上には、ポリシリコン(多結晶シリコン)からな
る第2層目の導電体層15a,15b,15c,
15dそれぞれが互いに分離して形成されてい
る。そして図中第1層目の導電体層14に対して
左側に位置している2個所の第2層目の導電体層
15a,15cの各右側端部は、絶縁膜16を介
して上記第1層目の導電体層14の左側端部と重
なり合つている。また導電体層14に対して右側
に位置している2個所の第2層目の導電体層15
b,15dの各左側端部は、上記絶縁膜16を介
して導電体層14の右側端部と重なり合つてい
る。さらにまた図中左右の方向に隣り合う第2層
目の導電体層15a,15b上にはこれを覆うよ
うに絶縁膜17を介して、この両導電体層15
a,15bとほぼ同じ幅に設定されたポリシリコ
ンからなる第3層目の導電体層18Aが形成され
ると共に、これと同様に図中左右の方向に隣り合
う第2層目の導電体層15c,15d上にはこれ
を覆うように、上記絶縁膜17を介して、この両
導電体層15c,15dとほぼ同じ幅に設定され
たポリシリコンからなるもう一つの第3層目の導
電体層18Bが形成されている。そしてまた、図
中上下方向に隣り合う2個所のゲート絶縁膜12
aと12cとの間の基板11の表面領域には、
N+型半導体層19Aが形成され、これと同様に
2個所のゲート絶縁膜12bと12dとの間の基
板11の表面領域には、N+型半導体層19Bが
形成されている。さらに各ゲート絶縁膜12a,
12b,12c,12dに対して、上記N+型半
導体層19Aあるいは19B形成側とは反対側の
基板11の表面領域には、連続したN+型半導体
層19Cが形成されている。また上記第3層目の
導電体層18A,18B上には、絶縁膜20を介
してAlからなる第4層目の導電体層21A,2
1Bが形成されていて、このうち一方の導電体層
21Aと前記N+型半導体層19Aとがコンタク
ト部分22Aによつて接続され、他方の導電体層
21Bと前記N+型半導体層19Bとがもう1つ
のコンタクト部分22Bによつて接続されてい
る。そして前記N+型半導体層19Cは基準電位
点たとえば接地電位点に接続されている。
また第2図aにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の1
ビツト分のメモリセルを示し、このメモリセルは
第2図bから明らかなように、第2層目の導電体
層15をフローテイングゲート(浮遊ゲート)、
第3層目の導電体層18をコントロールゲート
(制御ゲート)、第1層目の導電体層14をイレー
スゲート(消去ゲート)とするMOSトランジス
タから構成され、さらに第2図bに示す2ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板11上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板11に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
13上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第2図bに示すように、上記重なり合つてい
る部分において、第2層目の導電体層15すなわ
ちフローテイングゲートが、第1層目の導電体層
14すなわちイレースゲートの上部に位置し、基
板11と導電体層14との間の距離が基板11と
導電体層15との間の距離よりも短かくなつてい
る。
破線で囲こまれた領域はこの半導体記憶装置の1
ビツト分のメモリセルを示し、このメモリセルは
第2図bから明らかなように、第2層目の導電体
層15をフローテイングゲート(浮遊ゲート)、
第3層目の導電体層18をコントロールゲート
(制御ゲート)、第1層目の導電体層14をイレー
スゲート(消去ゲート)とするMOSトランジス
タから構成され、さらに第2図bに示す2ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板11上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板11に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
13上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第2図bに示すように、上記重なり合つてい
る部分において、第2層目の導電体層15すなわ
ちフローテイングゲートが、第1層目の導電体層
14すなわちイレースゲートの上部に位置し、基
板11と導電体層14との間の距離が基板11と
導電体層15との間の距離よりも短かくなつてい
る。
第3図は上記第2図に示す半導体記憶装置の等
価回路図である。図において31,32は前記第
4層目の導電体層21A,21Bからなるデイジ
ツト線、33,34は前記第1層目の導電体層1
4が延長されて形成された消去線、35,36は
前記第3層目の導電体層18A,18Bが延長さ
れて形成された選択線である。またM1〜M4は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインDおよびソースSから構成
され、メモリセルM1,M2のドレインDは上記
一方のデイジツト線31に、メモリセルM3,M
4のドレインDは他方のデイジツト線32に、そ
してすべてのメモリセルのソースSは接地電位点
にそれぞれ接続される。
価回路図である。図において31,32は前記第
4層目の導電体層21A,21Bからなるデイジ
ツト線、33,34は前記第1層目の導電体層1
4が延長されて形成された消去線、35,36は
前記第3層目の導電体層18A,18Bが延長さ
れて形成された選択線である。またM1〜M4は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインDおよびソースSから構成
され、メモリセルM1,M2のドレインDは上記
一方のデイジツト線31に、メモリセルM3,M
4のドレインDは他方のデイジツト線32に、そ
してすべてのメモリセルのソースSは接地電位点
にそれぞれ接続される。
次に上記第3図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
3図中のメモリセルM1に注目すると、初期状態
ではこのメモリセルM1のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧VTHは低い状態になつている。
発明の半導体記憶装置の作用を説明する。いま第
3図中のメモリセルM1に注目すると、初期状態
ではこのメモリセルM1のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧VTHは低い状態になつている。
このメモリセルM1にデータを書き込む場合に
は、選択線35に正極性の高電圧たとえば+20ボ
ルトを、デイジツト線31に正極性の高電圧たと
えば+20ボルトをそれぞれ印加することにより、
メモリセルM1のソースSからドレインDに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルM1のしきい電圧VTHが上昇する。なお
このデータ書き込みの時、消去線33には高電圧
たとえば+20ボルトのパルスを印加するか、ある
いは+5ボルト、0ボルトの直流電圧を印加して
もよいし、あるいは開放してもよい。
は、選択線35に正極性の高電圧たとえば+20ボ
ルトを、デイジツト線31に正極性の高電圧たと
えば+20ボルトをそれぞれ印加することにより、
メモリセルM1のソースSからドレインDに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルM1のしきい電圧VTHが上昇する。なお
このデータ書き込みの時、消去線33には高電圧
たとえば+20ボルトのパルスを印加するか、ある
いは+5ボルト、0ボルトの直流電圧を印加して
もよいし、あるいは開放してもよい。
次にこのメモリセルM1からデータを読み出す
場合には、選択線35が選択されてメモリセルM
1のコントロールゲートCGに高レベル信号(+
5ボルト)が印加される。この高レベル信号が印
加された時、しきい電圧VTHが低ければ、このメ
モリセルM1はオンし、一方のデイジツト線31
からメモリセルM1を通り接地電位点に向つて電
流が流れる。一方、上記高レベル信号が印加され
た時、しきい電圧VTHが高ければ、このメモリセ
ルM1はオフとなり電流は流れない。この時、メ
モリセルM1を介して電流が流れる状態を理論
“1”レベル、電流が流れない状態を理論“0”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれ他とは絶縁分離されているので、
ここにいつたん注入された電子は通常の使用状態
においては外に逃げることができず、したがつて
データ不揮発性の記憶装置として使用することが
できる。
場合には、選択線35が選択されてメモリセルM
1のコントロールゲートCGに高レベル信号(+
5ボルト)が印加される。この高レベル信号が印
加された時、しきい電圧VTHが低ければ、このメ
モリセルM1はオンし、一方のデイジツト線31
からメモリセルM1を通り接地電位点に向つて電
流が流れる。一方、上記高レベル信号が印加され
た時、しきい電圧VTHが高ければ、このメモリセ
ルM1はオフとなり電流は流れない。この時、メ
モリセルM1を介して電流が流れる状態を理論
“1”レベル、電流が流れない状態を理論“0”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれ他とは絶縁分離されているので、
ここにいつたん注入された電子は通常の使用状態
においては外に逃げることができず、したがつて
データ不揮発性の記憶装置として使用することが
できる。
また一度書き込まれたデータを消去する場合に
は、選択線35およびデイジツト線31それぞれ
を0ボルトに設定し、消去線33に高電圧たとえ
ば+40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルM1の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン(電界放出)が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線33を介して外部に流出される。この結果、こ
のメモリセルM1のしきい電圧VTHは、初期状態
と同様に低い状態に戻る。
は、選択線35およびデイジツト線31それぞれ
を0ボルトに設定し、消去線33に高電圧たとえ
ば+40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルM1の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン(電界放出)が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線33を介して外部に流出される。この結果、こ
のメモリセルM1のしきい電圧VTHは、初期状態
と同様に低い状態に戻る。
このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して1ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して1ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。
1つのメモリセルを1つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。
データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には+20ボルト、消去時には+
40ボルト、読み出し時には+5ボルトの正極性
の電源があればよく、また+5ボルトの電圧か
ら昇圧回路によつて+20ボルト、+40ボルトを
得るようにすれば電源は+5ボルトの一つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。
一極性の電源で行なうことができる。すなわ
ち、書き込み時には+20ボルト、消去時には+
40ボルト、読み出し時には+5ボルトの正極性
の電源があればよく、また+5ボルトの電圧か
ら昇圧回路によつて+20ボルト、+40ボルトを
得るようにすれば電源は+5ボルトの一つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。
ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。
ード単位、全ビツト単位で同時にデータを消去
することができる。
データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。
用しているので、短時間で消去が可能である。
3層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。
次に第2図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第4図a
ないしeに示すパターン平面図および第5図aな
いしeに示すそれらの−′線に沿う断面図を
用いて説明する。まず第4図aおよび第5図aに
示すように、P型シリコンからなる半導体基板1
1の表面に光触刻法により絶縁膜を1μm成長さ
せてフイールド絶縁膜13,13′を形成し、さ
らに第4図a中の斜線を付した領域にあるPある
いはAsをインプランテーシヨン法あるいは拡散
法によつて拡散し、N型半導体層19C′を形成
する。上記拡散終了後、上記フイールド絶縁膜1
3,13′形成領域以外の領域の基板11表面を
露出させた後、ここに熱酸化法によつて、前記ゲ
ート絶縁膜12を構成するための1000〜2000Åと
比較的膜厚の薄い熱酸化膜23を形成する。次に
基板11の全体に6000Åの厚みのポリシリコン
(多結晶シリコン)を成長させ、これにPあるい
はAsをドーピングした後、光触刻法によつて第
4図bの実線領域に第1層目の導電体層14を形
成する。ここで隣り合うフイールド絶縁膜13′
上には上記第1層目の導電体層14を形成してい
ない例を示しているが、これは必要に応じて形成
してもよい。次に上記第1層目の導電体層形成
後、第4図cおよび第5図cに示すように、熱酸
化法によつて500Åの厚さの絶縁膜16を成長さ
せ、さらにこれに続いてCVD法により500Åの厚
さのポリシリコン膜を成長させ、これを光触刻法
を適用してフローテイングゲートとしての第2層
目の導電体層15a,15b,15c,15dを
形成する。ここで第5図cには、図から明らかな
ようにフローテイングゲートとなる導電体層15
a,15bのフイールド絶縁膜13上に延在する
一方側の端部のみが絶縁膜16を介して第1層目
の導電体層14と少なくとも一部が重なり合う例
を示した。そして導電体層15a,15bの他端
については導電体層14と重なり合つていない。
フローテイングゲート形成後、第4図dおよび第
5図dに示すように、熱酸化法によつて1000〜
2000Åの厚さの絶縁膜17を形成し、その上にポ
リシリコンを堆積形成しこれに光触刻法を適用し
てコントロールゲートとなる第3層目の導電体層
18A,18Bを形成すると同時に第2層目の導
電体層15a,15b,15c,15dをセルフ
アラインにより形成する。次に第4図e中の斜線
を付して領域にPあるいはAsを拡散してN+型半
導体層19A,19B,19Cを形成する。さら
に第4図eおよび第5図eに示すように、基板1
1全体に絶縁膜20およびAl膜を連続して堆積
形成し、このAl膜に光触刻法を適用して第4層
目の導電体層21A,21Bを形成すると共に、
コンタクト部分22A,22Bによつて上記N+
型半導体層19A,19Bそれぞれと接続するこ
とによりこの半導体記憶装置は完成する。
置を製造するための製造方法の一例を、第4図a
ないしeに示すパターン平面図および第5図aな
いしeに示すそれらの−′線に沿う断面図を
用いて説明する。まず第4図aおよび第5図aに
示すように、P型シリコンからなる半導体基板1
1の表面に光触刻法により絶縁膜を1μm成長さ
せてフイールド絶縁膜13,13′を形成し、さ
らに第4図a中の斜線を付した領域にあるPある
いはAsをインプランテーシヨン法あるいは拡散
法によつて拡散し、N型半導体層19C′を形成
する。上記拡散終了後、上記フイールド絶縁膜1
3,13′形成領域以外の領域の基板11表面を
露出させた後、ここに熱酸化法によつて、前記ゲ
ート絶縁膜12を構成するための1000〜2000Åと
比較的膜厚の薄い熱酸化膜23を形成する。次に
基板11の全体に6000Åの厚みのポリシリコン
(多結晶シリコン)を成長させ、これにPあるい
はAsをドーピングした後、光触刻法によつて第
4図bの実線領域に第1層目の導電体層14を形
成する。ここで隣り合うフイールド絶縁膜13′
上には上記第1層目の導電体層14を形成してい
ない例を示しているが、これは必要に応じて形成
してもよい。次に上記第1層目の導電体層形成
後、第4図cおよび第5図cに示すように、熱酸
化法によつて500Åの厚さの絶縁膜16を成長さ
せ、さらにこれに続いてCVD法により500Åの厚
さのポリシリコン膜を成長させ、これを光触刻法
を適用してフローテイングゲートとしての第2層
目の導電体層15a,15b,15c,15dを
形成する。ここで第5図cには、図から明らかな
ようにフローテイングゲートとなる導電体層15
a,15bのフイールド絶縁膜13上に延在する
一方側の端部のみが絶縁膜16を介して第1層目
の導電体層14と少なくとも一部が重なり合う例
を示した。そして導電体層15a,15bの他端
については導電体層14と重なり合つていない。
フローテイングゲート形成後、第4図dおよび第
5図dに示すように、熱酸化法によつて1000〜
2000Åの厚さの絶縁膜17を形成し、その上にポ
リシリコンを堆積形成しこれに光触刻法を適用し
てコントロールゲートとなる第3層目の導電体層
18A,18Bを形成すると同時に第2層目の導
電体層15a,15b,15c,15dをセルフ
アラインにより形成する。次に第4図e中の斜線
を付して領域にPあるいはAsを拡散してN+型半
導体層19A,19B,19Cを形成する。さら
に第4図eおよび第5図eに示すように、基板1
1全体に絶縁膜20およびAl膜を連続して堆積
形成し、このAl膜に光触刻法を適用して第4層
目の導電体層21A,21Bを形成すると共に、
コンタクト部分22A,22Bによつて上記N+
型半導体層19A,19Bそれぞれと接続するこ
とによりこの半導体記憶装置は完成する。
なお、上記の製造方法において、消去ゲートと
なる第1層目の導電体層14と浮遊ゲートとなる
第2層目の導電体層15との間に存在する絶縁膜
16、浮遊ゲートとなる第2層目の導電体層15
と制御ゲートとなる第3層目の導電体層18との
間に存在する絶縁膜17それぞれを、第2層目及
び第3層目の導電体層15,18を構成する多結
晶シリコン層を熱酸化することによつて形成する
ようにしたので、それぞれの絶縁膜を極めて薄く
形成することが可能である。この結果、各層相互
間の容量結合の値を大きくすることができ、書込
み及び消去の特性向上を図ることができる。
なる第1層目の導電体層14と浮遊ゲートとなる
第2層目の導電体層15との間に存在する絶縁膜
16、浮遊ゲートとなる第2層目の導電体層15
と制御ゲートとなる第3層目の導電体層18との
間に存在する絶縁膜17それぞれを、第2層目及
び第3層目の導電体層15,18を構成する多結
晶シリコン層を熱酸化することによつて形成する
ようにしたので、それぞれの絶縁膜を極めて薄く
形成することが可能である。この結果、各層相互
間の容量結合の値を大きくすることができ、書込
み及び消去の特性向上を図ることができる。
なおこの発明は上記実施例に限定されるもので
はなく、たとえば第2層目の導電体層15の各右
側端部あるいは各左側端部のみが第1層目の導電
体層14の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層15の各
両端部で重なり合うように構成してもよい。また
第1層目の導電体層14および第2層目の導電体
層15は共にポリシリコンによつて構成する場合
について説明したが、これはモリブデンを用いて
もよい。
はなく、たとえば第2層目の導電体層15の各右
側端部あるいは各左側端部のみが第1層目の導電
体層14の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層15の各
両端部で重なり合うように構成してもよい。また
第1層目の導電体層14および第2層目の導電体
層15は共にポリシリコンによつて構成する場合
について説明したが、これはモリブデンを用いて
もよい。
以上説明したようにこの発明の半導体記憶装置
は、1つのメモリセルを1つのトランジスタで構
成することができしかもデータを電気的に消去す
ることができるため、E2P−ROMに採用すれば
極めて多くの効果を得ることができる。
は、1つのメモリセルを1つのトランジスタで構
成することができしかもデータを電気的に消去す
ることができるため、E2P−ROMに採用すれば
極めて多くの効果を得ることができる。
第1図は従来のE2P−ROMの1つのメモリセ
ル部分の構成図、第2図aないしdはこの発明に
係る半導体記憶装置を示すものであり、第2図a
はパターン平面図、第2図bは同図aの−′
線に沿う構造断面図、第2図cは同図aの−
′線に沿う構造断面図、第2図dは同図aの
−′線に沿う構造断面図、第3図は第2図に示
す装置の等価回路図、第4図aないしeおよび第
5図aないしeはそれぞれ上記第2図に示す装置
を製造するための製造方法の一例を説明するため
のもので、第4図aないしeはパターン平面図、
第5図aないしeは第4図aないしeの各−
′線に沿う断面図である。 11……半導体基板、12……ゲート絶縁膜、
13……フイールド絶縁膜、14……第1層目の
導電体層(イレースゲート)、15……第2層目
の導電体層(フローテイングゲート)、16,1
7,20……絶縁膜、18……第3層目の導電体
層(コントロールゲート)、19……N+型半導体
層、21……第4層目の導電体層、22……コン
タクト部分、23……熱酸化膜、31,32……
デイジツト線、33,34……消去線、35,3
6……選択線、M1,M2,M3,M4……メモ
リセル、CG……コントロールゲート(制御ゲー
ト)、FG……フローテイングゲート(浮遊ゲー
ト)、EG……イレースゲート(消去ゲート)、D
……ドレイン、S……ソース。
ル部分の構成図、第2図aないしdはこの発明に
係る半導体記憶装置を示すものであり、第2図a
はパターン平面図、第2図bは同図aの−′
線に沿う構造断面図、第2図cは同図aの−
′線に沿う構造断面図、第2図dは同図aの
−′線に沿う構造断面図、第3図は第2図に示
す装置の等価回路図、第4図aないしeおよび第
5図aないしeはそれぞれ上記第2図に示す装置
を製造するための製造方法の一例を説明するため
のもので、第4図aないしeはパターン平面図、
第5図aないしeは第4図aないしeの各−
′線に沿う断面図である。 11……半導体基板、12……ゲート絶縁膜、
13……フイールド絶縁膜、14……第1層目の
導電体層(イレースゲート)、15……第2層目
の導電体層(フローテイングゲート)、16,1
7,20……絶縁膜、18……第3層目の導電体
層(コントロールゲート)、19……N+型半導体
層、21……第4層目の導電体層、22……コン
タクト部分、23……熱酸化膜、31,32……
デイジツト線、33,34……消去線、35,3
6……選択線、M1,M2,M3,M4……メモ
リセル、CG……コントロールゲート(制御ゲー
ト)、FG……フローテイングゲート(浮遊ゲー
ト)、EG……イレースゲート(消去ゲート)、D
……ドレイン、S……ソース。
Claims (1)
- 1 第1導電型の半導体基体上の所定領域に膜厚
の厚い第1絶縁膜を選択的に形成し、上記第1絶
縁膜形成領域以外の基体の所定領域に不純物を拡
散して第2導電型の半導体層を形成し、上記第1
絶縁膜形成領域以外の基体上に熱酸化法によつて
膜厚の薄い第2絶縁膜を形成し、全面に多結晶シ
リコン層を形成した後に上記第1絶縁膜上にこの
多結晶シリコン層を残して第1多結晶シリコン層
を形成し、熱酸化法によつて上記第1多結晶シリ
コン層の表面を含む基体の表面に第3絶縁膜を形
成し、全面に多結晶シリコン層を形成した後に光
触刻法によつて上記第1絶縁膜形成領域および上
記第2導電型の半導体層形成領域以外の基体の所
定領域上にこの多結晶シリコン層を残してその端
部が上記第3絶縁膜を介して上記第1多結晶シリ
コン層の少なくとも一部に重なり合うように第2
多結晶シリコン層を形成し、熱酸化法によつて上
記第2多結晶シリコン層の表面を含む基体の表面
に第4絶縁膜を形成し、この上に上記第2多結晶
シリコン層を覆うように第1導電体層を形成し、
上記第1多結晶シリコン層によつて消去ゲート、
上記第2多結晶シリコン層によつて浮遊ゲート、
上記第1導電体層によつて制御ゲートそれぞれを
構成するようにしたことを特徴とする半導体記憶
装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55163932A JPS5787164A (en) | 1980-11-20 | 1980-11-20 | Manufacture of semiconductor memory storage |
DE8181305349T DE3175125D1 (en) | 1980-11-20 | 1981-11-11 | Semiconductor memory device and method for manufacturing the same |
EP81305349A EP0052982B1 (en) | 1980-11-20 | 1981-11-11 | Semiconductor memory device and method for manufacturing the same |
US06/321,322 US4803529A (en) | 1980-11-20 | 1981-11-13 | Electrically erasable and electrically programmable read only memory |
US07/193,079 US4910565A (en) | 1980-11-20 | 1988-05-12 | Electrically erasable and electrically programmable read-only memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55163932A JPS5787164A (en) | 1980-11-20 | 1980-11-20 | Manufacture of semiconductor memory storage |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5787164A JPS5787164A (en) | 1982-05-31 |
JPS623991B2 true JPS623991B2 (ja) | 1987-01-28 |
Family
ID=15783558
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55163932A Granted JPS5787164A (en) | 1980-11-20 | 1980-11-20 | Manufacture of semiconductor memory storage |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5787164A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52106275A (en) * | 1976-03-03 | 1977-09-06 | Nec Corp | Floating type nonvoltile semiconductor memory element |
JPS5513901A (en) * | 1978-07-17 | 1980-01-31 | Hitachi Ltd | Fixed memory of semiconductor |
-
1980
- 1980-11-20 JP JP55163932A patent/JPS5787164A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52106275A (en) * | 1976-03-03 | 1977-09-06 | Nec Corp | Floating type nonvoltile semiconductor memory element |
JPS5513901A (en) * | 1978-07-17 | 1980-01-31 | Hitachi Ltd | Fixed memory of semiconductor |
Also Published As
Publication number | Publication date |
---|---|
JPS5787164A (en) | 1982-05-31 |
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