JPS623991B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログ
ラマブルROMのメモリセルに好適な半導体記憶
装置に関する。

EP−ROM（Erasable Programable−ROM）
は製造後にデータの書込みあるいは消去が可能で
あり、これを大きく別けると紫外線消去型のもの
と電気的消去型のものの２つになる。このうち紫
外線消去型のEP−ROMは１つのメモリセルを１
つのトランジスタで構成することができるために
高集積化が可能であり、現在までに32Kビツトお
よび64Kビツトの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫
外線を通すパツケージを必要とするため、価格が
高価となる。一方、電気的消去型のものは（これ
を特にE²P−ROM（Electrically Erasable Ｐ−
ROM）と称する）、１つのメモリセルを最低２つ
のトランジスタで構成するために、集積度をあま
り高くすることはできず、現在までに16Kビツト
の集積度を持つものまでしか発表されていない。
しかしこの電気的消去型のものはパツケージとし
て安価なプラスチツクが使用可能なため、製造コ
ストを低くすることができるという利点をもつて
いる。

このうち第１図は、1980年２月、ISSCCにお
いて発表された、１つのメモリセルを２つのトラ
ンジスタで構成した従来のE²P−ROMの１つの
メモリセル部分を示す構成図である。図において
１はデイジツト線、２は選択線、３はデータプロ
グラム線であり、デイジツト線１と接地電位点と
の間には、ビツト選択用のMOSトランジスタ４
とデータ記憶用コントロールゲートとフローテイ
ングゲートを持つ二重ゲート型のMOSトランジ
スタ５とが直列接続されている。そして上記一方
のMOSトランジスタ４のゲートは上記選択線２
に接続され、他方のMOSトランジスタ５のコン
トロールゲートは上記データプログラム線３に接
続される。

このような構成でなる従来のE²P−ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

この発明は上記のような欠点を除去することが
できる半導体記憶装置を提供することを目的とす
る。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｂはこの発明に係る半導体
記憶装置のメモリセル４ビツト分の構成を示すも
のであり、第２図ａはパターン平面図、第２図ｂ
は同図ａの−′線に沿う構造断面図、第２図
ｃは同図ａの−′線に沿う構造断面図、第２
図ｄは同図ａの−′線に沿う構造断面図であ
る。

第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、図中上下方向に
隣り合う各２個所のゲート絶縁膜１２ａと１２
ｃ、１２ｂと１２ｄを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３が形成されて
いる。またこのフイールド絶縁膜１３上には、Ｐ
あるいはAsを含むポリシリコンからなる第１層
目の導電体層１４が形成されている。さらに上記
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
上には、ポリシリコン（多結晶シリコン）からな
る第２層目の導電体層１５ａ，１５ｂ，１５ｃ，
１５ｄそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１４に対して
左側に位置している２個所の第２層目の導電体層
１５ａ，１５ｃの各右側端部は、絶縁膜１６を介
して上記第１層目の導電体層１４の左側端部と重
なり合つている。また導電体層１４に対して右側
に位置している２個所の第２層目の導電体層１５
ｂ，１５ｄの各左側端部は、上記絶縁膜１６を介
して導電体層１４の右側端部と重なり合つてい
る。さらにまた図中左右の方向に隣り合う第２層
目の導電体層１５ａ，１５ｂ上にはこれを覆うよ
うに絶縁膜１７を介して、この両導電体層１５
ａ，１５ｂとほぼ同じ幅に設定されたポリシリコ
ンからなる第３層目の導電体層１８Ａが形成され
ると共に、これと同様に図中左右の方向に隣り合
う第２層目の導電体層１５ｃ，１５ｄ上にはこれ
を覆うように、上記絶縁膜１７を介して、この両
導電体層１５ｃ，１５ｄとほぼ同じ幅に設定され
たポリシリコンからなるもう一つの第３層目の導
電体層１８Ｂが形成されている。そしてまた、図
中上下方向に隣り合う２個所のゲート絶縁膜１２
ａと１２ｃとの間の基板１１の表面領域には、
N⁺型半導体層１９Ａが形成され、これと同様に
２個所のゲート絶縁膜１２ｂと１２ｄとの間の基
板１１の表面領域には、N⁺型半導体層１９Ｂが
形成されている。さらに各ゲート絶縁膜１２ａ，
１２ｂ，１２ｃ，１２ｄに対して、上記N⁺型半
導体層１９Ａあるいは１９Ｂ形成側とは反対側の
基板１１の表面領域には、連続したN⁺型半導体
層１９Ｃが形成されている。また上記第３層目の
導電体層１８Ａ，１８Ｂ上には、絶縁膜２０を介
してAlからなる第４層目の導電体層２１Ａ，２
１Ｂが形成されていて、このうち一方の導電体層
２１Ａと前記N⁺型半導体層１９Ａとがコンタク
ト部分２２Ａによつて接続され、他方の導電体層
２１Ｂと前記N⁺型半導体層１９Ｂとがもう１つ
のコンタクト部分２２Ｂによつて接続されてい
る。そして前記N⁺型半導体層１９Ｃは基準電位
点たとえば接地電位点に接続されている。

また第２図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリセルを示し、このメモリセルは
第２図ｂから明らかなように、第２層目の導電体
層１５をフローテイングゲート（浮遊ゲート）、
第３層目の導電体層１８をコントロールゲート
（制御ゲート）、第１層目の導電体層１４をイレー
スゲート（消去ゲート）とするMOSトランジス
タから構成され、さらに第２図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板１１に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
１３上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第２図ｂに示すように、上記重なり合つてい
る部分において、第２層目の導電体層１５すなわ
ちフローテイングゲートが、第１層目の導電体層
１４すなわちイレースゲートの上部に位置し、基
板１１と導電体層１４との間の距離が基板１１と
導電体層１５との間の距離よりも短かくなつてい
る。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線である。またＭ１〜Ｍ４は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
され、メモリセルＭ１，Ｍ２のドレインＤは上記
一方のデイジツト線３１に、メモリセルＭ３，Ｍ
４のドレインＤは他方のデイジツト線３２に、そ
してすべてのメモリセルのソースＳは接地電位点
にそれぞれ接続される。

次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリセルＭ１に注目すると、初期状態
ではこのメモリセルＭ１のフローテイングゲート
FGには電子が注入されておらず、そのしきい電
圧Ｖ_THは低い状態になつている。

このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧Ｖ_THが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放してもよい。

次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（＋
５ボルト）が印加される。この高レベル信号が印
加された時、しきい電圧Ｖ_THが低ければ、このメ
モリセルＭ１はオンし、一方のデイジツト線３１
からメモリセルＭ１を通り接地電位点に向つて電
流が流れる。一方、上記高レベル信号が印加され
た時、しきい電圧Ｖ_THが高ければ、このメモリセ
ルＭ１はオフとなり電流は流れない。この時、メ
モリセルＭ１を介して電流が流れる状態を理論
“１”レベル、電流が流れない状態を理論“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲こまれ他とは絶縁分離されているので、
ここにいつたん注入された電子は通常の使用状態
においては外に逃げることができず、したがつて
データ不揮発性の記憶装置として使用することが
できる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリセルＭ１の
フローテイングゲートFGとイレースゲートEGと
の間にフイールドエミツシヨン（電界放出）が生
じて、いままでフローテイングゲートFGに蓄積
されていた電子がイレースゲートEGおよび消去
線３３を介して外部に流出される。この結果、こ
のメモリセルＭ１のしきい電圧Ｖ_THは、初期状態
と同様に低い状態に戻る。

このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。

１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。

データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
40ボルト、読み出し時には＋５ボルトの正極性
の電源があればよく、また＋５ボルトの電圧か
ら昇圧回路によつて＋20ボルト、＋40ボルトを
得るようにすれば電源は＋５ボルトの一つで済
ませることもできる。したがつて印刷配線板等
に実装した状態でデータの書き込み、消去およ
び読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に第２図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第４図ａ
ないしｅに示すパターン平面図および第５図ａな
いしｅに示すそれらの−′線に沿う断面図を
用いて説明する。まず第４図ａおよび第５図ａに
示すように、Ｐ型シリコンからなる半導体基板１
１の表面に光触刻法により絶縁膜を１μｍ成長さ
せてフイールド絶縁膜１３，１３′を形成し、さ
らに第４図ａ中の斜線を付した領域にあるＰある
いはAsをインプランテーシヨン法あるいは拡散
法によつて拡散し、Ｎ型半導体層１９C′を形成
する。上記拡散終了後、上記フイールド絶縁膜１
３，１３′形成領域以外の領域の基板１１表面を
露出させた後、ここに熱酸化法によつて、前記ゲ
ート絶縁膜１２を構成するための1000〜2000Åと
比較的膜厚の薄い熱酸化膜２３を形成する。次に
基板１１の全体に6000Åの厚みのポリシリコン
（多結晶シリコン）を成長させ、これにＰあるい
はAsをドーピングした後、光触刻法によつて第
４図ｂの実線領域に第１層目の導電体層１４を形
成する。ここで隣り合うフイールド絶縁膜１３′
上には上記第１層目の導電体層１４を形成してい
ない例を示しているが、これは必要に応じて形成
してもよい。次に上記第１層目の導電体層形成
後、第４図ｃおよび第５図ｃに示すように、熱酸
化法によつて500Åの厚さの絶縁膜１６を成長さ
せ、さらにこれに続いてCVD法により500Åの厚
さのポリシリコン膜を成長させ、これを光触刻法
を適用してフローテイングゲートとしての第２層
目の導電体層１５ａ，１５ｂ，１５ｃ，１５ｄを
形成する。ここで第５図ｃには、図から明らかな
ようにフローテイングゲートとなる導電体層１５
ａ，１５ｂのフイールド絶縁膜１３上に延在する
一方側の端部のみが絶縁膜１６を介して第１層目
の導電体層１４と少なくとも一部が重なり合う例
を示した。そして導電体層１５ａ，１５ｂの他端
については導電体層１４と重なり合つていない。
フローテイングゲート形成後、第４図ｄおよび第
５図ｄに示すように、熱酸化法によつて1000〜
2000Åの厚さの絶縁膜１７を形成し、その上にポ
リシリコンを堆積形成しこれに光触刻法を適用し
てコントロールゲートとなる第３層目の導電体層
１８Ａ，１８Ｂを形成すると同時に第２層目の導
電体層１５ａ，１５ｂ，１５ｃ，１５ｄをセルフ
アラインにより形成する。次に第４図ｅ中の斜線
を付して領域にＰあるいはAsを拡散してN⁺型半
導体層１９Ａ，１９Ｂ，１９Ｃを形成する。さら
に第４図ｅおよび第５図ｅに示すように、基板１
１全体に絶縁膜２０およびAl膜を連続して堆積
形成し、このAl膜に光触刻法を適用して第４層
目の導電体層２１Ａ，２１Ｂを形成すると共に、
コンタクト部分２２Ａ，２２Ｂによつて上記N⁺
型半導体層１９Ａ，１９Ｂそれぞれと接続するこ
とによりこの半導体記憶装置は完成する。

なお、上記の製造方法において、消去ゲートと
なる第１層目の導電体層１４と浮遊ゲートとなる
第２層目の導電体層１５との間に存在する絶縁膜
１６、浮遊ゲートとなる第２層目の導電体層１５
と制御ゲートとなる第３層目の導電体層１８との
間に存在する絶縁膜１７それぞれを、第２層目及
び第３層目の導電体層１５，１８を構成する多結
晶シリコン層を熱酸化することによつて形成する
ようにしたので、それぞれの絶縁膜を極めて薄く
形成することが可能である。この結果、各層相互
間の容量結合の値を大きくすることができ、書込
み及び消去の特性向上を図ることができる。

なおこの発明は上記実施例に限定されるもので
はなく、たとえば第２層目の導電体層１５の各右
側端部あるいは各左側端部のみが第１層目の導電
体層１４の少なくとも一部と重なり合つている場
合について説明したが、これは導電体層１５の各
両端部で重なり合うように構成してもよい。また
第１層目の導電体層１４および第２層目の導電体
層１５は共にポリシリコンによつて構成する場合
について説明したが、これはモリブデンを用いて
もよい。

以上説明したようにこの発明の半導体記憶装置
は、１つのメモリセルを１つのトランジスタで構
成することができしかもデータを電気的に消去す
ることができるため、E²P−ROMに採用すれば
極めて多くの効果を得ることができる。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明に
係る半導体記憶装置を示すものであり、第２図ａ
はパターン平面図、第２図ｂは同図ａの−′
線に沿う構造断面図、第２図ｃは同図ａの−
′線に沿う構造断面図、第２図ｄは同図ａの
−′線に沿う構造断面図、第３図は第２図に示
す装置の等価回路図、第４図ａないしｅおよび第
５図ａないしｅはそれぞれ上記第２図に示す装置
を製造するための製造方法の一例を説明するため
のもので、第４図ａないしｅはパターン平面図、
第５図ａないしｅは第４図ａないしｅの各−
′線に沿う断面図である。 １１……半導体基板、１２……ゲート絶縁膜、
１３……フイールド絶縁膜、１４……第１層目の
導電体層（イレースゲート）、１５……第２層目
の導電体層（フローテイングゲート）、１６，１
７，２０……絶縁膜、１８……第３層目の導電体
層（コントロールゲート）、１９……N⁺型半導体
層、２１……第４層目の導電体層、２２……コン
タクト部分、２３……熱酸化膜、３１，３２……
デイジツト線、３３，３４……消去線、３５，３
６……選択線、Ｍ１，Ｍ２，Ｍ３，Ｍ４……メモ
リセル、CG……コントロールゲート（制御ゲー
ト）、FG……フローテイングゲート（浮遊ゲー
ト）、EG……イレースゲート（消去ゲート）、Ｄ
……ドレイン、Ｓ……ソース。

Claims (1)

【特許請求の範囲】
1. １ 第１導電型の半導体基体上の所定領域に膜厚
   の厚い第１絶縁膜を選択的に形成し、上記第１絶
   縁膜形成領域以外の基体の所定領域に不純物を拡
   散して第２導電型の半導体層を形成し、上記第１
   絶縁膜形成領域以外の基体上に熱酸化法によつて
   膜厚の薄い第２絶縁膜を形成し、全面に多結晶シ
   リコン層を形成した後に上記第１絶縁膜上にこの
   多結晶シリコン層を残して第１多結晶シリコン層
   を形成し、熱酸化法によつて上記第１多結晶シリ
   コン層の表面を含む基体の表面に第３絶縁膜を形
   成し、全面に多結晶シリコン層を形成した後に光
   触刻法によつて上記第１絶縁膜形成領域および上
   記第２導電型の半導体層形成領域以外の基体の所
   定領域上にこの多結晶シリコン層を残してその端
   部が上記第３絶縁膜を介して上記第１多結晶シリ
   コン層の少なくとも一部に重なり合うように第２
   多結晶シリコン層を形成し、熱酸化法によつて上
   記第２多結晶シリコン層の表面を含む基体の表面
   に第４絶縁膜を形成し、この上に上記第２多結晶
   シリコン層を覆うように第１導電体層を形成し、
   上記第１多結晶シリコン層によつて消去ゲート、
   上記第２多結晶シリコン層によつて浮遊ゲート、
   上記第１導電体層によつて制御ゲートそれぞれを
   構成するようにしたことを特徴とする半導体記憶
   装置の製造方法。