JPH0150116B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。

EP−ROM（Erasable Programable−ROM）
は製造後にデータの書き込みあるいは消去が可能
であり、これを大きく別けると紫外線消去型のも
のと電気的消去型のものの２つになる。このうち
紫外線消去型のEP−ROMは１つのメモリセルを
１つのトランジスタで構成することができるため
に高集積化が可能であり、現在までに32Kビツト
および64Kビツトの集積度を持つものが開発され
ている。しかしながらこの紫外線消去型のものは
紫外線を通すパツケージを必要とするため、価格
が高価となる。一方、電気的消去型のものは（こ
れを特にE²P−ROM（Electrically Erasable Ｐ
−ROM）と称する）、１つのメモリセルを最低
２つのトランジスタで構成するために、集積度を
あまり高くすることはできず、現在までに16Kビ
ツトの集積度を持つものまでしか発表されていな
い。しかしこの電気的消去型のものはパツケージ
として安価なプラスチツクが使用可能なため、製
造コストを低くすることができるという利点をも
つている。

このうち第１図は、1980年２月、ISSCCにおい
て発表された、１つのメモリセルを２つのトラン
ジスタで構成した従来のE²P−ROMの１つのメ
モリセス部分を示す構成図である。図において１
はデイジツト線、２は選択線、３はデータプログ
ラム線であり、デイジツト線１と接地電位点との
間には、ビツト選択用のMOSトランジスタ４と
データ記憶用でコントロールゲートとフローテイ
ングゲートを持つ二重ゲート型のMOSトランジ
スタ５とが直列接続されている。そして上記一方
のMOSトランジスタ４のゲートは上記選択線２
に接続され、他方のMOSトランジスタ５のコン
トロールゲートは上記データプログラム線３に接
続される。

このような構成でなる従来のE²P−ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリセ
ルを２つのトランジスタによつて構成している
ため、紫外線消去型のものに比較して素子数は
２倍、集積度は1/2となり、集積化するには不
利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電線が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、上記従
来の欠点を除去することができるとともに、特に
データ消去の際に消去され過ぎてデイプレツシヨ
ン型となつたMOSトランジスタが存在してもデ
ータを読み出すことができる半導体記憶装置を提
供することにある。

以下図面を参照してこの発明を説明する。第２
図ａないしｄはこの発明の途中の過程で考えられ
た半導体記憶装置の構成を示すものであり、メモ
リセル４ビツト分が示されている。このうち第２
図ａはパターン平面図、第２図ｂは同図ａの−
′線に沿う構造断面図、第２図ｃは同図ａの
−′線に沿う構造断面図、第２図ｄは同図ａの
−′線に沿う構造断面図である。第２図にお
いて１１はＰ型シリコンからなる半導体基板であ
り、この基板１１の表面にはゲート絶縁膜１２
ａ，１２ｂ，１２ｃ，１２ｄが一定の間隔でXY
マトリクス状に配置形成されている。さらに上記
基板１１の表面には、図中上下方向に隣り合う２
個所のゲート絶縁膜１２ａと１２ｃ、１２ｂと１
２ｄを対とし、このゲート絶縁膜対相互間にはフ
イールド絶縁膜１３が形成されている。またこの
フイールド絶縁膜１３上には、ＰあるいはAsを
含むポリシリコンからなる第１層目の導電体層１
４が形成されている。さらに上記各ゲート絶縁膜
１２ａ，１２ｂ，１２ｃ，１２ｄ上には、ポリシ
リコンからなる第２層目の導電体層１５ａ，１５
ｂ，１５ｃ，１５ｄはそれぞれが互いに分離して
形成されている。そして図中第１層目の導電体層
１４に対して左側に位置している２箇所の第２層
目の導電体層１５ａ，１５ｃの各右側端部は、絶
縁膜１６を介して上記第１層目の導電体層１４の
左側端部と重なり合つている。また導電体層１４
に対して右側に位置している２箇所の第２層目の
導電体層１５ｂ，１５ｄの各左側端部は、上記絶
縁膜１６を介して導電体層１４の右側端部と重な
り合つている。さらにまた図中左右の方向に隣り
合う第２層目の導電体層１５ａ，１５ｂ上にはこ
れを覆うように絶縁膜１７を介して、この両導電
体層１５ａ，１５ｂとほぼ同じ幅に設定されたポ
リシリコンからなる第３層目の導電体層１８Ａが
形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１５ｃ，１５ｄ上
にはこれを覆うように、上記絶縁膜１７を介し
て、この両導電体層１５ｃ，１５ｄとほぼ同じ幅
に設定されたポリシリコンからなるもう一つの第
３層目の導電体層１８Ｂが形成されている。そし
てまた、図中上下方向に隣り合う２箇所のゲート
絶縁膜１２ａと１２ｃとの間の基板１１の表面領
域には、N⁺型半導体層１９Ａが形成され、これ
と同様に２箇所のゲート絶縁膜１２ｂと１２ｄと
の間の基板１１の表面領域には、N⁺型半導体層
１９Ｂが形成されている。さらに各ゲート絶縁膜
１２ａ，１２ｂ，１２ｃ，１２ｄに対して、上記
N⁺型半導体層１９Ａあるいは１９Ｂ形成側とは
反対側の基板１１の表面領域には、連続したN⁺
型半導体層１９Ｃが形成されている。また上記第
３層目の導電体層１８Ａ，１８Ｂ上には、絶縁膜
２０を介してAlからなる第４層目の導電体層２
１Ａ，２１Ｂが形成されていて、このうちの一方
の導電体層２１Ａと前記N⁺型半導体層１９Ａと
がコンタクトホール２２Ａによつて接続され、他
方の導電体層２１Ｂと前記N⁺型半導体層１９Ｂ
とがもう１つのコンタクトホール２２Ｂによつて
接続されている。そして前記N⁺型半導体層１９
Ｃは基準電位点たとえば接地電位点に接続されて
いる。

また第２図ａにおいて記号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
１ビツト分のメモリセルを示し、このメモリセル
は第２図ｂから明らかなように、第２層目の導電
体層１５をフローテイングゲート（浮游ゲート）、
第３層目の導電体層１８をコントロールゲート
（制御ゲート）、第１層目の導電体層１４をイレー
スゲート（消去ゲート）とするMOSトランジス
タから構成され、さらに第２図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１上
に設けられ、またフローテイングゲートとイレー
スゲートは上記コントロールゲートと基板１１に
よつて挾まれた絶縁膜内に並設された構成となつ
ている。またイレースゲートはフイールド絶縁膜
１３上に形成されているため、各フローテイング
ゲートとイレースゲートとの重なり合つている部
分はフイールド領域内に存在することになる。さ
らに第２図ｂに示すように、上記重なり合つてい
る部分において、第２層目の導電体層１５すなわ
ちフローテイングゲートが第１層目の導電体層１
４すなわちイレースゲートの上部に位置し、基板
１１と導電体層１４との間の距離が基板１１と導
電体層１５との間の距離よりも短かくなつてい
る。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線である。またＭ１〜Ｍ４は
メモリセルであり、各メモリセルはコントロール
ゲートCG、フローテイングゲートFG、イレース
ゲートEG、ドレインＤおよびソースＳから構成
され、メモリセルＭ１，Ｍ２のドレインＤは上記
一方のデイジツト線３１に、メモリセルＭ３，Ｍ
４のドレインＤは他方のデイジツト線３２に、そ
してすべてのメモリセルのソースＳは接地電位点
にそれぞれ接続される。

次に上記第３図に示す等価回路を用いて、第２
図に示す半導体記憶装置の作用を説明する。い
ま、第３図中のメモリセルＭ１に注目すると、初
期状態ではこのメモリセルＭ１のフローテイング
ゲートFGには電子が注入されておらず、そのし
きい電圧V_THは低い状態になつている。

このメモリセルＭ１にデータを書き込む場合に
は、選択線３５に正極性の高電圧たとえば＋20ボ
ルトを、デイジツト線３１に正極性の高電圧たと
えば＋20ボルトをそれぞれ印加することにより、
メモリセルＭ１のソースＳからドレインＤに向つ
て熱電子の流れが生じ、ソース・ドレイン間すな
わちチヤネル領域からこの熱電子がフローテイン
グゲートFGに注入される。これによつてこのメ
モリセルＭ１のしきい電圧V_THが上昇する。なお
このデータ書き込みの時、消去線３３には高電圧
たとえば＋20ボルトのパルスを印加するか、ある
いは＋５ボルト、０ボルトの直流電圧を印加して
もよいし、あるいは開放にしてもよい。

次にこのメモリセルＭ１からデータを読み出す
場合には、選択線３５が選択されてメモリセルＭ
１のコントロールゲートCGに高レベル信号（＋
５ボルト）が印加される。この高レベル信号が印
加された時、しきい電圧V_THが低くければ、この
メモリセルＭ１はオンし、一方のデイジツト線３
１からメモリセルＭ１を通り接地電位点に向つて
電流が流れる。一方、上記高レベル信号が印加さ
れた時、しきい電圧V_THが高ければ、このメモリ
セルＭ１はオフとなり電流は流れない。この時、
メモリセルＭ１を介して電流が流れる状態を論理
“１”レベル、電流が流れない状態を論理“０”
レベルとすれば、この装置は記憶装置として使用
することができる。またフローテイングゲート
FGは前記したように、その周囲を絶縁膜によつ
て取り囲まれ他とは絶縁分離されているので、こ
こにいつたん注入された電子は通常の使用状態に
おいては外に逃げることができず、したがつてデ
ータ不揮発性の記憶装置として使用することがで
きる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１をそれぞ
れを０ボルトに設定し、消去線３３に高電圧たと
えば＋40ボルトのパルス電圧を印加する。このよ
うな電圧を印加することにより、メモリセルＭ１
のフローテイングゲートFGとイレースゲートEG
との間にフイールドエミツシヨン（電界放出）が
生じて、いままでフローテイングゲートFGに蓄
積されていた電子がイレースゲートEGおよび消
去線３３を介して外部に排出される。この結果、
このメモリセルＭ１のしきい電圧V_THは、初期状
態と同様に低い状態に戻る。

このように第２図に示す半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリセルを構成するようにし
たので、次のような種々の効果を得ることができ
る。

１つのメモリセルを１つのトランジスタで構
成することができ、しかもデータの電気的消去
が行なえる。したがつて電気的消去型のEP−
ROMとして紫外線消去型と同程度の集積度を
もつものが実現できる。またパツケージとして
安価なプラスチツクのものが使用できるため低
コストである。

データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、書き込み時には＋20ボルト、消去時には＋
５ボルトの正極性の電源があればよく、また＋
５ボルトの電圧から昇圧回路によつて＋20ボル
ト、＋40ボルトを得るようにすれば電源は＋５
ボルトの一つで済ませることもできる。したが
つて印刷配線等に実装した状態でデータの書き
込み、消去および読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に第２図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第４図ａないしｅに示す
パターン平面図および第５図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明する。
まず、第４図ａおよび第５図ａに示すように、Ｐ
型シリコンからなる半導体基板１１の表面に光触
刻法により絶縁膜を1μｍ成長させてフイールド
絶縁膜１３，１３′を形成し、さらに第４図ａ中
の斜線を付した領域にＰあるいはAsをインプラ
ンテーシヨン法あるいは拡散法によつて拡散し、
N⁺型半導体層１９c′を形成する。上記拡散終了
後、上記フイールド絶縁膜１３，１３′形成領域
以外の領域の基板１１表面を露出させた後、ここ
に熱酸化法によつて、前記ゲート絶縁膜１２を構
成するための1000〜2000Åと比較的膜厚の薄い熱
酸化膜２３を形成する。次に基板１１の全体に
6000Åの厚みのポリシリコンを成長させ、これに
ＰあるいはAsをドーピングした後、光触刻法に
よつて第４図ｂの実線領域第１層目の導電体層１
４を形成する。ここで隣り合うフイールド絶縁膜
１３′上には上記第１層目の導電体層１４を形成
していない例を示しているが、これは必要に応じ
て形成してもよい。次に上記第１層目の導電体層
形成後、第４図ｃおよび第５図ｃに示すように、
熱酸化法によつて500Åの厚さの絶縁膜１６を成
長させ、さらにこれに続いてCVD法により5000
Åの厚さのポリシリコン膜を成長させ、これを光
触刻法を適用してフローテイングゲートとしての
第２層目の導電体層１５ａ，１５ｂ，１５ｃ，１
５ｄを形成する。ここで第５図ｃには、図から明
らかなようにフローテイングゲートとなる導電体
層１５ａ，１５ｂのフイールド絶縁膜１３上に延
在する一方側の端部のみが絶縁膜１６を介して第
１層目の導電体層１４と少なくとも一部が重なり
合う例を示した。そして導電体層１５ａ，１５ｂ
の他端については導電体層１４と重なり合つてい
ない。フローテイングゲート形成後、第４図ｄお
よび第５図ｄに示すように、熱酸化法によつて
1000〜2000Åの厚さの絶縁膜１７を形成し、その
上にポリシリコンを堆積形成しこれに光触刻法を
適用してコントロールゲートとなる第３層目の導
電体層１８Ａ，１８Ｂを形成すると同時に第２層
目の導電体層１５ａ，１５ｂ，１５ｃ，１５ｄを
セルフアラインにより形成する。次に第４図ｅ中
の斜線を付した領域にＰあるいはAsを拡散して
N⁺型半導体層１９Ａ，１９Ｂ，１９ｃを形成す
る。さらに第４図ｅおよび第５図ｅに示すよう
に、基板１１全体に絶縁膜２０およびAl膜を連
続して堆積形成し、このAl膜に光触刻法を適用
して第４層目の導電体層２１Ａ，２１Ｂを形成す
ると共に、コンタクトホール２２Ａ，２２Ｂによ
つて上記N⁺型半導体層１９Ａ，１９Ｂそれぞれ
と接続することにより半導体記憶装置は完成す
る。

第６図ａないしｃはこの発明の途中の過程で考
えられた上記第２図とは異なる半導体記憶装置の
構成を示すものであり、第６図ａはパターン平面
図、第６図ｂは同図ａの−′線に沿う構造断
面図、第６図ｃは同図ａの，′線に沿う構造
断面図である。

第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ、
１１２ｂと１１２ｅ、１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶膜１１２ａ〜１１２ｆ上には、ポリシ
リコンからなる第２層目の導電体層１１５ａ〜１
１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｃの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目の
導電体層１１５ｃ，１１５ｆの各左側端部は、上
記絶縁膜１１６を介して導電体層１１４の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第２層目の導電体層１１５ａ，１１
５ｂ，１１５ｃ上には、これを覆うように絶縁膜
１１７を介して、これら各導電体層１１５ａ，１
１５ｂ，１１５ｃとほぼ同じ幅に設定されたポリ
シリコンからなる第３層目の導電体層１１８Ａが
形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｄ，１１５
ｅ，１１５ｆ上には、これを覆うように上記絶縁
膜１１７を介して、これら各導電体層１１５ｄ，
１１５ｅ，１１５ｆとほぼ同じ幅に設定されたポ
リシリコンからなるもう１つの第３層目の導電体
層１１８Ｂが形成されている。そしてまた、図中
上下方向に隣り合う２箇所のゲート絶縁膜１１２
ａと１１２ｄとの間の基板１１１の表面領域には
N⁺型半導体層１１９Ａが形成され、また２箇所
のゲート絶縁膜１１２ｂと１１２ｅとの間の基板
１１１の表面領域にはN⁺型半導体層１１９Ｂが、
同様に２箇所のゲート絶縁膜１１２ｃと１１２ｅ
との間の基板１１１の表面領域にはN⁺型半導体
層１１９Ｃが形成されている。さらに各ゲート絶
縁膜１１２ａ〜１１２ｅに対して、上記N⁺型半
導体層１１９Ａ，１１９Ｂ，１１９Ｃ形成側とは
反対側の基板１１１の表面領域には、連続した
N⁺型半導体層１１９Ｄが形成されている。また
上記第３層目の導電体層１１８Ａ，１１８Ｂ上に
は、絶縁膜１２０を介してAlからなる配線層１
２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが形成さ
れていて、このうち１つの配線層１２１Ａと前記
N⁺型半導体層１１９Ａとがコンタクトホール１
２２Ａによつて接続され、配線層１２１ＢとN⁺
型半導体層１１９Ｂとがコンタクトホール１２２
Ｂによつて接続され、配線層１２１Ｃと前記第１
層目の導電体層１１４とがコンタクトホール１２
２Ｃによつて接続され、また配線層１２１Ｄと
N⁺型半導体層１１９Ｃとがコンタクトホール１
２２Ｄによつて接続されている。そして前記N⁺
型半導体層１１９Ｄは基準電位点たとえば接地電
位点に接続されている。

また第６図ａにおいて記号ABCDを付して示
す破線で囲こまれた領域はこの半導体記憶装置の
１ビツト分のメモリセルを示し、このメモリセル
は第２層目の導電体層１１５をフローテイングゲ
ート（浮游ゲート）、第３層目の導電体層１１８
をコントロールゲート（制御ゲート）、第１層目
の導電体層１１４をイレースゲート（消去ゲー
ト）、N⁺型半導体層１１９Ｂをドレイン、N⁺型
半導体層１１９ＤをソースとするMOSトランジ
スタから構成され、さらに第６図ｂに示す２ビツ
ト分をみた場合、上記コントロールゲートとイレ
ースゲートはそれぞれ共通であり、イレースゲー
トに関して左右対称に構成された一対のMOSト
ランジスタから構成されている。そして上記コン
トロールゲートは絶縁膜を介して半導体基板１１
１上に設けられ、またフローテイングゲートとイ
レースゲートは上記コントロールゲートと基板１
１１によつて挾まれた絶縁膜内に並設された構成
となつている。またイレースゲートはフイールド
絶縁膜１１３上に形成されているため、各フロー
テイングゲートとイレースゲートとの重なり合つ
ている部分はフイールド領域内に存在することに
なる。さらに第６図ｂに示すように、上記重なり
合つている部分において、第２層目の導電体層１
１５すなわちフローテイングゲートが、第１層目
の導電体層１１４すなわちイレースゲートの上記
に位置し、基板１１１と導電体層１１４との間の
距離が基板１１１と導電体層１１５との間の距離
よりも短かくなつている。また第６図ａから明ら
かなように、前記第１層目の導電体層１１４は４
ビツトのメモリセルに対して１箇所だけ設けら
れ、この各１箇所の導電体層１１４は１箇所のコ
ンタクトホール１２２Ｃで前記配線層１２１Ｃと
接続されている。

上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。

また上記第６図に示す半導体記憶装置では前記
第２図に示す半導体記憶装置のもつ〜の効果
の他に、次の〜の効果も得ることができる。

イレースゲート（第１層目の導電体層１４）
を構成するポリシリコンによつて配線をするの
ではなく、Alからなる配線層２１Ｃによつて
消去線を配線形成するようにしたので、この消
去線と基板との間の絶縁膜の厚さを比較的厚く
することができ、したがつて消去線に高い電圧
を印加してもリークが発生することはない。

イレースゲートと配線層２１Ｃとを接続する
コンタクトホールは、メモリセル４ビツトに１
個所設ければよいので、１ビツト当りのコンタ
クト数は1/4であり高集積化が可能である。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。

次に第６図に示す半導体記憶装置を製造するた
めの製造方法の一例を、第７図ａないしｅに示す
パターン平面図および第８図ａないしｅに示すそ
れらの−′線に沿う断面図を用いて説明する。
まず、第７図ａおよび第８図ａに示すように、Ｐ
型シリコンからなる半導体基板１１１の表面に光
触刻法により絶縁膜を1μｍ成長させてフイール
ド絶縁膜１１３，１１３′を形成する。なおこの
とき、フイールド絶縁膜１１３，１１３′間には
膜厚の薄い絶縁膜１２３が形成されている。次に
基板１１１の全面に6000Åの厚みにポリシリコン
を成長させ、これにＰあるいはAsをドーピング
した後、光触刻法によつて第７図ｂ中実線で示す
ように上記１箇所のフイールド絶縁膜１１３上に
第１層目の導電体層１１４を形成する。ここで隣
り合うフイールド絶縁膜１１３′上には上記導電
体層１１４を形成していない例を示しているが、
これは必要に応じて形成してもよい。次に第１層
目の導電体層１１４形成後、第７図ｃおよび第８
図ｃに示すように、熱酸化法によつて500Åの厚
さの酸化膜を成長させて前記ゲート絶縁膜１１２
ａ〜１１２ｆおよび絶縁膜１１６を形成し、さら
にこれに続いてCVD法により5000Åの厚さにポ
リシリコンを成長させ、これを光触刻法を適用し
てフローテイングゲートとしての第２層目の導電
体層１１５ａ〜１１５ｆを形成する。ここで第８
図ｃには、図から明らかなように、フローテイン
グゲートとなる導電体層１１５ｂ，１１５ｃのフ
イールド絶縁膜１１３上に延在する一方側の端部
のみが絶縁膜１１６を介して第１層目の導電体層
１１４と少なくとも一部が重なり合う例を示し
た。そして導電体層１１５ｂ，１１５ｃの他端に
ついては半導体層１１４と重なり合つていない。
フローテイングゲート形成後は、第７図ｄおよび
第８図ｄに示すように、熱酸化法によつて1000Å
〜2000Åの厚さの絶縁膜１１７を形成し、その上
にポリシリコンを堆積形成し、これに光触刻法を
適用してコントロールゲートとなる第３層目の導
電体層１１８Ａ，１１８Ｂを形成すると同時に第
２層目の導電体層１１５ａ〜１１５ｆをセルフア
ラインにより形成する。次に第７図ｅ中の斜線を
付した領域にＰあるいはAsを拡散してドレイン
となるN⁺型半導体層１１９Ａ，１１９Ｂ，１１
９ＣおよびソースとなるN⁺型半導体層１１９Ｄ
それぞれを形成する。さらに第７図ｅおよび第８
図ｅに示すように、基板１１１全体に絶縁膜１２
０およびAl膜を連続して堆積形成し、このAl膜
に光触刻法を適用して配線層１２１Ａ，１２１
Ｂ，１２１Ｃ，１２１Ｄを形成する。なおこのと
き予めコンタクトホール１２２Ａ，１２２Ｂ，１
２２Ｃ，１２２Ｄを開孔しておき、コンタクトホ
ール１２２Ａ，１２２Ｂ，１２２Ｄそれぞれによ
つてN⁺型半導体層１１９Ａ，１１９Ｂ，１１９
Ｃと配線層１２１Ａ，１２１Ｂ，１２１Ｄそれぞ
れを、コンタクトホール１２２Ｃによつて第１層
目の導電体層１１４と配線層１２１Ｃとを接続す
ることによりこの半導体記憶装置は完成する。

ところで前記第３図に示す等価回路において、
データを消去する場合にフローテイングゲート
FGから電子を排出し過ぎると、そのメモリセル
はエンハンスメント型ではなくデイプレツシヨン
型になる。

第９図は一般のMOSトランジスタの特性を示
すもので、横軸にはゲート電圧（第３図ではコン
トロールゲートCGの電圧に相当）V_Gを、縦軸に
は√_D（ただし_Dはドレイン電流）をそれぞれ
とつたものである。第９図中の特性曲線イデータ
の書き込みを行なわないときのものでありエンハ
ンスメント型の特性となつている。また第９図中
の特性曲線ロはこのエンハンスメント型のものに
データの書き込みを行なつてしきい電圧を上昇さ
せた場合のものである。そしてこの特性曲線ロの
ものから正常に消去を行なつた場合には元のエン
ハンスメント型の特性曲線イに戻ることなる。し
かしながら特性曲線ロの状態で消去し、そのフロ
ーテイングゲートFGから電子が過剰に排出され
ると、特性曲線イの状態を通り越してデイプレツ
シヨン型の特性曲線ハに移行してしまう。

ここで第３図において一つのメモリセルたとえ
ばメモリセルＭ１のデータを読み出す場合、デイ
ジツト線３１が選択されてここに高レベル信号が
印加されると共に選択線３５が選択されてここに
高レベル信号が印加され、このときこのメモリセ
ルＭ１に電流が流れるか否かによつてデータが読
み出される。一方、このとき選択線３６は非選択
状態であるため、低レベルに設定されている。そ
して仮にメモリセルＭ２がデイプレツシヨン型に
なつていれば、このメモリセルＭ２は非選択であ
るにもかかわらずオンし、電流が流れるため、選
択されているメモリセルＭ１からのデータの読み
出しは不可能になる。

第１０図ａないしｄはこの発明の第１の実施例
の構成を示すものであり、前記第２図に示す実施
例装置における一つのメモリセルのフローテイン
グゲートFGから過剰に電子を排出してデイプレ
ツシヨン型になつても、データを読み出すことが
できるようにしたものである。このうち第１０図
ａはパターン平面図、第１０図ｂは同図ａの−
線に沿う構造断面図、第１０図ｃは同図ａの
−′線に沿う構造断面図、第１０図ｄは同図ａ
の−′線に沿う構造断面図であり、第２図と
対応する箇所には同じ符号を付している。

この実施例装置が第２図の装置と異なるところ
は、フローテイングゲートを構成する第２層目の
導電体層１５ａ，１５ｂ，１５ｃ，１５ｄの各幅
W₂第１０図ａ中に図示）が、コントロールゲー
トを構成する第３層目の導電体層１８Ａ，１８Ｂ
の各幅W₃（同じく第１０図ａ中に図示）よりも狭
くなつていて、各導電体層１５ａ，１５ｂ，１５
ｃ，１５ｄの一方端部が各導電体層１８Ａ，１８
Ｂの一方端部と重なり合つている。すなわち、第
１０図ｃに示すように各ゲート絶縁膜１２ａ，１
２ｂ，１２ｃ，１２ｄ上において、第２層目の導
電体層１５ａ，１５ｂ，１５ｃ，１５ｄが存在せ
ず第３層目の導電体層１８Ａ，１８Ｂのみが存在
する領域を持つている。

このような構成でなる半導体記憶装置におい
て、第１０図ａ中記号ABCDを付して示す破線
で囲こまれた１ビツト分のメモリセルは第１１図
に示すような等価回路で表わすことができる。す
なわち、このメモリセルは第１０図ｃ中の領域
C_Eをチヤネルとするエンハンスメント型MOSト
ランジスタＴ１と、同じく領域C_Fをチヤネルと
するイレースゲート付の二重ゲート型MOSトラ
ンジスタＴ２とを直列接続した構成となつてい
る。

メモリセルが上記のように構成されていると、
仮にMOSトランジスタＴ２のフローテイングゲ
ートから電子が過剰に排出されたデイプレツシヨ
ン型になつても、第３層目の導電体層１８Ａ，１
８Ｂの電位が０ボルトあるいは接地電位であれば
エンハンスメント型のMOSトランジスタＴ１は
オフするため、非選択のメモリセルに電流が流れ
ることがない。したがつて常にデータの読み出し
が可能である。

第１２図ａないしｅに示すパターン平面図およ
び第１３図ａないしｅに示すそれらの−′線
に沿う断面図は、上記第１０図に示す第１の実施
例装置の製造方法の一例を説明するためのもので
あり、そのほとんどの製造工程は前記第２図に示
す装置の場合と同様であるので、異なる工程のみ
を抽出して説明する。第２層目の導電体層１５
ａ，１５ｂ，１５ｃ，１５ｄ形成後は、第１２図
ｄおよび第１３図ｄに示すように、熱酸化法によ
つて1000〜2000Åの厚さの絶縁膜１７を形成し、
その上にポリシリコンを堆積形成しこれに光触刻
法を適用しその幅W₃が第２層目の導電体層１５
ａ，１５ｂ，１５ｃ，１５ｄの各幅W₂よりも狭
くなるようにしてコントロールゲートとなる第３
層目の導電体層１８Ａ，１８Ｂを形成する。この
とき導電体層１５ａ，１５ｂ，１５ｃ，１５ｄと
導電体層１８Ａ，１８Ｂの一方端部はセルフアラ
インにより重ね合わせるようにする。この後は前
記実施例の場合と同様であるのでその説明は省略
する。

第１４図ａないしｃはこの発明の第２の実施例
に係る半導体記憶装置の構成を示すものであり、
前記第６図の装置に上記第１の実施例装置の手法
を採用したものであり、第６図と対応する箇所に
は同じ符号を付している。

すなわち、この実施例装置でも第２層目の導電
体層１１５ａ，１１５ｂ，１１５ｃ，１１５ｄの
各幅W₂が、コントロールゲートを構成する第３
層目の導電体層１１８Ａ，１１８Ｂの各幅W₃よ
りも狭くなつていて、第１４図ｃに示すように各
ゲート絶縁膜１１２ａ，１１２ｂ，１１２ｃ，１
１２ｄ上において、第２層目の導電体層１１５
ａ，１１５ｂ，１１５ｃ，１１５ｄが存在せず第
３層目の導電体層１１８Ａ，１１８Ｂのみが存在
する領域を持つている。

このような構成でなる半導体記憶装置におい
て、第１４図ａ中記号ABCDを付して示す破線
で囲こまれた１ビツト分のメモリセルの等価回路
は前記第１１図と同様であるため、前記した理由
により、たとえデータ消去時にそのフローテイン
グゲートから電子が過剰に排出されデイプレツシ
ヨン型となつた前記MOSトランジスタＴ２があ
つても、常にデータの読み出しが可能である。

また第１５図ａないしｅのパターン平面図およ
び第１６図ａないしｅのそれらの−′線に沿
う断面図は、上記第１４図に示す第４の実施例装
置の各製造工程を示すものである。

なおこの発明は上記した実施例に限定されるも
のでなく、第１０図および第１４図の各実施例装
置において、第２層目の導電体層１５または１１
５の各右側端部あるいは各左側端部のいずれか一
方のみが第１層目の導電体層１４または１１４の
少なくとも一部と重なり合つている場合について
説明したが、これは各導電体層１５，１１５の両
端部が両側の導電体層１４，１１４と重なり合う
ようにしてもよい。

以上説明したようにこの発明によれば、従来の
欠点を除去することができるとともに、データ消
去の際に消去され過ぎてデイプレツシヨン型とな
つたMOSトランジスタが存在してもデータを読
み出すことができる半導体記憶装置を提供するこ
とができる。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリセ
ル部分の構成図、第２図ａないしｄはこの発明の
途中の過程で考えられた半導体記憶装置の構成を
示すものであり、第２図ａはパターン平面図、第
２図ｂは同図ａの−′線に沿う構造断面図、
第２図ｃは同図ａの−′線に沿う構造断面図、
第２図ｄは同図ａの−′線に沿う構造断面図、
第３図は第２図に示す装置の等価回路図、第４図
ａないしｅおよび第５図ａないしｅはそれぞれ上
記第２図に示す装置を製造するための製造方法の
一例を説明するためのもので、第４図ａないしｅ
はパターン平面図、第５図ａないしｅは第４図ａ
ないしｅの各−′線に沿う断面図、第６図ａ
ないしｃはこの発明の途中で考えられた第２図と
は異なる半導体記憶装置の構成を示すものであ
り、第６図ａはパターン平面図、第６図ｂは同図
ａの−′線に沿う構造断面図、第６図ｃは同
図ａの−′線に沿う構造断面図、第７図ａな
いしｅおよび第８図ａないしｅはそれぞれ上記第
６図に示す装置を製造するための製造方法の一例
を説明するためのもので、第７図ａないしｅはパ
ターン平面図、第８図ａないしｅは第７図ａない
しｅの各−′線に沿う断面図、第９図はMOS
トランジスタの特性曲線図、第１０図ａないしｄ
はこの発明の第１の実施例の構成を示すものであ
り、第１０図ａはパターン平面図、第１０図ｂは
同図ａの−′線に沿う構造断面図、第１０図
ｃは同図ａの−′線に沿う構造断面図、第１
０図ｄは同図ａの−′線に沿う構造断面図、
第１１図は上記第１の実施例装置の一つのメモリ
セルを示す等価回路図、第１２図ａないしｅおよ
び第１３図ａないしｅはそれぞれ上記第１０図に
示す実施例装置を製造するための製造方法の一例
を説明するためのもので、第１２図ａないしｅは
パターン平面図、第１３図ａないしｅは第１２図
ａないしｅの各−′線に沿う断面図、第１４
図ａないしｃはこの発明の第２の実施例の構成を
示すものであり、第１４図ａはパターン平面図、
第１４図ｂは同図ａの−′線に沿う構造断面
図、第１４図ｃは同図ａの−′線に沿う構造
断面図、第１５図ａないしｅおよび第１６図ａい
しｅはそれぞれ上記第１４図に示す装置を製造す
るための製造方法の一例の各工程を示すもので、
第１５図ａないしｅはパターン平面図、第１６図
ａないしｅは１５図ａないしｅの各−′線に
沿う断面図である。 １１，１１１…半導体基板、１２，１１２…ゲ
ート絶縁膜、１３，１１３…フイールド絶縁膜、
１４，１１４…第１層目の導電体層（イレースゲ
ート）、１５，１１５…第２層目の導電体層（フ
ローテイングゲート）、１６，１１６，１７，１
１７，２０，１２０，１２３，２４，１２４…絶
縁膜、１８，１１８…第３層目の導電体層（コン
トロールゲート）、１９，１１９…N⁺型半導体
層、２１…第４層目の導電体層、１２１…配線
層、２２，１２２…コンタクトホール、３１，３
２…デイジツト線、３３，３４…消去線、３５，
３６…選択線、Ｍ１，Ｍ２，Ｍ３，Ｍ４…メモリ
セル、CG…コントロールゲート（制御ゲート）、
FG…フローテイングゲート（浮游ゲート）、EG
…イレースゲート（消去ゲート）、Ｄ…ドレイン、
Ｓ…ソース。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基体と、 この基体上に絶縁膜を介して設けられる制御ゲ
   ートと、 この制御ゲートと上記基体とによつて挟まれた
   上記絶縁膜内に設けられ、少なくとも一部が絶縁
   膜を介して互いに重なり合つた消去ゲート及び浮
   游ゲートと、 ソース及びドレインとを具備し、 上記浮游ゲートは上記制御ゲートの長手方向と
   平行する方向に配設されかつその幅が上記制御ゲ
   ートの幅よりも狭くされており、上記制御ゲート
   の上記浮游ゲートよりも幅広部分を上記ソース、
   ドレイン間のチヤネル領域上に存在させてエンハ
   ンスメント型MOSトランジスタを構成したこと
   を特徴とする半導体記憶装置。