JPS623993B2

JPS623993B2 -

Info

Publication number: JPS623993B2
Application number: JP55172915A
Authority: JP
Inventors: Fujio Masuoka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-12-08
Filing date: 1980-12-08
Publication date: 1987-01-28
Also published as: JPS5798190A

Description

【発明の詳細な説明】この発明はデータの電気的消去が可能なプログ
ラマブルROMに好適な半導体記憶装置に関す
る。

EP−ROM（Erasable Programable−ROM）
は製造後にデータの書き込みあるいは消去が可能
であり、これを大きく別けると紫外線消去型のも
のと電気的消去型のものの２つになる。このうち
紫外線消去型のEP−ROMは１つのメモリーセル
を１つのトランジスタで構成することができるた
めに高集積化が可能であり、現在までに32Kビツ
トおよび64Kビツトの集積度を持つものが開発さ
れている。しかしながらこの紫外線消去型のもの
は紫外線を通すパツケージを必要とするため、価
格が高価となる。一方、電気的消去型のものは
（これを特にE²P−ROM（Electrically Erasable
Ｐ−ROM）と称する）、１つのメモリーセルを最
低２つのトランジスタで構成するために、集積度
をあまり高くすることはできず、現在までに16K
ビツトの集積度を持つものまでしか発表されてい
ない。しかしこの電気的消去型のものはパツケー
ジとして安価なプラスチツクが使用可能なため、
製造コストを低くすることができるという利点を
もつている。

このうち第１図は、1980年２月、ISSCCにお
いて発表された、１つのメモリーセルを２つのト
ランジスタで構成した従来のE²P−ROMの１つ
のメモリーセル部分を示す構成図である。図にお
いて１はデイジツト線、２は選択線、３はデータ
プログラム線であり、デイジツト線１と接地電位
点との間には、ビツト選択用のMOSトランジス
タ４とデータ記憶用でコントロールゲートとフロ
ーテイングゲートを持つ二重ゲート型のMOSト
ランジスタ５とが直列接続されている。そして上
記一方のMOSトランジスタ４のゲートは上記選
択線２に接続され、他方のMOSトランジスタ５
のコントロールゲートは上記データプログラム線
３に接続される。

このような構成でなる従来のE²P−ROMには
次のような欠点がある。

第１図から明らかなように、１つのメモリー
セルを２つのトランジスタによつて構成してい
るため、紫外線消去型のものに比較して素子数
は２倍、集積度は1/2となり、集積化するには
不利である。

データの書込みおよび消去の際に正負両極性
の電圧が必要であり、印刷配線板等に実装した
場合、電気的にデータの書き換えを行なうため
には、正負両極性の電源が必要である。

ワード単位、全ビツト単位で同時にデータを
消去するのが困難である。

短時間で全ビツトのデータを消去するのが困
難である。

５ボルト単一電源でデータを消去することが
不可能である。

本発明は上記実情に鑑みてなされたもので、上
記のような欠点を除去できるものでありながら、
データ消去を良好に行なうことができる半導体記
憶装置を提供しようとするものである。

以下図面を参照してこの発明の一実施例を説明
する。第２図ａないしｄはこの発明の第１の実施
例のメモリーセルの構成を示すものであり、メモ
リーセル４ビツト分のみが示されている。このう
ち第２図ａはパターン平面図、第２図ｂは同図ａ
の−′線に沿う構造断面図、第２図ｃは同図
ａの−′線に沿う構造断面図、第２図ｄは同
図ａの−′線に沿う構造断面図である。

第２図において１１はＰ型シリコンからなる半
導体基板であり、この基板１１の表面にはゲート
絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄが一定の
間隔でXYマトリクス状に配置形成されている。
さらに上記基板１１の表面には、図中上下方向に
隣り合う各２箇所のゲート絶縁膜１２ａと１２
ｃ、１２ｂと１２ｄを対とし、このゲート絶縁膜
対相互間にはフイールド絶縁膜１３が形成されて
いる。またこのフイールド絶縁膜１３上には、Ｐ
あるいはAsを含むポリシコンからなる第１層目
の導電体層１４が形成されている。さらに上記各
ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ上
にはポリシリコンからなる第２層目の導電体層１
５ａ，１５ｂ，１５ｃ，１５ｄそれぞれが互いに
分離して形成されている。そして図中第１層目の
導電体層１４に対して左側に位置している２箇所
の第２層目の導電体層１５ａ，１５ｃの各右側端
部は、絶縁膜１６を介して上記第１層目の導電体
層１４の左側端部と重なり合つている。また導電
体層１４に対して右側に位置している２箇所の第
２層目の導電体層１５ｂ，１５ｄの各左側端部
は、上記絶縁膜１６を介して導電体層１４の右側
端部と重なり合つている。さらにまた図中左右の
方向に隣り合う第２層目の導電体層１５ａ，１５
ｂ上には、これを覆うように絶縁膜１７を介し
て、この両導電体層１５ａ，１５ｂとほぼ同じ幅
に設定されたポリシリコンからなる第３層目の導
電体層１８Ａが形成されると共に、これと同様に
図中左右の方向に隣り合う第２層目の導電体層１
５ｃ，１５ｄ上にはこれを覆うように、上記絶縁
膜１７を介して、この両導電体層１５ｃ，１５ｄ
とほぼ同じ幅に設定されたポリシリコンからなる
もう１つの第３層目の導電体層１８Ｂが形成され
ている。そしてまた、図中上下方向に隣り合う２
箇所のゲート絶縁膜１２ａと１２ｃとの間の基板
１１の表面領域には、N⁺型半導体層１９Ａが形
成され、これと同様に２箇所のゲート絶縁膜１２
ｂと１２ｄとの間の基板１１の表面領域には、
N⁺型半導体層１９Ｂが形成されている。さらに
各ゲート絶縁膜１２ａ，１２ｂ，１２ｃ，１２ｄ
に対して、上記N⁺型半導体層１９Ａあるいは１
９Ｂ形成側とは反対側の基板１１の表面領域に
は、連続したN⁺型半導体層１９Ｃが形成されて
いる。また上記第３層目の導電体層１８Ａ，１８
Ｂ上には、絶縁膜２０を介してAlからなる第４
層目の導電体層２１Ａ，２１Ｂが形成されてい
て、このうち一方の導電体層２１Ａと前記N⁺型
半導体層１９Ａとがコンタクトホール２２Ａによ
つて接続され、他方の導電体層２１Ｂと前記N⁺
型半導体層１９Ｂとがもう１つのコンタクトホー
ル２２Ｂによつて接続されている。そして前記
N⁺型半導体層１９Ｃは基準電位点たとえば接地
電位点に接続されている。

また第２図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリーセルを示し、このメモリーセ
ルは第２図ｂから明らかなように、第２層目の導
電体層１５をフローテイングゲート（浮遊ゲー
ト）、第３層目の導電体層１８をコントロールゲ
ート（制御ゲート）、第１層目の導電体層１４を
イレースゲート（消去ゲート）、N⁺型半導体層１
９Ａをドレイン、N⁺型半導体層１９Ｃをソース
とするROMトランジスタから構成され、さらに
第２図ｂに示す２ビツト分をみた場合、上記コン
トロールゲートとイレースゲートはそれぞれ共通
であり、イレースゲートに関して左右対称に構成
された一対のMOSトランジスタから構成されて
いる。そして上記コントロールゲートは絶縁膜を
介して半導体基板１１上に設けられ、またフロー
テイングゲートとイレースゲートは上記コントロ
ールゲートと基板１１によつて挾まれた絶縁膜内
に並設された構成となつている。またイレースゲ
ートはフイールド絶縁膜１３上に形成されている
ため、各フローテイングゲートとイレースゲート
との重なり合つている部分はフイールド領域内に
存在することになる。さらに第２図ｂに示すよう
に、上記重なり合つている部分において、第２層
目の導電体層１５すなわちフローテイングゲート
が、第１層目の導電体層１４すなわちイレースゲ
ートの上部に位置し、基板１１と導電体層１４と
の間の距離が基板１１と導電体層１５との間の距
離よりも短かくなつている。

第３図は上記第２図に示す半導体記憶装置の等
価回路図である。図において３１，３２は前記第
４層目の導電体層２１Ａ，２１Ｂからなるデイジ
ツト線、３３，３４は前記第１層目の導電体層１
４が延長されて形成された消去線、３５，３６は
前記第３層目の導電体層１８Ａ，１８Ｂが延長さ
れて形成された選択線（行線）である。またＭ１
〜Ｍ４はメモリーセルであり、各メモリーセルは
コントロールゲートCG、フローテイングゲート
FG、イレースゲートEG、ドレインＤおよびソー
スＳから構成され、メモリーセルＭ１，Ｍ２のド
レインＤは上記一方のデイジツト線３１に、メモ
リーセルＭ３，Ｍ４のドレインＤは他方のデイジ
ツト線３２に、そしてすべてのメモリーセルのソ
ースＳは接地電位点にそれぞれ接続される。

次に上記第３図に示す等価回路を用いて、この
発明の半導体記憶装置の作用を説明する。いま第
３図中のメモリーセルＭ１に注目すると、初期状
態ではこのメモリーセルＭ１のフローテイングゲ
ートFGには電子が注入されておらず、そのしき
い電圧Ｖ_THは低い状態になつている。

このメモリーセルＭ１にデータを書き込む場合
には、選択線３５に正極性の高電圧たとえば＋20
ボルトを、デイジツト線３１に正極性の高電圧た
とえば＋20ボルトをそれぞれ印加することによ
り、メモリーセルＭ１のソースＳからドレインＤ
に向つて熱電子の流れが生じ、ソース・ドレイン
間すなわちチヤネル領域からこの熱電子がフロー
テイングゲートFGに注入される。これによつて
このメモリーセルＭ１のしきい電圧Ｖ_THが上昇す
る。なおこのデータ書き込み時、消去線３３には
高電圧たとえば＋20ボルトのパルスを印加する
か、あるいは＋５ボルト、０ボルトの直流電圧を
印加してもよいし、あるいは開放にしてもよい。

次にこのメモリーセルＭ１からデータを読み出
す場合には、選択線３５が選択されてメモリーセ
ルＭ１のコントロールゲートCGに高レベル信号
（＋５ボルト）が印加される。この高レベル信号
が印加された時、しきい電圧Ｖ_THが低くければ、
このメモリーセルＭ１はオンし、一方のデイジツ
ト線３１からメモリーセルＭ１を通り接地電位点
に向つて電流が流れる。一方、上記高レベル信号
が印加された時、しきい電圧Ｖ_THが高ければ、こ
のメモリーセルＭ１はオフとなり電流は流れな
い。この時、メモリーセルＭ１を介して電流が流
れる状態を論理“１”レベル、電流が流れない状
態を論理“０”レベルとすれば、この装置は記憶
装置として使用することができる。またフローテ
イングゲートFGは前記したように、その周囲を
絶縁膜によつて取り囲こまれ他とは絶縁分離され
ているので、ここにいつたん注入された電子は通
常の使用状態においては外に逃げることができ
ず、したがつてデータ不揮発性の記憶装置として
使用することができる。

また一度書き込まれたデータを消去する場合に
は、選択線３５およびデイジツト線３１それぞれ
を０ボルトに設定し、消去線３３に高電圧たとえ
ば＋40ボルトのパルス電圧を印加する。このよう
な電圧を印加することにより、メモリーセルＭ１
のフローテイングゲートFGとイレースゲートEG
との間にフイールドエミツシヨン（電界放出）が
生じて、いままでフローテイングゲートFGに蓄
積されていた電子がイレースゲートEGおよび消
去線３３を介して外部に流出される。この結果、
このメモリーセルＭ１のしきい電圧Ｖ_THは、初期
状態と同様に低い状態に戻る。

このように上記実施例の半導体記憶装置では、
通常の二重ゲート型のMOSトランジスタのフロ
ーテイングゲートに対してイレースゲートを並設
して１ビツト分のメモリーセルを構成するように
したので、次のような種々の効果を得ることがで
きる。

１つのメモリーセルを１つのトランジスタで
構成することができ、しかもデータの電気的消
去が行なえる。したがつて電気的消去型のEP
−ROMとして紫外線消去型と同程度の集積度
をもつものが実現できる。またパツケージとし
て安価なプラスチツクのものが使用できるため
低コストである。

データの書き込み、消去および読み出しを単
一極性の電源で行なうことができる。すなわ
ち、例えば書き込み時には＋20ボルト、消去時
には＋40ボルト、読み出し時には＋５ボルトの
正極性の電源があればよく、また＋５ボルトの
電圧から昇圧回路によつて＋20ボルト、＋40ボ
ルトを得るようにすれば電源は＋５ボルトの一
つで済ませることもできる。したがつて印刷配
線板等に実装した状態でデータの書き込み、消
去および読み出しが可能である。

ビツト選択用のトランジスタがないので、ワ
ード単位、全ビツト単位で同時にデータを消去
することができる。

データ消去の際フイールドエミツシヨンを利
用しているので、短時間で消去が可能である。

３層のポリシリコン構造を形成するのみで他
のプロセスを必要としないので、通常のシリコ
ンゲートプロセスを用いて製造が可能である。

次に第２図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第４図ａ
ないしｅに示すパターン平面図および第５図ａな
いしｅに示すそれらの−′線に沿う断面図を
用いて説明する。まず、第４図ａおよび第５図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１の表面に光触刻法により絶縁膜を１μｍ成長
させてフイールド絶縁膜１３，１３′を形成し、
さらに第４図ａ中の斜線を付した領域にＰあるい
はAsをインプランテーシヨン法あるいは拡散法
によつて拡散し、Ｎ型半導体層１９C′を形成す
る。上記拡散終了後、上記フイールド絶縁膜１
３，１３′形成領域以外の領域の基板１１表面を
露出させ後、ここに熱酸化法によつて1000Å〜
2000Åと比較的膜厚の薄い酸化膜を形成して、前
記ゲート絶縁膜１２を形成する。次に基板１１の
全体に6000Åの厚みのポリシリコンを成長させ、
これにＰあるいはAsをドーピングした後、光触
刻法によつて第４図ｂの実線領域に第１層目の導
電体層１４を形成する。ここで隣り合うフイール
ド絶縁膜１３′上には上記第１層目の導電体層１
４を形成していない例を示しているが、これは必
要に応じて形成してもよい。次に上記第１層目の
導電体層形成後、第４図ｃおよび第５図ｃに示す
ように、熱酸化法によつて500Åの厚さの絶縁膜
１６を成長させ、さらにこれに続いてCVD法に
より5000Åの厚さのポリシリコン膜を成長させ、
これを光触刻法を適用してフローテイングゲート
としての第２層目の導電体層１５ａ，１５ｂ，１
５ｃ，１５ｄを形成する。ここで第５図ｃには、
図から明らかなように、フローテイングゲートと
なる導電体層１５ａ，１５ｂのフイールド絶縁膜
１３上に延在する一方側の端部のみが絶縁膜１６
を介して第１層目の導電体層１４と少なくとも一
部が重なり合う例を示した。そして導電体層１５
ａ，１５ｂの他端については導電体層１４と重な
り合つていない。フローテイングゲート形成後、
第４図ｄおよび第５図ｄに示すように、熱酸化法
によつて1000〜2000Åの厚さの絶縁膜１７を形成
し、その上にポリシリコンを堆積形成し、これに
光触刻法を適用してコントロールゲートとなる第
３層目の導電体層１８Ａ，１８Ｂを形成すると同
時に第２層目の導電体層１５ａ，１５ｂ，１５
ｃ，１５ｄをセルフアラインにより形成する。次
に第４図ｅ中の斜線を付した領域にＰあるいは
Asを拡散してN⁺型半導体層１９Ａ，１９Ｂ，１
９Ｃを形成する。さらに第４図ｅおよび第５図ｅ
に示すように、基板１１全体に絶縁膜２０および
Al膜を連続して堆積形成し、このAl膜に光触刻
法を適用して第４層目の導電体層２１Ａ，２１Ｂ
を形成すると共に、コンタクト部分２２Ａ，２２
Ｂによつて上記N⁺型半導体層１９Ａ，１９Ｂそ
れぞれと接続することによりこの半導体記憶装置
は完成する。

第６図ａないしｃはこの発明の第２の実施例の
メモリーセルの構成を示すものであり、第６図ａ
はパターン平面図、第６図ｂは同図ａの−′
線に沿う構造断面図、第６図ｃは同図ａの−
′線に沿う構造断面図である。

第６図において１１１はＰ型シリコンからなる
半導体基板であり、この基板１１１の表面にはゲ
ート絶縁膜１１２ａ〜１１２ｆが一定の間隔で
XYマトリクス状に配置形成されている。さらに
上記基板１１１の表面には、図中上下方向に隣り
合う各箇所のゲート絶縁膜１１２ａと１１２ｄ、
１１２ｂと１１２ｅ、１１２ｃと１１２ｆを対と
し、このゲート絶縁膜対相互間にはフイールド絶
縁膜１１３，１１３′が形成されている。また上
記１箇所のフイールド絶縁膜１１３上には、Ｐあ
るいはAsを含むポリシリコンからなる第１層目
の導電体層１１４が形成されている。さらに上記
各ゲート絶縁膜１１２ａ〜１１２ｆ上には、ポリ
シリコンからなる第２層目の導電体層１１５ａ〜
１１５ｆそれぞれが互いに分離して形成されてい
る。そして図中第１層目の導電体層１１４に対し
て左側に位置している２箇所の第２層目の導電体
層１１５ｂ，１１５ｅの各右側端部は、絶縁膜１
１６を介して上記第１層目の導電体層１１４の左
側端部と重なり合つている。また導電体層１１４
に対して右側に位置している２箇所の第２層目の
導電体層１１５ｃ，１１５ｆの各左側端部は、上
記絶縁膜１１６を介して導電体層１１４の右側端
部と重なり合つている。さらにまた図中左右の方
向に隣り合う第２層目の導電体層１１５ａ，１１
５ｂ，１１５ｃ上には、これを覆うように絶縁膜
１１７を介して、これら各導電体層１１５ａ，１
１５ｂ，１１５ｃとほぼ同じ幅に設定されたポリ
シリコンからなる第３層目の導電体層１１８Ａが
形成されると共に、これと同様に図中左右の方向
に隣り合う第２層目の導電体層１１５ｄ，１１５
ｅ，１１５ｆ上には、これを覆うように上記絶縁
膜１１７を介して、これら各導電体層１１５ｄ，
１１５ｅ，１１５ｆとほぼ同じ幅に設定されたポ
リシリコンからなるもう１つの第３層目の導電体
層１１８Ｂが形成されている。そしてまた、図中
上下方向に隣り合う２箇所のゲート絶縁膜１１２
ａと１１２_dとの間の基板１１１の表面領域には
N⁺型半導体層１１９Ａが形成され、また２箇所
のゲート絶縁膜１１２ｂと１１２ｅとの間の基板
１１１の表面領域にはN⁺型半導体層１１９Ｂ
が、同様に２箇所のゲート絶縁膜１１２ｃと１１
２ｅとの間の基板１１１の表面領域にはN⁺型半
導体層１１９Ｃが形成されている。さらに各ゲー
ト絶縁膜１１２ａ〜１１２ｅに対して、上記N⁺
型半導体層１１９Ａ，１１９Ｂ，１１９Ｃ形成側
とは反対側の基板１１１の表面領域には、連続し
たN⁺型半導体層１１９Ｄが形成されている。ま
た上記第３層目の導電体層１１８Ａ，１１８Ｂ上
には、絶縁膜１２０を介してAlからなる配線層
１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄが形成
されていて、このうち１つの配線層１２１Ａと前
記N⁺型半導体層１１９Ａとがコンタクトホール
１２２Ａによつて接続され、配線層１２１Ｂと
N⁺型半導体層１１９Ｂとがコンタクトホール１
２２Ｂによつて接続され、配線層１２１Ｃと前記
第１層目の導電体層１１４とがコンタクトホール
１２２Ｃによつて接続され、また配線層１２１Ｄ
とN⁺型半導体層１１９Ｃとがコンタクトホール
１２２Ｄによつて接続されている。そして前記
N⁺型半導体層１１９Ｄは基準電位点たとえば接
地電位点に接続されている。

また第６図ａにおいて記号ABCDを付して示す
破線で囲こまれた領域はこの半導体記憶装置の１
ビツト分のメモリーセルを示し、このメモリーセ
ルは第２層目の導電体層１１５をフローテイング
ゲート（浮遊ゲート）、第３層目の導電体層１１
８をコントロールゲート（制御ゲート）、第１層
目の導電体層１１４をイレースゲート（消去ゲー
ト）、N⁺型半導体層１１９Ｂをドレイン、N⁺型半
導体層１１９ＤをソースとするMOSトランジス
タから構成され、さらに第６図ｂに示す２ビツト
分をみた場合、上記コントロールゲートとイレー
スゲートはそれぞれ共通であり、イレースゲート
に関して左右対称に構成された一対のMOSトラ
ンジスタから構成されている。そして上記コント
ロールゲートは絶縁膜を介して半導体基板１１１
上に設けられ、またフローテイングゲートとイレ
ースゲートは上記コントロールゲートと基板１１
１によつて挾まれた絶縁膜内に並設された構成と
なつている。またイレースゲートはフイールド絶
縁膜１１３上に形成されているため、各フローテ
イングゲートとイレースゲートとの重なり合つて
いる部分はフイールド領域内に存在することにな
る。さらに第６図ｂに示すように、上記重なり合
つている部分において、第２層目の導電体層１１
５すなわちフローテイングゲートが、第１層目の
導電体層１１４すなわちイレースゲートの上記に
位置し、基板１１１と導電体層１１４との間の距
離が基板１１１と導電体層１１５との間の距離よ
りも短かくなつている。また第６図ａから明らか
なように、前記第１層目の導電体層１１４は４ビ
ツトのメモリーセルに対して１箇所だけ設けら
れ、この各１箇所の導電体層１１４は１箇所のコ
ンタクトホール１２２Ｃで前記配線層１２１Ｃと
接続されている。

上記第６図に示す半導体記憶装置の等価回路図
は前記第３図に示すものと同様であり、その作用
も同様であるので説明は省略する。

また上記実施例の半導体記憶装置では前記実施
例装置のもつ〜の効果の他に、次の〜の
効果も得ることができる。

イレースゲート（第１層目の導電体層）１１
４を構成するポリシリコンによつて配線をする
のではなく、Alからなる配線層１２１Ｃによ
つて消去線を配線形成するようにしたので、こ
の消去線と基板との間の絶縁膜の厚さを比較的
厚くすることができ、したがつて消去線に高い
電圧を印加してもリークが発生することはな
い。

イレースゲートと配線層１２１Ｃとを接続す
るコンタクトホールは、メモリーセル４ビツト
に１箇所設ければよいので、１ビツト当りのコ
ンタクト数は1/4であり高集積化が可能であ
る。

データ書き込み時には熱電子の注入を、消去
時にはフイールドエミツシヨンをそれぞれ利用
するため、フローテイングゲートの周囲の絶縁
膜は比較的厚いものが使用でき、不揮発特性す
なわちデータ保持特性は良好となる。

次に第６図に示すこの発明に係る半導体記憶装
置を製造するための製造方法の一例を、第７図ａ
ないしｅに示すパターン平面図および第８図ａな
いしｅに示すそれらの−′線に沿う断面図を
用いて説明する。まず、第７図ａおよび第８図ａ
に示すように、Ｐ型シリコンからなる半導体基板
１１１の表面に光触刻法により絶縁膜を１μｍ成
長させてフイールド絶縁膜１１３，１１３′を形
成する。なおこのとき、フイールド絶縁膜１１
３，１１３′間には膜厚の薄い絶縁膜１２３が形
成されている。次に基板１１１の全面に6000Åの
厚みにポリシリコンを成長させ、これにＰあるい
はAsをドーピングした後、光触刻法によつて第
７図ｂ中実線で示すように上記１箇所のフイール
ド絶縁膜１１３上に第１層目の導電体層１１４を
形成する。ここで隣り合うフイールド絶縁膜１１
３′上には上記導電体層１１４を形成していない
例を示しているが、これは必要に応じて形成して
もよい。次に第１層目の導電体層１１４形成後、
第７図ｃおよび第８図ｃに示すように、熱酸化法
によつて500Åの厚さの酸化膜を成長させて前記
ゲート絶縁膜１１２ａ〜１１２ｆおよび絶縁膜１
１６を形成し、さらにこれに続いてCVD法によ
り5000Åの厚さにポリシリコンを成長させ、これ
を光触刻法を適用してフローテイングゲートとし
ての第２層目の導電体層１１５ａ〜１１５ｆを形
成する。ここで第８図ｃには、図から明らかなよ
うに、フローテイングゲートとなる導電体層１１
５ｂ，１１５ｃのフイールド絶縁膜１１３上に延
在する一方側の端部のみが絶縁膜１１６を介して
第１層目の導電体層１１４と少なくとも一部が重
なり合う例を示した。そして導電体層１１５ｂ，
１１５ｃの他端については導電体層１１４と重な
り合つていない。フローテイングゲート形成後
は、第７図ｄおよび第８図ｄに示すように、熱酸
化法によつて1000Å〜2000Åの厚さの絶縁膜１１
７を形成し、その上にポリシリコンを堆積形成
し、これに光触刻法を適用してコントロールゲー
トとなる第３層目の導電体層１１８Ａ，１１８Ｂ
を形成すると同時に第２層目の導電体層１１５ａ
〜１１５ｆをセルフアラインにより形成する。次
に第７図ｅ中の斜線を付した領域にＰあるいは
Asを拡散してドレインとなるN⁺型半導体層１１
９Ａ，１１９Ｂ，１１９Ｃおよびソースとなる
N⁺型半導体層１１９Ｄそれぞれを形成する。さ
らに第７図ｅおよび第８図ｅに示すように、基板
１１１全体に絶縁膜１２０およびAl膜を連続し
て堆積形成し、このAl膜に光触刻法を適用して
配線層１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄ
を形成する。なおこのとき予めコンタクトホール
１２２Ａ，１２２Ｂ，１２２Ｃ，１２２Ｄを開孔
しておき、コンタクトホール１２２Ａ，１２２
Ｂ，１２２ＤそれぞれによつてN⁺型半導体層１
１９Ａ，１１９Ｂ，１１９Ｃと配線層１２１Ａ，
１２１Ｂ，１２１Ｄそれぞれを、コンタクトホー
ル１２２Ｃによつて第１層目の導電体層１１４と
配線層１２１Ｃとを接続することによりこの半導
体記憶装置は完成する。

第９図はこの発明の一実施例を示すもので、第
２図または第６図に示す半導体記憶装置を用い
て、ｉ×ｊビツトの半導体記憶装置を構成したも
のである。図においてM₁₁，…………Ｍ_i1，……
……Ｍ_1j，…………Ｍ_ijは、列方向にｊ個、行方
向にｉ個マトリクス状に配置形成された各１ビツ
トのメモリーセルであり、これら各メモリーセル
のうち同一列に配置されたメモリーセルのドレイ
ンは、デイジツト線Ｄ−１〜Ｄ−ｊそれぞれに共
通接続され、各メモリーセルのソースは接地され
ている。また同一行に配置されたメモリーセルの
制御ゲートは、行線R₁〜Ｒ_iそれぞれに共通接続
されている。図中４１は、列アドレスが入力され
データ読み出し時あるいはデータ書き込み時にそ
の列アドレスに応じて１つの出力端が選択され、
その選択された出力端のみから高レベル信号例え
ば＋５、＋20ボルトを出力し、選択されない出力
端すべてから低レベル信号例えば０ボルトを出力
する列デコーダである。４２は、行アドレスが入
力されたデータ読み出し時あるいはデータ書き込
み時にその行アドレスに応じて１つの出力端が選
択され、この選択された出力端のみから高レベル
信号を出力し、選択されない出力端すべてから低
レベル信号を出力する行デコーダである。デイジ
ツト線Ｄ−１〜Ｄ−ｊはMOSトランジスタＴ_c1〜
Ｔ_cjを介して列デコーダ４１の出力端CD₁〜CD_j
に接続され、消去線Ｅ−１〜Ｅ−ｊは抵抗Ｒ_E-1
〜Ｒ_E-jを介してデータ消去を行なう端子Ｅ_rに接
続され、また消去線Ｅ−１〜Ｅ−ｊはMOSトラ
ンジスタＴ_RE1〜TR_Ejを介して接地され、列デコ
ーダ４１の出力端CD₁〜CD_jはインバータI₁〜Ｉ_j
を介してトランジスタＴ_RE1〜Ｔ_REjのゲートに接
続され、トランジスタＴ_c1〜Ｔ_cjは端子CV_prpgに
共通接続されている。また行線R₁〜Ｒ_iはMOSト
ランジスタＴ_R1〜Ｔ_Riを介して行デコーダ４２の
出力端RD₁〜RD_iに接続され、トランジスタＴ_R1
〜Ｔ_Riのゲートは端子CV_prpgに共通接続されてい
る。また行線R₁〜Ｒ_iはMOSトランジスタＴ_RP1〜
Ｔ_RPiの一端に接続され、該トランジスタＴ_RP1〜
Ｔ_RPiの他端は、MOSトランジスタQ₁〜Ｑ_iを介し
て接地され、また抵抗RR₁〜RR_iを介して端子Ｅ_r
に接続され、トランジスタＴ_RP1〜Ｔ_RPiのゲート
は、端子CV_prpgと信号反転関係にある端子
_prpgに共通接続され、トランジスタQ₁〜Ｑ_iの
ゲートは端子RD₁〜RD_iに接続されている。上記
端子Ｅ_rは、データ消去を行なう際にデータ消去
電圧例えば＋40Vが印加される。

上記の如く、メモリーセルを１ビツト毎に選択
してデータ書き込みし、データ消去も１ビツト毎
に選択して消去可能とした半導体記憶装置の動作
を説明する。まず書き込み時は、端子CV_prpgは
高レベル、端子CV_prpgは低レベルである。従つ
て行デコーダ４２、列デコーダ４１の出力は、そ
れぞれトランジスタＴ_R1〜Ｔ_Riがオン（導通）
し、トランジスタＴ_c1〜Ｔ_cjがオンし、トランジ
スタＴ_RP1〜Ｔ_RPiがオフ（非導通）し、トランジ
スタＴ_RE1〜_REiがオフするため、行デコーダ４２
の出力が行線R₁〜Ｒ_iに入り、また列デコーダ４
１の出力がデイジツト線Ｄ−１〜Ｄ−ｊに入る。
このため例えばメモリーセルＭ_ijが選択される
と、行線Ｒ_iが高レベルとなり、デイジツト線Ｄ
−ｊが高レベルとななり、メモリーセルＭ_ijにプ
ログラム電圧がかかつてこのＭ_ijの浮遊ゲートに
電子が注入され、閾値電圧が上つて書き込みが完
了する。

次にメモリーセル例えばＭ_ijのみのデータ消去
を行なう場合を説明する。消去時には端子
CV_prpgが低レベルとなり、端子CV_prpgが高レベ
ルとなる。従つてトランジスタＴ_R1〜Ｔ_Riがオフ
し、行デコーダ４２の出力が直接行線R₁〜Ｒ_iに
入ることはない。またトランジスタＴ_RP1〜Ｔ_RPi
がオンし、消去端子Ｅ_rからの高電圧が行デコー
ダ４２によりデコードされる。即ちメモリーセル
Ｍ_ijげ選択されたのであるから、行デコーダ４２
の出力は、RD₁〜RD_iのうちRD_iのみが高レベル
であり、他のRD₁〜RD_i-1までは低レベルであ
る。従つてトランジスタQ₁〜Ｑ_iのうちＱ_iのみが
オンし、行線R₁〜Ｒ_iに印加される出力はＲ_iのみ
が低レベル即ち０ボルトであり、R₁〜Ｒ_i-1まで
は高レベル即ち消去端子Ｅ_rの電圧が出る。ここ
で端子_prpgの高レベルは、消去端子Ｅ_rの電圧
レベルより高レベル（例えば＋45V）であること
が望ましい。即ち消去時には、行線は低レベルで
あり、非選択の行線は高レベルである。

次に列デコーダ４１側の動作を述べる。上記の
如く端子CV_prpgは低レベルであるので、トラン
ジスタＴ_c1〜Ｔ_cjはオフし、列デコーダ４１から
の出力はインバータI₁〜Ｉ_jを通つてトランジス
タＴ_RE1〜Ｔ_REjのゲートに入る。ここでメモリー
セルＭ_ijが選ばれたのであるから、列デコーダ４
１の出力CD_jのみが高レベルであり、消去線Ｅ−
ｊのみに端子Ｅ_rの高レベルが印加される。従つ
てメモリーセルＭ_1j〜Ｍ_ijの消去ゲートに高レベ
ルの電圧が印加される。しかしメモリーセルＭ_1j
〜Ｍ_(i-1)jまでの制御ゲートR₁〜Ｒ_i-1までは高レ
ベルの電圧が印加されているためメモリーセルの
浮遊ゲートは、浮遊ゲートと制御ゲートの結合容
量は大きくしておくことにより、浮遊ゲートの電
位は高くなる。一方、メモリーセルＭ_ijの制御ゲ
ート電位は低レベル即ち０ボルトであるので、浮
遊ゲートの電位は、制御ゲートと浮遊ゲートの結
合容量が大きくても、０ボルト近くにあり、消去
線Ｅ−ｊに印加した高レベルの電圧が浮遊ゲート
と消去ゲートＥ−ｊ間に直接かかり、メモリーセ
ルＭ_ijの電子のみが、フイールドエミツシヨンに
より浮遊ゲートから抜きとられる。

第１０図は本発明の他の実施例であり、前実施
例と対応する箇所には同一符号を付して説明を省
略し、特徴とする点のみを取り出して説明する。
本実施例で読み出し或いは書き込み時には、端子
CV_prpgは高レベル、端子_prpgは低レベルであ
り、消去時にはCV_prpgは低レベル、_prpgは高
レベルである。一方、Ｅ_r端子はMOSトランジス
タＴ_E1〜Ｔ_Ejを介して消去線Ｅ−１〜Ｅ−ｊに接
続され、デコーダ４１の出力端CD₁〜CD_jは昇圧
回路５１_１〜５１_jを介してトランジスタＴ_E1〜
Ｔ_Ejのゲートに接続される。端子_prpgにゲート
が接続されたMOSトランジスタＱ_Rは一端が接地
され、他端はトランジスタQ₁〜Ｑ_iの一端に接続
される。

第１１図は第１０図の昇圧回路５１_１〜５１_j
の一つを具体的に示したものであり、この回路は
ブートストラツプを利用した昇圧回路である。こ
の回路では、入力INに例えば＋5Vが得られる
と、出力Outに＋45Vが出力される。従つてデー
タ消去時、例えば第１０図の列デコーダ出力端
CD_jが選択されると、トランジスタＴ_Ejのゲート
入力は＋45Vとなり、消去端子Ｅ_rの＋40Vが消去
線Ｅ−ｊのみにそのまま出力される。一方、上記
データ消去時にはトランジスタＱ_Rがオンで、ト
ランジスタＴ_R1〜Ｔ_Riがオフであり、例えば行デ
コーダ端子RD_iのみが選択されているとすると、
トランジスタQ₁〜Ｑ_iのうちＱ_iのみがオンで他は
オフであるから、トランジスタＱ_R，Ｑ_iを通して
行線Ｒ_iが低レベルつまり０ボルトとなり、他の
行線には消去端子Ｅ_rから高レベルつまり＋40V
が得られ、この場合メモリーセルＭ_ijのデータ消
去が行なわれるものである。

第１２図は本発明の更に他の実施例であり、前
実施例と対応する箇所には同一符号を付して説明
を省略し、特徴とする点のみを取り出して説明す
る。本実施例で読み出し或いは書き込み時には、
端子CV_prpgは高レベル、端子_prpgは低レベル
であり、消去時にはCV_prpgは低レベル、_prpg
は高レベルである。端子_prpgの高レベルは端
子Ｅ_rの高レベルより高い方が望ましい。図中６
１_１〜６１_iはブートストラツプを利用した昇圧
回路（トランジスタQ₁₂，Q₁₃の降下分を防ぐた
めの昇圧）、Q₂₁〜Ｑ_2iはデータ読み出し速度を早
めるため読み出し時オフして昇圧回路６１_１〜６
１_iを切り離すトランジスタである。この回路に
おいて消去時には、例えばメモリーセルＭ_ijが選
択された場合は昇圧回路６１_１〜６１_iのトラン
ジスタQ₁₄のうち昇圧回路６１_iのそれのみがオン
するから、トランジスタQ₁₄，Ｑ_2iを介して行線
Ｒ_iのみが低レベルとなり、他の行線R₁〜Ｒ_i-1に
は、端子Ｅ_rから高レベルの電圧が得られるもの
である。

前述した各メモリーセルは、制御ゲートに印加
した高レベルの電圧例えば＋40Vが、浮遊ゲート
との結合容量が大きい場合浮遊ゲートで例えば＋
30Vとなり、消去ゲートと浮遊ゲート間の電位差
が10Vで、浮遊ゲートから電子がフイールドエミ
ツシヨン（電界放出）しないことになる。

即ち浮遊ゲートと制御ゲート間容量をＣ_FC、浮
遊ゲートとソース、基板及びドレインとの間の容
量をＣ_FS、浮遊ゲートと消去ゲート間容量をＣ_FE
とした時、Ｃ_FC≧2C_FS …………(1) Ｃ_FC＋Ｃ_FS≧5C_FE …………(2) この２式が成立することにより、１ビツト毎の
選択が効率良く行なえる。上記(1)式は制御ゲート
に電圧を印加し、消去入力があつても消去されな
い条件であり、(2)式は制御ゲートが０ボルト近く
の時、浮遊ゲートから消去ゲートに、フイールド
エミツシヨンにより効率良く電子を抜き取るため
の条件である。

なお本発明は各実施例のみに限定されるもので
はなく、種々の応用が可能である。例えば第２図
または第６図において、第２層目の導電体層１５
または１１５の各右側端部或いは各左側端部のみ
が第１層目の導電体層１４または１１４の少くと
も一部と重なり合つている場合について説明した
が、これは導電体層１５または１１５の両端部が
導電体層１４または１１４と重なり合うようにし
てもよい。

以上説明した如く本発明によれば、前記従来の
問題点を一掃し、しかもデータ消去が良好に行な
える等の利点を有した半導体記憶装置が提供でき
るものである。

【図面の簡単な説明】

第１図は従来のE²P−ROMの１つのメモリー
セル部分の構成図、第２図ａないしｄはこの発明
の実施例のメモリーセルの構成を示すものであ
り、第２図ａはパターン平面図、第２図ｂは同図
ａの−′線に沿う構造断面図、第２図ｃは同
図ａの−′線に沿う構造断面図、第２図ｄは
同図ａの−′線に沿う構造断面図、第３図は
第２図に示す装置の等価回路図、第４図ａないし
ｅおよび第５図ａないしｅはそれぞれ上記第２図
に示す装置を製造するための製造方法の一例を説
明するためのもので、第４図ａないしｅはパター
ン平面図、第５図ａないしｅは第４図ａないしｅ
の各−′線に沿う断面図、第６図ａないしｃ
はこの発明の実施例のメモリーセルの構成を示す
ものであり、第６図ａはパターン平面図、第６図
ｂは同図ａの−′線に沿う構造断面図、第６
図ｃは同図ａの−′線に沿う構造断面図、第
７図ａないしｅおよび第８図ａないしｅはそれぞ
れ上記第６図に示す装置を製造するための製造方
法の一例を説明するためのもので、第７図ａない
しｅはパターン平面図、第８図ａないしｅは第７
図ａないしｅの各−′線に沿う断面図、第９
図はこの発明の一実施例の回路構成図、第１０図
はこの発明の他の実施例の回路構成図、第１１図
は同回路の一部を取り出して示す回路構成図、第
１２図はこの発明の更に他の実施例の回路構成図
である。１１，１１１……半導体基板、１２，１１２…
…ゲート絶縁膜、１３，１１３……フイールド絶
縁膜、１４，１１４……第１層目の導電体層（イ
レースゲート）、１５，１１５……第２層目の導
電体層（フローテイングゲート）、１６，１１
６，１７，１１７，２０，１２０，１２３……絶
縁膜、１８，１１８……第３層目の導電体層（コ
ントロールゲート）、１９，１１９……N⁺型半導
体層、２１……第４層目の導電体層、１２１……
配線層、２２，１２２……コンタクトホール、３
１，３２……デイジツト線、３３，３４……消去
線、３５，３６……選択線、Ｍ１，Ｍ２，Ｍ３，
Ｍ４……メモリーセル、CG……コントロールゲ
ート（制御ゲート）、FG……フローテイングゲー
ト（浮遊ゲート）、EG……イレースゲート（消去
ゲート）、Ｄ……ドレイン、Ｓ……ソース、４１
……列デコーダ、４２……行デコーダ、R₁〜Ｒ_i
……行線、Ｄ−１〜Ｄ−ｊ……デイジツト線、Ｅ
−１〜Ｅ−ｊ……消去線。

Claims

【特許請求の範囲】１半導体基体上に絶縁膜を介して設けられる制
御ゲートと、この制御ゲートと上記基体によつて
挾まれた上記絶縁膜内に設けられる消去ゲート
と、上記絶縁膜内に上記消去ゲートと並設されそ
の端部が絶縁膜を介して消去ゲートの少なくとも
一部と重なり合つている浮遊ゲートと、ソース及
びドレインとから構成されているメモリーセルを
具備し、該メモリーセルは、制御ゲートの電位を
高レベルとしかつ消去ゲートの電位を高レベルと
した時浮遊ゲートからフイールドエミツシヨンに
より電子を抜き取ることができず、制御ゲートの
電位を低レベルとしかつ消去ゲートの電位を高レ
ベルとした時浮遊ゲートからフイールドエミツシ
ヨンにより電子を抜き取ることができる構成とし
たことを特徴とする半導体記憶装置。２前記メモリーセルは、浮遊ゲートと制御ゲー
トとの間の容量をＣ_FCとし、浮遊ゲートとソー
ス、基板及びドレインとの間の容量をＣ_FSとした
時Ｃ_FC≧2C_FSの関係を有する特許請求の範囲第
１項に記載の半導体記憶装置。３前記メモリーセルは、浮遊ゲートと制御ゲー
トとの間の容量をＣ_FCとし、浮遊ゲートとソー
ス、基板及びドレインとの間の容量をＣ_FSとし、
浮遊ゲートと消去ゲートとの間の容量をＣ_FEとし
た時、Ｃ_FC＋Ｃ_FS≧5C_FEの関係を有する特許請
求の範囲第１項に記載の半導体記憶装置。