JPH02110978A - 不揮発性半導体メモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、不揮発性半導体メモリおよびその製造方法に
係り、特に三層構造のゲート電極を有する電気的消去・
再書込み可能な読出し専用メモリ（以下、ＥＥＦＲＯＭ
と略記する）におけるセルトランジスタの構造およびセ
ルアレイおよびセルトランジスタの形成方法に関する。

（従来の技術） 電気的にデータの書込みが可能な不揮発性半導体メモリ
の１つとして、紫外線消去型再書込み可能な読出し専用
メモリ（ＥＦＲＯＭ）があり、その大容量化が進んでい
る。そして、特に高集積化を図るための技術として、米
国特許明細古筆４゜５９７．０６０には、局所酸化法を
用いずに素子分離を行うことによってＥＰＲＯＭセルを
形成する方法が開示されている。

このＥＰＲＯＭセルの平面パターンは第１７図（ａ）に
示しており、行線（ワード線）方向に沿うＢ−Ｂ線およ
び列線（データ線）方向に沿うＣ−Ｃ線の断面構造をそ
れぞれ第１７図（ｂ）および第１７図（Ｃ）に示してい
る。このＥＰＲＯＭセルの形成方法は、先ず、半導体基
板１７０の表面上に第１のゲート絶縁膜１７１を形成し
、この第１のゲート絶縁膜上に第１のポリシリコン膜１
７２を堆積し、これをセルアレイの列方向に沿う所定幅
を有するストライプ状にエツチングしてパターニングし
、この列方向にストライプ状にパターニングされた第１
のポリシリコン膜１７２をマスクとして前記半導体基板
内に基板とは逆導電型の不純物拡散領域１７３を形成し
てセルトランジスタのソース領域およびドレイン領域を
形成し、前記ストライプ状にパターニングされた第１の
ポリシリコン膜相互間の基板上に第１のポリシリコン膜
１７２とほぼ同じ厚さの第１の絶縁膜１７４を埋込み形
成し、この後に半導体基板上に第２のゲート絶縁膜１７
５を形成し、この第２のゲート絶縁膜上に第２のポリシ
リコン膜１７Ｂを堆積し、この第２のポリシリコン膜１
７６と第２のゲート絶縁膜１７５と第１のポリシリコン
膜１７２とをセルアレイの行方向に沿う所定幅を有する
ストライプ状にエツチングして制御ゲート電極１７Ｂお
よび浮遊ゲート電極１７２を形成し、この行方向にスト
ライプ状にパターニングされた制御ゲート電極１７Ｂを
マスクとして前記半導体基板の露出している表面に基板
と同一導電型の不純物イオンを注入することによって、
列方向の素子領域を規定するための素子分離領域１７７
を形成する。

この場合、前記セルトランジスタのソース領域およびド
レイン領域となる不純物拡散領域１７３上には厚い第１
の絶縁膜１７４があるので、このソース領域およびドレ
イン領域には上記イオンが注入されることはない。

このようなＥＰＲＯＭセルの形成方法によれば、第２の
ポリシリコン膜（制御ゲート電極）１７６をマスクとし
てイオンを注入することによって素子分離領域１７７を
形成するので、素子分離領域１７７は局所酸化法によっ
て形成されるバーズビークのようなフリンジを持たず、
しかも、浮遊ゲート電極１７２も制御ゲート電極１７Ｂ
の形成時にセルファラインにより形成されるので、マス
ク合わせの余裕が必要なくて合わせずれがなく、また、
行方向に隣り合うセルのソース領域およびドレイン領域
を共有できるので、非常に微細なセルの加工が可能とな
る。

しかし、上記したような米国特許明細書節４．５９７．
０８０に示された二層ゲート電極構造を有するＥＦＲＯ
Ｍセルは、電気的消去が不可能であり、このＥＦＲＯＭ
セルを用いたＥＰＲＯＭ集積回路は、パッケージに紫外
線照射用の窓を設ける必要があって高価になり、これを
プリント基板上に実装した後は、データの書換え作業が
困難になる。

一方、電気的消去が可能な従来のＥＥＰＲＯＭセルには
、制御ゲート電極と浮遊ゲート電極との二層ゲーＪ−電
極構造を有するものと、さらに、消去ゲート電極を有す
る三層ゲート電極構造を有するものとがある。前者のＥ
ＥＰＲＯＭセルは、消去に際して、セルトランジスタの
ドレインまたはソースに高電圧を印加してゲート酸化膜
のトンネル電流を利用するものであり、この高電圧とし
てドレイン接合またはソース接合のブレークダウン耐圧
以下しか印加できず、消去効率を上げるためには、浮遊
ゲート電極とドレインまたはソースとの間の第１ゲート
酸化膜の膜厚を薄くする必要があるが、これに伴い、浮
遊ゲート電極とドレインまたはソースとの間の容量と、
浮遊ゲート電極と半導体基板との間の容量との割合が増
加し、書込み特性に影響する制御ゲート電極と浮遊ゲー
トとの間の容量の割合が減少する。

これに対して、後者のＥＥＦＲＯＭセルは、消去に際し
て、消去ゲート電極に高電圧を印加するものであり、第
１ゲート酸化膜の膜厚を薄くする必要がなく、書込み特
性に影響する制御ゲート電極と浮遊ゲートとの間の容量
の割合が減少することなく、ＥＰＲＯＭセル並みの書込
み特性が十分に得られる。

ところで、従来のＥＥＦＲＯＭセルは、隣り合うセル相
互間の絶縁（素子分離）のために、局所酸化法（ＬＯＣ
Ｏ３法）を用いて熱酸化によりフィールド酸化膜を選択
的に形成している。しかし、この局所酸化法は、半導体
基板表面に対して縦方向に厚い酸化膜を容易に形成でき
る利点を持っているが、同時に横方向にもバーズビーク
状に酸化膜が形成されてしまうので素子分離領域が広が
ってしまい、結果としてセル面積が大きくなってしまう
という欠点を持っている。

（発明が解決しようとする課題） 本発明は、上記したような従来の局所酸化法によってｊ
ｂ成されるバーズビークを持たない素子分離領域により
素子分離されたＥＦＲＯＭセルは、非常に微細なセルの
加工かり能となって高集積化が可能となるが、電気的消
去が不可能であってＥＥＦＲＯＭセルとしては使用でき
ないという問題がある点を解決すべくなされたもので、
非常に微細なセルの加工が可能となって高集積化が可能
となり、しかも、電気的消去が可能なＥＥＦＲＯＭセル
を有する不揮発性半導体メモリおよびその製造方法を提
供することを目的とする。

［発明の構成］ （課題″を解決するための手段） 第１番目の発明は、半導体基板内に設けられたバーズビ
ークを持たない素子分離領域により素子分離されたソー
ス領域およびドレイン領域が形成されているセルトラン
ジスタが行列状に配列されてなるセルアレイを有する不
揮発性半導体メモリにおいて、上記セルトランジスタは
半導体基板上に三層構造のゲート電極を有しており、こ
の三層構造のゲート電極は、第３層目のゲート電極がそ
れぞれゲート絶縁膜を介して第１層目のゲート電極およ
び第２層口のゲート電極に対向して設けられ、第１層目
のゲート電極は浮遊ゲート電極であり、第２層目のゲー
ト電極および第３層目のゲート電極のいずれか一方が消
去ゲート電極、他方が制御ゲート電極として用いられ、
上記消去ゲート電極および制御ゲート電極は、互いに平
行に設けられ、かつ、前記ソース領域およびドレイン領
域間のチャネル領域のチャネル幅方向に直交する方向に
設けられており、チャネル領域のチャネル長さ方向に隣
り合うセルトランジスタのソース領域およびドレイン領
域が共通に形成されいることを特徴とする特 第２番目の発明は、第１番目の発明に係る不揮発性半導
体メモリにおいて、第２層目のゲート電極が第１層目の
ゲート電極に対して幅方向にずれていることを特徴とす
る。

第３番目の発明は、第２番目の発明に係る不揮発性半導
体メモリにおいて、ｌｆ遊アゲート電極、前記セルトラ
ンジスタの°ソース領域およびドレイン領域間のチャネ
ル領域のチャネル長より短く、このチャネル領域上のソ
ース領域側付近またはドレイン領域側付近に浮遊ゲート
電極か存在しないオフセット部を有しており、このオフ
セット部で前記制御ゲート電極かゲート絶縁膜を介して
前記チャネル領域の一部に対向して選択トランジスタ部
が形成されていることを特徴とする。

第４番目の発明は、第１番目の発明または第２番１」ま
たは第３番目の発明に係る不揮発性半導体メモリにおい
て、セルアレイは、同一行の隣り合うセルトランジスタ
のソース領域およびドレイン領域が共通に形成され、こ
の共通に形成されたソース・ドレイン領域が同一列の各
メモリセルに共通に列方向に形成されており、同一行の
各メモリセルの消去ゲート電極が共通に行方向に形成さ
れると共に、これに平行に同一行の各メモリセルの制御
ゲート電極が共通に行方向に形成されていることを特徴
とする。

第５番目の発明は、第４番目の発明に係る不揮発性半導
体メモリにおいて、前記消去ゲート電極は、隣り合う少
なくとも二行の各セルトランジスタに共通に形成されて
いることを特徴とする。

第６番目の発明は、第４番目の発明に係る不揮発性半導
体メモリにおいて、各行の消去ゲート電極に選択的に消
去電圧が印加され、または、複数行の消去ゲート電極が
一括接続されて共通に消去電圧が印加され、あるいは、
複数行の消去ゲート電極にそれぞれ独立に同時に消去電
圧が印加されることを特徴とする。

第７番目の発明は、第１番目の発明に係る不揮発性半導
体メモリにおける前記三層構造のゲート電極の第２層目
が消去ゲート電極となるセルトランジスタを、ＬＯＣＯ
Ｓ法によらずに製造する１つの具体的な方法を提供する
。

第８番目の発明は、第２番目の発明に係る不揮発性半導
体メモリにおける前記三層構造のゲート電極の第２層目
が消去ゲート電極となるセルトランジスタを、ＬＯＣＯ
Ｓ法によらずに製造するもう１つの具体的な方法を提供
する。

第９番目の発明は、第３番目の発明に係る不揮発性半導
体メモリにおける前記三層構造のゲート電極の第２層目
が消去ゲート電極となるセルトランジスタを、ＬＯＣＯ
８法によらずに製造する１つの具体的な方法を提供する
。

第１０番目の発明は、第１番目の発明に係る不揮発性半
導体メモリにおける前記三層構造のゲート電極の第３層
目が消去ゲート電極となるセルトランジスタを、ＬＯＣ
Ｏ８法によらずに製造する１つの具体的な方法を提供す
る。

第１１番目の発明は、第２番目の発明に係る不揮発性半
導体メモリにおける前記三層構造のゲート電極の第３層
目が消去ゲート電極となるセルトランジスタを、ＬＯＣ
ＯＳ法によらずに製造する１つの具体的な方法を提供す
る。

第１２番目の発明は、第３番目の発明に係る不揮発性半
導体メモリにおける前記三層構造のゲート電極の第３層
目が消去ゲート電極となるセルトランジスタを、ＬＯＣ
Ｏ８法によらずに製造する１つの具体的な方法を提供す
る。

（作用） 第１番目の発明によれば、セルトランジスタは、半導体
基板上に消去ゲート電極を含む三層構造のゲート電極を
有しているので、電気的に消去可能であり、しかも、制
御ゲート電極がそれぞれ高耐圧性を有するゲート絶縁膜
を介して浮遊ゲート電極および消去ゲート電極に対向さ
せておくことにより、信頼性の高いＥＥＦＲＯＭＥＰＲ
ＯＭセルる。

また、上記セルトランジスタは、ＬＯＣＯＳ法によらず
に形成されたバーズビークを持たない素子分１ｌＩｔＶ
ｉ域により素子分離されており、ゲートのフリンジ部分
も形成することがなく１．セル面積が従来のＥＰＲＯＭ
セルと同程度に小さくて高集積化が可能である。

また、上記セルトランジスタは、チャネル領域のチャネ
ル長さ方向に隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成されているので、ソース
領域およびドレイン領域と上層配線とのコンタクト部の
数を減らすことができ、更に高集積化が可能である。

また、上記したようなＥＥＦＲＯＭセルは、消去に際し
て、消去ゲート電極に高電圧を印加するものであるが、
浮遊ゲート電極下の第１ゲート酸化膜の膜厚を薄くする
必要がなく、書込み特性に影響する制御ゲート電極と浮
遊ゲートとの間の容量の割合が減少することなく、ＥＦ
ＲＯＭセル並みの書込み特性が十分に得られる。

第２番目の発明によれば、浮遊ゲート電極の片側の上縁
部（エツジ部）から側面部の一部まで完全に覆うように
消去ゲート電極を形成しているので、消去時に上記エツ
ジ部の効果により消去効率が増加する。

また、素子分離領域の上方に、２０Ｖ程度の高電圧が印
加される消去ゲート電極が位置しても、この素子分離領
域上の基板上に厚い第３の絶縁膜を埋込んでおくことに
より、この部分の耐圧が高く、信頼性の向上が可能にな
っている。

第３番目の発明によれば、セルトランジスタのソース領
域付近に選択トランジスタ部を形成しておくことにより
、書込み時、読出し時に、誤書込み、誤読出しを防止可
能なＥ　Ｅ　Ｆ　ＲＯＭセルを実現できる。

第４番目の発明によれば、同一行の隣り合うセルトラン
ジスタのソース領域およびドレイン領域が共通に形成さ
れているので、セルの行方向の微細化が可能であると共
にソース・ドレイン領域に対する上層配線のコンタクト
部が少なくなる。

また、上記ソース領域およびドレイン領域が同一列の各
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。

また、同一行の各メモリセルの消去ゲート電極が共通に
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、ワード線単位での消去（
ブロック消去）が可能になり、消去専用のデコーダが不
要になる。

第５番目の発明によれば、隣り合う二行を１組とする各
組で、消去ゲート電極が二行の各セルトランジスタに共
通となるように形成することによって、２ワ一ド線単位
のブロック消去とか、−括消去を行うタイプのＥＥＰＲ
ＯＭの場合には、２ワ一ド線単位のブロック消去が可能
となり、セルピッチ幅の減少と消去ゲート電極の低抵抗
化が可能になり、高集積化、高速化が可能となる。

第６番目の発明によれば、消去線の選択方法により、全
ビットを一括消去したり、ワード線単位で消去（ブロッ
ク消去）することができる。

第７番目乃至第１２番目の発明によれば、トンネル絶縁
膜に対して二度酸化や重ね酸化などの膜質を悪化させる
工程はなく、消去時に高電界が印加されるので高い信頼
性が要求されるトンネル絶縁膜を良質で高い信頼性を有
するように形成することができる。

また、ソース領域およびドレイン領域および素子分離領
域をそれぞれゲートと・なるポリシリコンをマスクとし
て形成するので、マスク合わせの余裕を考慮する必要が
なく、この点でもセル面積の縮小化と高集積化が可能で
ある。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図（ａ）は、ＥＥＦＲＯＭセルのアレイを有する半
導体集積回路、例えばＥＥＰＲＯＭ集積回路におけるセ
ルアレイの一部の平面パターンを示しており、行線（ワ
ード線）方向に沿うＢ−Ｂ線および列線（データ線）方
向に沿うｃ−ｃ線の断面構造をそれぞれ第１図（ｂ）お
よび第１図（ｃ）に示している。

即ち、このＥＥＰＲＯＭ集積回路は、半導体基板１内に
設けられたバーズビークを持たない素子分離領域２によ
り素子分離されたソース領域およびドレイン領域が形成
されているセルトランジスタが行列状に配列されてなる
セルアレイを有している。上記セルトランジスタは、半
導体基板１上に三層構造のゲート電極を有しており、こ
の三層構造のゲート電極は、第３層目のゲート電極３が
それぞれ高耐圧性を有するゲート絶縁膜４を介して第１
層目のゲート電極゛５および第２層目のゲート電極６に
対向して設けられている。そして、第１層目のゲート電
極は浮遊ゲート電極５であり、第２層目のゲート電極は
消去ゲート電極６として用いられ、この消去ゲート電極
６は浮遊ゲート電極５に対して例えば幅方向にずれて一
部が対向するように形成されており、第３層目のゲート
電極は制御ゲート電極３として用いられている。

ここで、上記高耐圧性を有するゲート絶縁膜４は、例え
ば酸化膜と窒化膜とが二層以上積層された複合膜、また
は、酸化膜のみからなり、７は半導体基板表面と浮遊ゲ
ート電極５との間のゲート絶縁膜、８は浮遊ゲート電極
５と消去ゲート電極６との間のトンネル絶縁膜、９は前
記ソース領域およびドレイン領域上の半導体基板上に埋
込まれた絶縁膜であり、例えばＣＶＤ　（化学気相成長
）法により形成されたＣＶＤ酸化膜である。消去ゲート
電極６および制御ゲート電極３は、互いに平行に行方向
に設けられ、かつ、前記ソース領域およびドレイン領域
間のチャネル領域のチャネル幅方向に直交する方向に設
けられている。また、チャネル領域のチャネル長さ方向
に隣り合うセルトランジスタのソース領域およびドレイ
ン領域が共通に形成されてソース・ドレイン領域１０と
なっている。

そして、上記セルアレイは、同一行の隣り合うセルトラ
ンジスタのソース領域およびドレイン領域が共通に形成
されており、共通に形成されたソース争ドレイン領域１
０が同一列の各メモリセルに共通に列方向に形成されて
列線（データ線）となっており、同一行の各メモリセル
の消去ゲート電極６が共通に行方向に形成されて消去線
が形成されていると共に、これに平行に同一行の各メモ
リセルの制御ゲート電極３が共通に行方向に形成されて
ワード線（制御ゲート線）が形成されている。

次に、第１図（ａ）乃至（Ｃ）に示したセルトランジス
タを、ＬＯＣＯ５法によらずに製造する方法について、
ワード線方向に沿う断面構造を示す第２図（ａ）乃至（
ｊ）および列線方向に沿う断面構造を示す第２図（’ａ
’）乃至（ｊ′）を参照しながら説明する。

先ず、第２図（ａ）、（ａ′）に示すように、例えばｐ
型の半導体基板１の表面の全面に、セルトランジスタの
閾値制御のためにイオン注入した後、第１のゲート絶縁
膜（例えば熱酸化膜）７を３００人程崩形成し、この第
１のゲート絶縁膜７上に第１のポリシリコン膜５を堆積
し、これをセルアレイの列方向に沿う所定幅を有するス
トライプ状にパターニングして浮遊ゲート電極の長さを
決定する。なお、この工程において、第１のゲート絶縁
膜７をエツチングしても、エツチングせずに残してもか
まわない（後述する他の実施例においても同様である）
。

次に、第２図（ｂ）、（ｂ′）に示すように、上記列方
向にストライプ状にパターニングされた第１のポリシリ
コン膜５をマスクとして、前記半導体基板内に基板とは
逆導電型で高濃度ｎ＋の不純物拡散領域を形成してセル
トランジスタのソース・ドレイン領域１０を形成する。

次に、第２図（ｃ）、（ａ′）に示すように、前記スト
ライプ状にパターニングされた第１のポリシリコン膜相
互間の基板上（前記ｎ十領域１０上の基板上）に第１の
ポリシリコン膜５とほぼ同じ厚さの第１の絶縁膜９を埋
込み形成する。この場合、先ず、第１のポリシリコン膜
５上に薄い酸化膜を形成した後、第１のポリシリコン膜
５より厚いＣＶＤ酸化膜９を形成する。そして、この厚
いＣＶＤ酸化膜上にレジスト１１を表面が平坦になるよ
うに塗布する。このレジスト１１は、ＣＶＤ酸化膜９と
のエツチング比が１＝１であるようなものを用いる。そ
こで、レジスト１１とＣＶＤ酸化膜９とを同時に、第１
のポリシリコン膜５の上面までエツチングすることによ
り、第２図（ｄ）、（ｄ′）に示すように、第１のポリ
シリコン膜５とほぼ同じ厚さのＣＶＤ酸化膜９をｎ十領
域１０上の基板上に埋込むことができる。

次に、第２図（ｅ）、（ｅ′）に示すように、半導体基
板上にトンネル絶縁膜用の第２のゲート絶縁膜（例えば
酸化膜）８を〜３００人程度形成する。さらに、この第
２・のゲート絶縁膜上に第２のポリシリコン膜６を堆積
し、この第２のポリシリコン膜上にレジスト１２をパタ
ーン形成し、このレジスト１２をマスクとして、第２図
（ｆ）、（ｆ′）に示すように、第２のポリシリコン膜
６と第２のゲート絶縁膜８と第１のポリシリコン膜６と
をセルアレイの行方向（前記列方向に直行する方向）に
沿って所定幅を有するストライプ状にパターニングして
浮遊ゲート電極の幅を決定する。

この時、前記埋込み形成されているＣＶＤ酸化膜９は、
エツチングされずに残る。

この状態で、上記行方向にストライプ状にパタニングさ
れた第２のポリシリコン膜６をマスクとして、基板とは
同一導電型の不純物イオン（例えばボロンＢ＋）を半導
体基板内に注入し、バーズビークを持たないｐ＋型の素
子分離領域２を形成して列方向の素子領域を規定する。

この時、ｎ十領域１０は、その上側の厚いＣＶＤ酸化膜
９により保護されるので、上記イオン注入の影響を受け
ない。

この状態では、第２のポリシリコン膜６が浮遊ゲート電
極５上を完全に覆っており、次の工程で形成する制御ゲ
ート電極３と浮遊ゲート電極５との結合容量比Ｃｃｒ／
Ｃｔを大きくするために、第２図（ｇ）　、（ｇ’　）
に示すように形成したレジスト１３をマスクとして、前
記行方向にストライプ状にパターニングされた第２のポ
リシリコン膜６の片側部分をその下方の浮遊ゲート電極
５の幅より狭くなるようにエツチングし、浮遊ゲート電
極５の一部にだけ第２のゲート絶縁膜８を介して対向す
る消去ゲート電極６を形成する。

次に、第２図（ｈ）、（ｈ′）に示すように、半導体基
板上に第３のゲート絶縁膜４を形成する。

この第３のゲート絶縁膜４としては、例えば酸化膜／窒
化膜／酸化膜の三層構造で形成することによって、高耐
圧性を持たせることができ、しかも、酸化膜よりも高い
誘電率を持たせることによって制御ゲート電極３と浮遊
ゲート電極５との結合容ｆｆ１Ｃｃｒを大きくすること
ができる。

次に、第２図（ｉ）、（ｆ′）に示すように、第３のゲ
ート絶縁膜４上・に第３のポリシリコン膜３を堆積し、
この上に形成したレジスト１４をマスクとして、第３の
ポリシリコン膜３をセルアレイの行方向に沿って浮遊ゲ
ート電極うおよび消去ゲート電極６に対向するように所
定幅を有するストライプ状にエツチングし、第２図（ｊ
）、（ｊ′）に示すように制御ゲート電極３を形成する
。この場合、制御ゲート電極３が浮遊ゲート電極５の片
側の上縁部から側面部の一部まで完全に覆うように形成
することにより、前記Ｃｃｆ’／ＣＬを有効に増加させ
、０．５以上とすることができる。

前記したような第１図（ａ）乃至（ｃ）に示したセルト
ランジスタは、半導体基板上に消去ゲート電極６を含む
三層構造のゲート電極を有しているので、電気的に消去
可能であり、しかも、制御ゲート電極３がそれぞれ高耐
圧性を有するゲート絶縁膜４を介して浮遊ゲート電極お
よび消去ゲート電極に対向しているので、信頼性の高い
ＥＥＦＲＯＭセルを実現できる。

また、上記セルトランジスタは、バーズビークを持たな
い素子分離領域２により素子分離されており、ゲートの
フリンジ部分も形成することがなく、セル面積が従来の
ＥＦＲＯＭセルと同程度に小さくて高集積化が可能であ
る。

また、上記セルトランジスタは、チャネル領域のチャネ
ル長さ方向に隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成されているので、ソース
領域およびドレイン領域と上層配線とのコンタクト部の
数を減らすことができ、更に高集積化が可能である。

なお、浮遊ゲート電極５と消去ゲート電極６との間のト
ンネル絶縁膜８は、前述したように消去時に高電界が印
加されるので高い信頼性が要求されるが、上記したよう
な第２図に示した方法では、第１のポリシリコン膜５上
に成長させた後、直ぐにこのトンネル絶縁膜８上に第２
のポリシリコン膜６を形成するので、二度酸化や重ね酸
化などの膜質を悪化させる工程はなく、良質で信頼性の
高いトンネル絶縁膜８を形成することができる。

また、上記したような°第２図に示した方法では、ｎ十
領域１０およびｐ中領域２をそれぞれゲートとなるポリ
シリコンをマスクとして形成するので、マスク合わせの
余裕を考慮する必要がなく、この点でもセル面積の縮小
化と高集積化が可能である。

また、上記したようなＥＥＦＲＯＭセルは、消去に際し
て、消去ゲート電極６に高電圧を印加するものであるが
、第１ゲート酸化膜７の膜厚を薄くする必要がなく、書
込み特性に影響する制御ゲート電極３と浮遊ゲート電極
５との間の容量が減少することなく、ＥＰＲＯＭセル並
みの書込み特性が十分に得られる。

また、上記したようなＥＥＰＲＯＭセルを用いたＥＥＰ
ＲＯＭ集積回路は、パッケージに紫外線照射用の窓を設
ける必要がなく、プラスチックパッケージに封止でき、
安価になり、これをプリント基板上に実装してシステム
製品に応用した場合は、プリント基板上でデータの書換
えが可能になり、非常に使い易くなる。

なお、上記したような第２図に示した方法において、第
２のポリシリコン膜６をその下方の浮遊ゲート電極５の
幅より狭くするようにエツチングする際、第２図（ｇ）
、（ｇ′）に示した工程に代えて、第３図（ａ）に示す
ように形成したレジスト１５をマスクとして、第２のポ
リシリコン膜６の両側部分をエツチングして中央部分を
残すようにしてもよい。この場合には、マスク合わせず
れによりレジスト１５の位置がずれても、第２のポリシ
リコン膜６の幅が確実に決まるという利点があり、この
後は、第３図（ｂ）に示すように、第３のゲート絶縁膜
４を介して制御ゲート電極３を形成することができる。

第４図は、上記したような第１図（ａ）乃至（Ｃ）に示
したセルアレイおよびその周辺回路の一部を示しており
、２１−１−１〜２１−３−４はセルトランジスタ（メ
モリセル）　、２２−１〜２２−３はワード線、２３−
１〜２３−３は消去線、２４−１〜２４−５は列線、２
５はロウデコーダ、２６はロウデコーダ２５の行選択出
力に応じて選択行のワード線および消去線を駆動するＣ
Ｇ（制御ゲート線）／ＥＧ（消去ゲート線）切換回路、
２７はＣ’Ｇ／ＥＧ切換回路２６に接続されている昇圧
回路であり、後述する書込み時には上記ＣＧ（制御ゲー
ト線）に昇圧電位を供給し、後述する消去時には上記Ｅ
Ｇ（消去ゲート線）に昇圧電位を供給する。２８はカラ
ムデコーダ、２９はカラムデコーダ２８のカラム（列）
選択出力に応じてカラム選択を行うカラム選択ゲート、
３０はカラム選択ゲート２９の一端側に接続されている
センスアンプ回路である。

次に、第４図の回路における動作について、ワード線２
２−２および消去線２３−２および列線２４−２の１組
に接続されているメモリセル２１−２−２に注目して説
明する。このメモリセル２１−２−２に対する書込み時
には、ロウデコーダ２５の行選択出力に応じてＣＧ／Ｅ
Ｇ切換回路２６がワード線２２−２および消去線２３−
２を選択し、この選択されたワード線２２−２には例え
ば１２Ｖの昇圧電位を供給し、選択された消去線２３−
２は、例えば５Ｖ（例えば電源電圧）に設定する。また
、非選択のワード線および消去線は接地電位に設定する
。さらに、カラムデコーダ２８およびカラム選択ゲート
２９により選択されるメモリセル２１−２−２のドレイ
ンに接続されている列線２４−２は例えば８Ｖに設定し
、選択メモリセル２１−２−２のソースに接続されてい
る列線２４−３は接地電位に設定し、非選択の列線は電
位的に浮遊状態に設定する。

このように選択メモリセルに書込み電圧が印加されるこ
とにより、アバランシェ効果により発生したホットエレ
クトロンが選択メモリセルの浮遊ゲート電極に注入し、
選択メモリセルの制御ゲート電極から見た閾値電圧が上
昇する。なお、選択消去線２３−２を５ｖに設定した理
由は、書込み効率の改善を図り、また、選択ワード線に
接続されている非選択メモリセルの浮遊ゲート電極が制
御ゲ−上電極との容量結合によって電位が上昇した場合
、浮遊ゲート電極と消去ゲート電極との電界を緩和して
非選択メモリセルの誤書込みを防止するためである。

上記メモリセルに対する消去は、消去線の選択方法によ
り、全ビットを一括消去したり、ワード線単位で消去（
ブロック°消去）することができる。

例えば−括消去する場合は、ＣＧ／ＥＧＩ、７１換回路
２６から全ての消去線２３−１〜２３−３に例えば２０
Ｖの昇圧電位を供給し、全てのワード線２２−１〜２２
−３を５Ｖまたは接地電位に設定し、全ての列線２４−
１〜２４−５を接地電位に設定する。これにより、全メ
モリセルにおいて、浮遊ゲート電極と消去ゲート電極と
の間に高電界がかかり、浮遊ゲート電極中の電子が消去
ゲート電極に放出され、消去状態となる。

この時、書込み後の浮遊ゲート電位ＶＩ’Ｇ（１）　−
−２Ｖ１消去ゲート電位ＶＥＧ−２０Ｖ、制御ゲート電
位ＶＣＧおよびドレイン電位Ｖｄおよび基板電位Ｖ　Ｓ
ＵＢはそれぞれ接地電位に設定され、浮遊ゲート電極と
制御ゲート電極との間の容量Ｃｃｒと、浮遊ゲート電極
と消去ゲート電極との間の容量Ｃｅｒと、浮遊ゲート電
極と半導体基板との間の容ｆｉｃｓｕＭと、浮遊ゲート
電極とドレインとの間の容Ｑ　Ｃｄｉ’との合計をＣＬ
　　（−Ｃｃｆ’＋Ｃｅｆ’＋Ｃ５ｕｂｒ＋Ｃｄｒ）と
表わし、 Ｃｅｆ／Ｃｔ−０，４、Ｃｅｆ／Ｃ１−０，２、Ｃ５ｕ
ｂｆ／Ｃｔ　−０，３、Ｃｄｆ／Ｃ１−０，１とすれば
、次式（１）により、浮遊ゲート電位ＶＦＧ−３Ｖとな
り、浮遊ゲート電極と消去ゲート電極との間の絶縁膜厚
Ｔ　０ＸＰＥ−３００人とすると、浮遊ゲート電極と消
去ゲート電極との間にかかる電界は、 （２０−３）Ｖ／３００人−９Ｍ　Ｖ　／　Ｃｍとなる
。

ＶＦＧ　−ＶＰＧ（１）　＋　（ＶＣＧｘ　Ｃａ「／　
Ｃｔ　）＋　（ＶＥＧＸＣｅｌ’／ＣＬ　） ＋　（ＶＳＵＢ　Ｘ　ＣｓｕＭ／　Ｃｔ　）十（Ｖｄｘ
Ｃｄｒ／Ｃｔ　）　　　　・（１）このように浮遊ゲー
ト電極５と消去ゲート電極６との間の絶縁膜８は、９　
Ｍ　Ｖ　／　ｃ　ｍの電界がかかるのでは、この絶縁膜
８の膜質が悪いと、絶縁破壊を起こし、信頼性が低下す
る原因となるので、高耐圧性を有する絶縁膜８を用いる
必要がある。

また、ワード線単位で消去（ブロック消去）する場合、
例えば１行のメモリセル２１−１−１〜２１−１−４の
みを消去する場合はくロウデコーダ２５により選択され
た消去線２３−１のみに、ＣＧ／ＥＧ切換回路２６から
例えば２０Ｖの昇圧電位ＶＥＧを供給し、非選択の消去
線は接地電位に設定する。この時、全てのワード線２２
−１〜２２−３と全ての列線２４−１〜２４−５は、前
記−括消去の場合と同様に、５Ｖまたは接地電位に設定
することにより、１ワ一ド線分のメモリセルのみに浮遊
ゲート電極と消去ゲート電極との間に高電界がかかり、
消去状態となる。

また、メモリセルに対する読出し時には、ロウデコーダ
２５により選択されたワード線および消去線の各電位Ｖ
ＣＧおよび電位ＶＨＧを例えば同時にそれぞれ５■に設
定し、非選択のワード線および消去線は接地電位に設定
する。この場合、ＶＣＧ−５Ｖ、ＶＥＧ−ＯＶ　（接地
電位）に設定してもよいが、上記したようにＶＥＧ−５
Ｖに設定することにより、浮遊ゲート電極と消去ゲート
電極との容量結合により浮遊ゲート電位がＶＥＧｘ　Ｃ
ｅ［’／　ＣＬ　＝１ｖ程度上昇するので、セル電流が
増加し、ＶＥＧ−ＯＶの場合に比べて高速化が可能にな
る。さらに、カラムデコーダ２８およびカラム選択ゲー
ト２９により選択されるメモリセルのドレインに接続さ
れている列線の電位Ｖｄは例えば２■に設定し、上記選
択メモリセルのソースに接続されている列線は接地電位
に設定し、非選択の列線は電位的に浮遊状態に設定する
。

このように選択メモリセルに読出し電圧が印加されるこ
とにより、選択メモリセルのデータの内容が列線に読出
され、センスアンプ回路３ｏにより検知・増幅されて出
力されるようになる。

第４図に示したセルアレイによれば、同一行の隣り合う
セルトランジスタのソース領域およびドレイン領域が共
通に形成されているので、セルの行方向の微細化が可能
であると共にソース・ドレイン領域に対する上層配線の
コンタクト部が少なくなる。

また、上記ソース領域およびドレイン領域が同一列の各
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。

また、同一行の各メモリセルの消去ゲート電極が共通に
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、ワード線単位での消去（
ブロック消去）が可能になり、消去専用のデコーダが不
要になる。

また、消去線の選択方法により、全ビットを一括消去し
たり、ワード線単位で消去（ブロック消去）することが
できる。即ち、各行の消去ゲート電極に選択的に消去電
圧を印加すればブロック消去が可能になり、複数行の消
去ゲート電極を一括接続しておいて共通に消去電圧を印
加し、または、複数行の消去ゲート電極にそれぞれ独立
に同時に消去電圧を印加すことにより、複数行あるいは
全行のセルトランジスタに対して同時に消去を行うこと
が可能である。

次に、第１図（ａ）乃至（ｃ）に示したセルトランジス
タとは消去ゲート電極６の位置が異なるトランジスタを
、ＬＯＣＯＳ法によらずに製造する方法について、ワー
ド線方向に沿うＢ−Ｂ線断面構造を示す第５図（ａ）乃
至（ｅ）および列線方向に沿うＣ−Ｃ線断面構造を示す
第５図（ａ′）乃至（ｅ′）を参照しながら説明する。

第２図（ａ）、（ａ′）乃至（ｃ）、（ａ′）までの工
程と同様の工程を経た後、第５図（ａ）、（ａ′）に示
すように、第１のポリシリコン膜５上にレジスト３１を
パターン形成し、このレジスト３１をマスクとして、第
５図（ｂ）、（ｂ′）に示すように、この第１のポリシ
リコン膜５をセルアレイの行方向に沿って所定幅を有す
るストライプ状にパターニングして浮遊ゲート電極の幅
を決定する。この時、前記埋込み形成されているＣＶＤ
酸化膜９はエツチングされずに残る。この状態で、上記
行方向にストライプ状にパターニングされた第１のポリ
シリコン膜５をマスクとして、基板とは同一導電型の不
純物イオン（例えばボロンＢ＋）を半導体基板内に注入
し、フリンジを持たないｐ＋型の素子分層領域２を形成
して列方向の素子領域を規定する。

次に、前述したように第３の酸化膜（例えばＣＶＤ膜）
９′を堆積し、レジスト３２を塗布し、これらをエツチ
ングして、第５図（ｃ）、（ａ′）に示すように、素子
分離領域２上の基板上に第１のポリシリコン膜５よりや
や低く第３の絶縁膜（例えばＣＶＤ膜）９′を埋め込み
形成する。ここで、第１のポリシリコン膜５よりやや低
く第３の絶縁膜９′を埋込む理由は、後述するように、
浮遊ゲート電極５の上面部の一部がら側面部の一部まで
に対向するように消去ゲート電極６を形成するためであ
る。

次に、第５図（ｄ）、（ｄ′）に示すように、半導体基
板上にトンネル絶縁膜用の第２のゲート絶縁膜８を形成
、さらに、この第２のゲート絶縁膜上に第２のポリシリ
コン膜６を堆積し、この第２のポリシリコン膜６をセル
アレイの行方向に沿って浮遊ゲート電極５の上面部の一
部がら側面部の一部までに対向するように所定幅を有す
るストライプ状にエツチングして消・去ゲート電極６を
形成する。

次に、第５図（ｅ）、（ｅ′）に示すように、半導体基
板上に第３のゲート絶縁膜４を例えば酸化膜／窒化膜／
酸化膜の三層構造で形成し、第３のゲート絶縁膜上に第
３のポリシリコン膜３を堆積し、これをセルアレイの行
方向に沿って浮遊ゲート電極５および消去ゲート電極６
に対向するように所定幅を有するストライプ状にエツチ
ングして制御ゲート電極３を形成する。

上記したような第５図（ａ）乃至（ｅ）および第５図（
ａ′）乃至（ｅ′）に示した方法によれば、形成された
第５図（ｅ）、（ｅ’）に示すセルトランジスタは、浮
遊ゲート電極５の片側の上縁部（エツジ部）から側面部
の一部まで完全に覆うように消去ゲート電極６を形成し
ているので、消去時に上記エツジ部の効果により消去効
率が増加する。

また、素子分離領域２の上方に、２０Ｖ程度の高電圧が
印加される消去ゲート電極６が位置しているが、この素
子分離領域上の基板上に厚い第３の絶縁膜９′を埋込ん
でいるので、この部分の耐圧が高く、信頼性の向上が可
能になっている。

第６図は、第５図（ｅ）、（ｅ′）に示したセルトラン
ジスタの変形例を示しており、隣り合う二層を１組とす
る各組で、消去ゲート電極６′が二層の各セルトランジ
スタに共通となるように、行間に埋込まれている厚い第
３の絶縁膜９′上を完全に覆うように位置して形成され
ている。これによって、２ワ一ド線単位のブロック消去
とか、−括消去を行うタイプのＥＥＦＲＯＭの場合には
、２ワ一ド線単位のブロック消去が可能となる。

また、この２ワ一ド線単位の消去ゲート電極６′の複数
組を一括接続しておく、あるいは、２ワ一ド線単位の消
去ゲート電極６′の複数組に同時に消去電圧を印加する
ことにより、二層以上のワード線のブロック消去が可能
となる。

また、全ての組の消去ゲート電極６′を一括接続してお
くことにより一括消去が可能となる。また、上記したよ
うに、複数行に共通に消去ゲート電極６′を形成してお
くことによって、セルピッチ幅の減少と消去ゲート電極
６′の低抵抗化が可能になり、高集積化、高速化が可能
となる。

第７図（ａ）乃至（ｄ）は、第１図（ａ）乃至（Ｃ）に
示したセルトランジスタとは別のセルトランジスタを用
いたＥＥＦＲＯＭ集積回路におけるセルアレイの一部を
示しており、その平面パターンを第７図（ａ）に示し、
行線（ワード線）方向に沿うＢ−Ｂ線、Ｃ−Ｃ線および
列線（データ線）方向に沿うＤ−Ｄ線の断面構造をそれ
ぞれ第７図（ｂ）、第７図（ｃ）および第７図（ｄ）に
示し、セルトランジスタの等価回路を第７図（ｅ）に示
している。

即ち、このＥ　Ｅ　Ｆ　ＲＯＭ集積回路は、半導体基板
内に設けられたバーズビークを持たない素子分離領域２
により素子分離されたソース領域およびドレイン領域が
形成されているセルトランジスタが行列状に配列されて
なるセルアレイを有している。上記セルトランジスタは
、半導体基板上に三層構造のゲート電極を有しており、
この三層構造のゲート電極は、第３層目のゲート電極３
がそれぞれ高耐圧性を有するゲート絶縁膜４を介して第
１層目のゲート電極５および第２層目のゲート電極６に
対向して設けられ、第１層目のゲート電極５は浮遊ゲー
ト電極であり、第２層目のゲート電極６は消去ゲート電
極として用いられ、第３層目のゲート電極３は制御ゲー
ト電極として用いられている。

ここで、高耐圧性を有するゲート絶縁膜４は、例えば酸
化膜と窒化膜とが二層以上積層された複合膜、または、
酸化膜のみからなり、７は半導体基板表面と浮遊ゲート
電極５との間のゲート絶縁膜、８は浮遊ゲート電極５と
消去ゲート電極６との間のトンネル絶縁膜、９はソース
・ドレイン領域１０上の半導体基板上に埋込まれた絶縁
膜であり、例えばＣＶＤ酸化膜である。９′は素子分離
領域２上の半導体基板上に埋込まれた絶縁膜であり、例
えばＣＶＤ酸化膜である。

消去ゲート電極６および制御ゲート電極３は、互いに平
行に行方向に設けられ、かつ、ソース・ドレイン領域１
０間のチャネル幅方向に直交する方向に設けられている
。また、チャネル領域のチャネル長さ方向に隣り合うセ
ルトランジスタのソース領域およびドレイン領域が共通
に形成されている。

浮遊ゲート電極５は、前記セルトランジスタのソース・
ドレイン領域１０間のチャネル領域のチャネル長より短
く、このチャネル領域上のソース領域側付近（またはド
レイン領域側付近）に浮遊ゲート電極が存在しないオフ
セット部３３を有しており、このオフセット部３３で制
御ゲート電極３がゲート絶縁膜８を介して前記チャネル
領域の一部に対向するように設けられて選択トランジス
タ部Ｔ「が形成されている。

上記したような第７図（ａ）乃至（ｄ）に示したセルト
ランジスタは、第１図（ａ）乃至（Ｃ）に示したセルト
ランジスタと同様な効果が得られる。また、浮遊ゲート
電極５と制御ゲート電極３との間の容量が増加し、書込
み特性が向上する。

しかも、−セルトランジスタのソース領域付近に選択ト
ランジスタ部Ｔ「を有しているので、書込み時、読出し
時に、誤書込み、誤読出しを防止可能なＥＥＦＲＯＭセ
ルを実°現できる。

即ち、このＥＥＰＲＯＭセルの等価回路は第７図（ｅ）
に示すようになり、このＥＥＰＲＯＭセルを第４図に示
したようなセルアレイに用いると、選択メモリセルのデ
ータ書込み中に、選択メモリセルと同一ワード線に接続
されていると共に、選択メモリセルのドレインが接続さ
れている選択列線にソースが接続されている非選択のメ
モリセルにおいて、上記非選択のメモリセルのソース近
傍でホットエレクトロンが発生しても、この非選択のメ
モリセルの浮遊ゲート電極には電子が注入されず、誤書
込みを防止することができる。

また、読出し時には、選択メモリセル点間−列線に接続
されているが非選択のワード線に接続されている非選択
のメモリセルが、過消去により浮遊ゲート電極に過剰の
正電荷が蓄積した場合、浮遊ゲート電極下のチャネルが
反転してデイプレッション型となり、選択メモリセルが
書込み状態であっても消去状態と判断されてしまうこと
がある。

この場合、セルトランジスタが選択トランジスタ部を有
さないと、消去回路により回路的に前記過消去を防止す
るようにしなければならないが、上記したようにセルト
ランジスタが選択トランジスタ部を有すると、過消去に
より浮遊ゲート電極下のチャネルが反転してもソース側
の制御ゲート電極下のチャネルは反転しないので、回路
的に前記過消去を防止することなく誤読出しを防止する
ことができる。

次に、第７図（ａ）乃至（ｅ）に示したセルトランジス
タを、ＬＯＣＯ８法によらずに製造する方法について、
第７図（ａ）中のワード線方向に沿うＢ−Ｂ線断面構造
を示す第８図（ａ）乃至（ｃ）および第７図（ａ）中の
列線方向に沿うＤ−り線断面構造を示す第８図（ａ′）
乃至（ａ′）を参照しながら説明する。

第２図（ａ）、（ａ′）乃至（ｃ）、（ａ′）、第５図
（ａ）、（ａ′）までの工程と同様の工程により、浮遊
ゲート電極５の幅を決め、ｐ生型の素子分離領域２を形
成する。

次に、第２図（Ｃ）、（ａ′）の工程とほぼ同様にして
、第８図（ａ）′、（ａ′）に示すように、素子分離領
域２上の基板上に第１のポリシリコン膜５とほぼ同じ厚
さの第３の絶縁膜（例えばＣＶＤ膜）９”を埋込み形成
する。

次に、第８図（ｂ）、（ｂ′）に示すように、第１のポ
リシリコン膜５のソース領域側付近（またはドレイン領
域側付近）の一端部をエツチングし、前記ソース領域お
よびドレイン領域間のチャネル領域のチャネル長より短
い浮遊ゲート電極５を形成すると同時に、上記チャネル
領域上のソース領域側付近またはドレイン領域側付近に
浮遊ゲート電極が存在しないオフセット部３３を形成す
る。ここで、次に、仮に、半導体基板上にトンネル絶縁
膜用の第２のゲート絶縁膜８を３００人程程度積形成し
た場合、前記オフセット部上は基板であって、ポリシリ
コンからなる浮遊ゲート電極５上よりも酸化レートがほ
ぼ１／２と遅いので、オフセット部３３上にはトンネル
絶縁膜用の第２のゲート絶縁膜８が１５０人程程度か堆
積せず、後述するように形成される消去ゲート電極６に
２０Ｖ程度の高電圧が印加された時にゲート破壊が生じ
てしまう。

そこで、これを避けるために、先ず、第５図（ｂ）、（
ｂ′）の工程と同様の工程により、オフセット部３３の
基板上に浮遊ゲート電極５より低く第４の絶縁膜（例え
ばＣＶＤ膜）９′を埋込み形成する。

次に、半導体基板上にトンネル絶縁膜用の第２のゲート
絶縁膜８を３００人程程度積形成し、この第２のゲート
絶縁膜上に第２のポリシリコン膜６を堆積し、この第２
のポリシリコン膜６をセルアレイの行方向に沿って浮遊
ゲート電極５の一部に対向する部分を有するように所定
幅を有するストライプ状にエツチングして消去ゲート電
極６を形成する。

次に、ここで、仮に、消去ゲート電極６の下部以外の第
４の絶縁膜９′の露出部をそのまま残しておくと、後述
するように形成される選択トランジスタ部Ｔｒの閾値が
高くなり過ぎるので、消去ゲート電極６の下部以外の第
４の絶縁膜９′の露出部を除去する。

次に、第８図（Ｃ）、（Ｃ′）に示すように、半導体基
板上および第４の絶縁膜９′の露出部が除去されたオフ
セット部３３上に、第３のゲート絶縁膜４を例えば酸化
膜／窒化膜／酸化膜の三層構造で形成する。この場合、
ｎ十領域１０上および素子分離領域２上は、厚いＣＶＤ
酸化膜が半分程度残っており、このＣＶＤ酸化膜上に第
３のゲート絶縁膜４が堆積するので、この部分の絶縁耐
圧は十分に確保される。

次に、第３のゲート絶縁膜４上に第３のポリシリコン膜
３を堆積し、この第３のポリシリコン膜３をセルアレイ
の行方向に沿って浮遊ゲート電極らに対向すると共に消
去ゲート電極６に対向するように、所定幅を有するスト
ライプ状にエツチングして制御ゲート電極３を形成する
と同時に、オフセット部３３で第３のゲート絶縁膜４を
介して前記チャネル領域の一部に制御ゲート電極３が対
向してなる選択トランジスタ部Ｔ「を形成する。

第９図（ａ）乃至（ｃ）は、第１図（ａ）乃至（Ｃ）に
示したセルトランジスタとは別のセルトランジスタを用
いたＥＥＰＲＯＭ集積回路におけるセルアレイの一部を
示しており、その平面パターンを第９図（ａ）に示し、
列線（データ線）方向に沿うＢ−Ｂ線および行線（ワー
ド線）方向に沿うＣ−Ｃ線の断面構造をそれぞれ第９図
（ｂ）および第９図（Ｃ）に示している。

即ち、このＥＥＰＲＯＭ集積回路は、半導体基板１内に
設けられたバーズピークを持たない素子分離領域２によ
り素子分離されたソース領域およびドレイン領域が形成
されているセルトランジスタが行列状に配列されてなる
セルアレイを有している。上記セルトランジスタは、半
導体基板上に三層構造のゲート電極を有しており、この
三層構造のゲート電極は、第３層目のゲート電極４３が
高耐圧性を有するトンネル絶縁膜８およびゲート絶縁膜
４４を介して第１層目のゲート電極５および第２層目の
ゲート電極４６に対向して設けられ、第１層目のゲート
電極５は浮遊ゲート電極であり、第２層目のゲート電極
４６は制御ゲート電極として用いられ、第３層目の°ゲ
ート電極４３は消去ゲート電極として用いられている。

ここで、高耐圧性を有するゲート絶縁膜４４は、例えば
酸化膜と窒化膜とが二層以上積層された複合膜、または
、酸化膜のみからなり、７は半導体基板表面と浮遊ゲー
ト電極５との間のゲート絶縁膜、８は浮遊ゲート電極５
と消去ゲート電極４３との間のトンネル絶縁膜、９はソ
ース・ドレイン領域１０上の半導体基板上に埋込まれた
絶縁膜であり、例えばＣＶＤ法により形成されたＣＶＤ
酸化膜、４７は浮遊ゲート電極５と制御ゲート電極４６
との間のゲート絶縁膜である。

消去ゲート電極４３および制御ゲート電極４６は、互い
に平行に行方向に設けられ、かつ、前記ソース領域およ
びドレイン領域間のチャネル領域のチャネル幅方向に直
交する方向に設けられている。また、上記チャネル領域
のチャネル長さ方向に隣り合うセルトランジスタのソー
ス領域およびドレイン領域が共通に形成されている。

そして、上記セルアレイは、同一行の隣り合うセルトラ
ンジスタのソース領域およびドレイン領域が共通に形成
されており、共通に形成されたソース・ドレイン領域１
０が同一列の各メモリセルに共通に列方向に形成されて
列線（データ線）となっており、同一行の各メモリセル
の消去ゲート電極４３が共通に行方向に形成されて消去
線が形成されていると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極４６が共通に行方向に形成さ
れてワード線（制御ゲート線）が形成されている。

上記したような第９図（ａ）乃至（ｃ）に示したセルト
ランジスタも、前記したような第１図（ａ）乃至（Ｃ）
に示したセルトランジスタと同様な効果が得られる。し
かも、隣り合う二層を１組とする各組で、消去ゲート電
極４３が二層の各セルトランジスタに共通に形成されて
いるので、２ワ一ド線単位のブロック消去が可能となる
。

また、消去ゲート電極４３を複数組の各行の各セルトラ
ンジスタに共通に形成しておく、あるいは、この２ワ一
ド線単位の消去ゲート電極４３の複数組を共通接続して
お°く、あるいは、隣り合う三行以上を１組とする各組
で消去ゲート電極４３を各行の各セルトランジスタに共
通に形成しておく、あるいは、複数ワード線単位の消去
ゲート電極４３の抜、数組に同時に消去電圧を印加する
ことにより、三行以上のワード線のブロック消去が可能
となる。

また、各行あるいは複数行の消去ゲート電極４３を一括
接続しておく、あるいは、全ての行の各セルトランジス
タに共通に消去ゲート電極４３を形成しておくことによ
り一括消去が口■能となる。

また、上記したように、複数行に共通に消去ゲート電極
４３を形成しておくことによって、セルピッチ幅の減少
と消去ゲート電極の低抵抗化が可能になり、高集積化、
高速化が可能となる。

また、上記したように消去ゲート電極が二層の各セルト
ランジスタに共通に形成されたＥＥＦＲＯＭセルを用い
て、第４図に示したようなセルアレイとほぼ同様に、第
１０図に示すようにセルアレイを構成することができる
。ここで、４０−１−１〜４０−４−４はメモリセル、
ＷＬＩ〜ＷＬ４はワード線、ＥＬＩおよびＥＬ２は消去
線、ＤＬ１〜ＤＬ５は列線である。この第１０図に示し
たセルアレイも、第２図に示したようなセルアレイとほ
ぼ同様の効果が得られる。

次に、第９図（ａ）乃至（Ｃ）に示したセルトランジス
タを、ＬＯＣＯＳ法によらずに製造する方法について、
第９図（ａ）中の列線方向に沿うＢ−Ｂ線断面構造を示
す第１１図（ａ）乃至（ｆ）および第９図（ａ）中の行
線方向に沿うＣ−Ｃ線断面構造を示す第１１図（ａ′）
乃至（ｆ′）を参照しながら説明する。

先ず、第１１図（ａ）、（ａ′）に示すように、例えば
ｐ型の半導体基板１の表面の全面に、セルトランジスタ
の閾ｌｉｌ！　＠Ｈのためにイオン注入した後、第１の
ゲート絶縁膜（例えば熱酸化膜）７を３００人程変形成
し、この第１のゲート絶縁膜上に第１のポリシリコン膜
５を堆積し、これをセルアレイの列方向に沿う所定幅を
有するストライプ状にパターニングして浮遊ゲート電極
の長さを決定する。

次−に、上記列方向にストライプ状にパターニングされ
た第１のボ１フシリコン膜５をマスクとして、前記半導
体基板内に基板とは逆導電型で高濃度ｎ“の不純物拡散
領域を形成してセルトランジスタのソース・ドレイン領
域１０を形成する。

次に、前記ストライプ状にパターニングされた第１のポ
リシリコン膜相互間の基板上（ｎ中領域１０上の基板上
）に第１のポリシリコン膜５とほぼ同じ厚さの第１の絶
縁膜９を埋込み形成する。この場合、先ず、第１１図（
ｂ）、（ｂ′）に示すように、第１のポリシリコン膜５
より厚いＣＶＤ酸化膜９を形成する。そして、この厚い
ＣＶＤ酸化膜上にレジスト３１を表面が平坦になるよう
に塗布する。このレジスト３１は、ＣＶＤ酸化膜９との
エツチング比が１：１であるようなものを用いる。

そこで、レジスト３１とＣＶＤ酸化膜９とを同時に、第
１のポリシリコン膜５の上面までエツチングすることに
より、第１１図（ｃ）、（ａ′）に示すように、第１の
ポリシリコン膜５とほぼ同じ厚さのＣＶＤ酸化膜９をｎ
中領域１０上の基板−上に埋込むことができる。

次に、第１１図（ｄ）、（ｄ′）に示すように、半導体
基板上に第２のゲート絶縁膜（例えば酸化膜／窒化膜／
酸化膜の三層構造または酸化膜のみ）４７を形成する。

さらに、この第２のゲート絶縁膜上に第２のポリシリコ
ン膜４６を堆積し、この第２のポリシリコン膜上に第３
のゲート絶縁膜（例えば酸化膜／窒化膜／酸化膜の三層
構造または酸化膜のみ）４４を形成する。

次に、第３のゲート絶縁膜４４上にレジストをパターン
形成し、このレジストをマスクとして、第１１図（ｅ）
、（ｅ′）に示すように、この第３のゲート絶縁膜４４
と第２のポリシリコン膜４６と第２のゲート絶縁膜４７
と第１のポリシリコン膜６とをセルアレイの行方向に沿
って所定幅を有するストライプ状にパターニングし、制
御ゲート電極の幅および浮遊ゲート電極の幅を決定する
と同時に、二層構造の制御ゲート電極および浮遊ゲート
電極を形成する°。この時、埋込み形成されているＣＶ
Ｄ酸化膜９はエツチングされずに残り、素子分離領域２
の予定領域が露出する。

この状態で、上記行方向にストライプ状にパタニングさ
れた第２の絶縁膜４４をマスクとして、基板とは同一導
電型の不純物イオンを半導体基板内に注入し、バーズビ
ークを持たないｐ中型の素子分離領域２を形成して列方
向の素子領域を規定する。この時、ｎ　＋ｅＲ域１０は
、その上側の厚いＣＶＤ酸化膜９により保護されるので
、上記イオン注入の影響を受けない。

次に、第１１図（ｆ）、（ｆ′）に示すように、前記二
層構造のゲート電極の側面部を含む半導体基板上にトン
ネル絶縁膜用の第４のゲート絶縁膜８を３００人程変形
成する。

次に、この第４のゲート絶縁膜８上に第３のポリシリコ
ン膜４３を堆積し、これをセルアレイの行方向に沿って
ストライプ状にエツチングして浮遊ゲート電極５の側面
部の片側および制御ゲート電極４６の側面部に対向する
部分を有する消去ゲート電極４３を形成する。この場合
、消去ゲート電極４３は浮遊ゲート電極５の側面部に対
向すればよく、消去ゲート電極４３と浮遊ゲート電極５
とのマスク合わせずれによる影響を考えなくてよい。

上記したような第１１図（ａ）乃至（ｆ）および第１１
図（ａ′）乃至（ｆ′）に示した方法によれば、第２図
（ａ）乃至（ｊ）および第２図（ａ′）乃至（ｊ′）に
示した方法と同様の効果が得られる。

また、浮遊ゲート電極５と消去ゲート電極４３との間の
トンネル絶縁ｌｌｌ８は、前述したように消去時に高電
界が印加されるので高い信頼性が要求されるが、第１１
図のセルトランジスタでは、前記二層構造のゲート電極
の側面部を含む半導体基板上にトンネル絶縁膜８を成長
させた後、直ぐにこのトンネル絶縁膜上に第３のポリシ
リコン膜４３を堆積するので、二度酸化や重ね酸化など
の膜質を悪化させる工程はなく、信頼性の高いトンネル
絶縁膜８を形成することができる。

次に、第９図（ａ）乃至（Ｃ）に示したセルトランジス
タとは制御ゲート電極および消去ゲート電極の位置が異
なるセルトランジスタを、ＬＯＣＯＳ法によらずに製造
する方法について、列線方向に沿う断面構造を示す第１
２図（ａ）乃至（ｋ）およびワード線方向に沿う断面構
造を示す第１２図（ａ′）乃至（ｋ′）を参照しながら
説明する。

前記した１１図（ａ）乃至（Ｃ）および第１１図（ａ′
）乃至（ａ′）までの工程と同様に、１２図（ａ）乃至
（ｃ）および第１２図（ａ′）乃至（ａ′）までの工程
を経た後、第１のポリシリコン膜上にレジストをパター
ン形成し、このレジストをマスクとして、第１２図（ｄ
）、（ａ′）に示すように、この第１のポリシリコン膜
５をセルアレイの行方向に沿って所定幅を有するストラ
イプ状にパターニングして浮遊ゲート電極の幅を決定す
る。この時、前記埋込み形成されているＣＶＤ酸化膜９
は、エツチングされずに残る。

この状態で、上記行方向にストライプ状にパターニング
された第１のポリシリコン膜５およびＣＶＤ酸化膜９を
マスクとして、基板とは同一導電型の不純物イオンを半
導体基板内に注入し、バーズビークを持たないｐ中型の
素子分離領域２を形成して列方向の素子領域を規定する
。

次に、ｆｓｓ図（ｂ）、（ｂ′）の工程とほぼ同様にし
て、第１２図（ｅ）　　　（ｅ’）および第１２図（ｆ
）、（ｆ′）に示すように、第２の絶縁膜（例えばＣＶ
Ｄ膜）９′を例えば１０００人程度堆積した後、レジス
ト３２を表面が平坦になるように塗布してパターニング
し、さらに、第１のポリシリコン膜５の上面が露出する
まで第３の絶縁膜９′をエツチングして素子分離領域２
上の基板上に第１のポリシリコン膜５よりやや低く第３
の絶縁膜９′を埋込み形成する。ここで、第１のポリシ
リコン膜５よりやや低く第３の絶縁膜９′を埋込む理由
は、後述するように、浮遊ゲート電極５の上面部の一部
から側面部の一部までに対向するように制御ゲート電極
４６を形成するためである。

次に、第１２図（ｇ）　−（ｇ’　）に示すように、半
導体基板上に第２のゲート絶縁膜（例えば酸化膜／窒化
１１ｋ／酸化膜の三層構造）４８を形成する。

さらに、この第２のゲート絶縁膜４８上に第２のポリシ
リコン膜４６を堆積し、この第２のポリシリコン膜４６
をセルアレイの行方向に沿って浮遊ゲート電極５の上面
部の一部から側面部の一部までに対向するように所定幅
を有するストライプ状にエツチングし、第１２図（ｈ）
、（ｈ′）に示すように、制御ゲート電極４６を形成す
る。

次に、第１２図（ｉ）、（ｉ“）に示すように、制御ゲ
ート電極４６を覆うように半導体基板上に第３のゲート
絶縁膜（例えば酸化膜のみ）４４を５００〜１０００人
で形成する。この場合、この第３のゲート絶縁膜４４は
所定の耐圧が得られる範囲で可能なかぎり薄い方が特性
上好ましい。この時、前記した例えば酸化Ｈ／窒化Ｊｌ
ｌ／酸化膜の三層構造を有する第２のゲート絶縁膜４８
上は、殆んど酸化しない。

次に、第１２図（ｊ）、（ｊ′）に示すように、前記第
３のゲート絶縁膜４４により覆われている制御ゲート電
極４６の下部以外の第２のゲート絶縁膜４８の露出部を
浮遊ゲート電極５の上面の一部が露出するまでエツチン
グする。この時のエツチングガスは、窒化膜のエツチン
グ比の大きいガスを使用することにより、第３のゲート
絶縁膜４４は殆んどエツチングされない。

次に、第１２図（ｋ）、（ｋ′）に示すように、露出し
た浮遊ゲート電極５上にトンネル絶縁膜用の第４のゲー
ト絶縁膜（例えば酸化膜のみ）８を３００人程変形成す
る。この後、半導体基板上に第３のポリシリコン膜４３
を堆積し、これをセルアレイの行方向に沿ってストライ
プ状にエツチングして浮遊ゲート電極５の上面部および
制御ゲート電極４６の側面部に対向する部分を有する消
去ゲート電極４３を、例えば各行毎に分離して形成する
。この場合、消去ゲート電極４３はトンネル絶縁膜８上
を覆っていればよく、消去ゲート電極４３と°浮遊ゲー
ト電極５とのマスク合わせずれによる影響を考えなくて
よい。

上記したような第１２図（ａ）乃至（ｋ）および第１２
図（ａ′）乃至（ｋ′）に示した方法によれば、第５図
（ａ）乃至（ｅ）および第５図（ａ′）乃至（ｅ′）に
示した方法と同様の効果が得られる。また、第１２図（
ｋ）および第１２図（ｋ′）に示すように形成されたメ
モリセルは、第４図に示したセルアレイを構成でき、制
御ゲート電極４６と消去ゲート電極４３との間の第３の
ゲート絶縁膜４４が５００〜１００Ｏ人程度と厚いので
、消去時の選択ワード線を接地電位にしても問題ない。

また、素子分離領域２の上方に、２０Ｖ程度の高電圧が
印加される消去ゲート電極４３が位置しているが、この
素子分離領域上の基板上に厚い第２の絶縁膜９′を埋込
んでいるので、この部分の耐圧が高く、信頼性の向上が
可能になっている。

第１３図は、第９図（ａ）乃至（ｃ）に示したセルトラ
ンジスタとは別のセルトランジスタを用いｔニーＥＥＰ
ＲＯＭ集積回路におけるセルアレイの一部における行線
（ワード線）方向に沿う選択トランジスタ部の断面構造
を示している。

即ち、このセルアレイのセルトランジスタは、第１２図
に示したメモリにおいて、浮遊ゲート電極を、前記セル
トランジスタのソース・ドレイン領域間のチャネル領域
のチャネル長より短くして、このチャネル領域上のソー
ス領域側付近（またはドレイン領域側付近）に浮遊ゲー
ト電極が存在しないオフセット部を設け、このオフセッ
ト部で前記制御ゲート電極がゲート絶縁膜を介して前記
チャネル領域の一部に対向する選択トランジスタ部を設
けている点が異なる。

上記したような第１３図に示したセルトランジスタは、
第９図＜ａ）乃至（Ｃ）に示したセルトランジスタと同
様な効果が得られる。しがも、セルトランジスタのソー
ス領域付近に選択トランジスタ部を有しているので、こ
のＥＥＦＲＯＭセルを第４図に示したようなセルアレイ
に用いると、前述したように第７図（ａ）乃至（ｅ）に
示したＥＥＦＲＯＭセルを用いた時と同様に、書込み時
、読出し時に、誤書込み、誤読出しを防止可能なＥＥＦ
ＲＯＭセルを実現°できる。

次に、第１３図に示したセルトランジスタを、ＬＯＣＯ
８法によらずに製造する方法について説明する。第１１
図（ａ）、（ａ′）乃至（Ｃ）、（ａ′）までの工程と
同様の工程により、浮遊ゲート電極５の幅を決め、ｎ＋
型のソース・ドレイン領域１０を形成する。次に、この
ソース・ドレイン頭載１０上の基板上に第１のポリシリ
コン膜５とほぼ同じ厚さの第１の絶縁膜（例えばＣＶＤ
膜）を埋込み形成する。

次に、第１のポリシリコン膜５のソース領域側付近（ま
たはドレイン領域側付近）の一端部をストライプ状にエ
ツチングし、前記ソース・ドレイン領域間のチャネル領
域のチャネル長より短い浮遊ゲート電極５を形成すると
同時に、上記チャネル領域上のソース領域側付近または
ドレイン領域側付近に浮遊ゲート電極が存在しないオフ
セット部３３を形成する。

次に、第１１図（ｄ）、（ｄ′）乃至（ｅ）、（ｅ′）
のように半導体基板上およびオフセット部３３上に第２
のゲート絶縁膜４８を例えば酸化膜／窒化膜／酸化膜の
三層構造で形成し、この第２のゲート絶縁膜４８上に第
２のポリシリコン膜４６を堆積し、この第２のポリシリ
コン膜４６をセルアレイの行方向に沿って浮遊ゲート電
極５と同時に所定幅を有するストライプ状にエツチング
して制御ゲート電極４６およびｒ＄遊アゲート電極５形
成すると同時に、オフセット部３３で第２のゲート絶縁
膜４８を介して前記チャネル領域の一部に制御ゲート電
極４６が対向してなる選択トランジスタ部Ｔ「を形成す
る。

次に、第１１図（ｆ）、（ｆ′）の工程と同様の工程に
より、第３のゲート絶縁膜４４、トンネル絶縁膜用の第
４のゲート絶縁膜８、消去ゲート電極４３を形成する。

なお、前記各実施例の不揮発性半導体メモリにおいて、
セルトランジスタとして、第１４図に示すように、ソー
ス領域またはドレイン領域におけるチャネル領域に近い
部分１０′の不純物濃度が残りの部分１０の不純物濃度
よりも薄くなったライト・ドープト・ドレイン（ＬＤＤ
）構造を有するものであってもよい。

第１５図（ａ）および（ｂ）は、上記ＬＤＤ構造を有す
るセルトランジスタを、ＬＯＣＯ３法によらずに製造す
る方法の第１実施例について、セルアレイのワード線方
向に沿う断面構造を示している。

即ち、先ず、第１５図（ａ）に示すように、例えばｐ型
の半導体基板１の表面の全面に、セルトランジスタの閾
値制御のためにイオン注入した後、第１のゲート絶縁膜
（例えば熱酸化膜）７を３００人程変形成し、この第１
のゲート絶縁膜７上に第１のポリシリコン膜５を堆積す
る。次に、第１のポリシリコン膜５をセルアレイの列方
向に沿う所定幅を有するストライプ状にパターニングし
て浮遊ゲート電極の長さを決定する。

次に、上記列方向にストライプ状にパターニングされた
第１のポリシリコン膜５をマスクとして、前記半導体基
板内に基板とは逆導電型の不純物イオンを注入してソー
ス領域およびドレイン領域に低濃度ｎ−の不純物拡散領
域１０′を形成する。

次に、第１５図（ｂ）に示すように、例えばソース領域
のチャネル領域端部付近を覆うようにレジスト３２を形
成し、このレジスト３２をマスクとして、基板とは逆導
電型の不純物イオンを注入して、ソース領域およびドレ
イン領域に高濃度ｎ＋の不純物拡散領域１０を形成する
と、ソース側にＬＤＤ構造が形成される。この後は、レ
ジスト３２を除去し、前述した工程と同様の工程により
、セルトランジスタを完成する。

第１６図（ａ）乃至（ｃ）は、上記ＬＤＤ構造を有する
セルトランジスタを、ＬＯＣＯ８法によらずに製造する
方法の第２実施例について、セルアレイのワード線方向
に沿う断面構造を示している。

即ち、先ず、前記第１５図（ａ）および（ｂ）に示した
工程により、第１のポリシリコン膜５をパターニングし
て浮遊ゲート電極の長さを決定し、この第１のポリシリ
コン膜５をマスクとして、前記半導体基板内に基板とは
逆導電型の不純物イオンを注入してソース領域゛および
ドレイン領域に低濃度ｎ−の不純物拡散領域１０′を形
成する。

次に、第１６図（ａ）に示すように、半導体基板上にＣ
ＶＤ酸化膜３４を堆積する。次に、ＣＶＤ酸化膜３４を
ＲＩＥ法（反応性イオンエツチング法）により最適条件
で異方的にエツチングすることにより、第１６図（ｂ）
に示すように、第１のポリシリコン膜５の長さ方向の両
端面のみにＣＶＤ酸化膜３４を残す。次に、第１のポリ
シリコン膜５の長さ方向の一端面のＣＶＤ酸化膜３４を
レジスト３２によりマスクし、残りの一端面のＣＶＤ酸
化膜３４を除去する。

次に、レジスト３２を除去し、第１６図（Ｃ）に示すよ
うに、残っているＣＶＤ酸化膜３４をマスクとして、基
板とは逆導電型の不純物イオンを注入してソース領域お
よびドレイン領域に高濃度ｎ＋の不純物拡散領域１０を
形成すると、ソース側またはドレイン側にＬＤＤ構造が
形成される。

この後は、前述した工程と同様の工程により、セルトラ
ンジスタを完成する。

なお、上記した第１６図（ａ）乃至（ｃ）の方法は、工
程が多少複雑になるが、低濃度ローの不純物拡散領域１
０′を、ＣＶＤ酸化膜３４やＲＩＥ時の条件により制御
でき、マスク合わせのずれのないＬＤＤ構造を形成でき
る。

また、上記した第１５図（ａ）、（ｂ）および第１６図
（ａ）乃至（ｃ）の方法において、低濃度ｎ−の不純物
拡散領域１０７を形成するためのイオン注入と高濃度ｎ
＋の不純物拡散領域１０を形成するためのイオン注入と
の順序を入れ替えてもよい。

また、本実施例によれば、書込み時に選択メモリセルと
行方向に隣り合い、選択メモリセルのドレインとソース
を共有する非選択メモリセルにおいて、ソース側がＬＤ
Ｄ構造となっているため、ホットエレクトロンが発生し
に＜＜、誤書込みの信頼性が向上する。

［発明の効果〕 上述したように本発明によれば、非常に微細なセルの加
工が可能となって高集積化が可能となり、しかも、電気
的消去が可能なＥＥＰＲＯＭセルを有する不揮発性半導
体メモリおよびその製造方法を実現することができる。

即ち、本発明のメモリにおけるセルトランジスタは、半
導体基板上に消去ゲート電極を含む三層構造のゲート電
極を有しているので、電気的に消去可能であり、しかも
、制御ゲート電極が高耐圧性を６するゲート絶縁膜を介
して浮遊ゲート電極に対向してので、信頼性の高いＥＥ
ＦＲＯＭセルを実現できる。

また、上記セルトランジスタは、ＬＯＣＯ８法によらず
に形成されたバーズビークを持たない素子分離領域によ
り素子分離されており、ゲートのフリンジ部分も形成す
ることがなく、セル面積が従来のＥＦＲＯＭセルと同程
度に小さくて高集積化が可能である。

また、上記セルトランジスタは、チャネル閉域のチャネ
ル長さ方向に隣り合うセルトランジスタのソース領域お
よびドレイン領域が共通に形成されているので、ソース
領域およびドレイン領域と上層配線とのコンタクト部の
数を減らすことができ、更に高集積化が可能である。

また、浮遊ゲート電極の片側の上縁部（エツジ部）から
側面部の一部まで完全に覆うように消去ゲート電極を形
成すると、消去時に上記エツジ部の効果により消去効率
が増加する。

また、素子分離領域の上方に、２０Ｖ程度の高電圧が印
加される消去ゲート電極が位置しても、この素子分離領
域上の基板上に厚いの絶縁膜を埋込んでいるので、この
部分の耐圧が高く、信頼性の向上が可能になっている。

また、上記したようなＥＥＦＲＯＭセルは、消去に際し
て、消去ゲート電極に高電圧を印加するものであるが、
浮遊ゲート電極下の第１ゲート酸化膜の膜厚を薄くする
必要がなく、書込み特性に影響する制御ゲート電極と浮
遊ゲートとの間の容量が減少することなく、ＥＰＲＯＭ
セル並みの書込み特性が十分に得られる。

また、上記したようなＥＥＦＲＯＭセルを用いたＥＥＦ
ＲＯＭ集積回路は、パッケージに紫外線照射用の窓を設
ける必要がなく、プラスチックパッケージに封止でき、
安価になり、これをプリント基板上に実装してシステム
製品に応用した場合は、プリント基板上でデータの書換
えが可能になり、非常に使い易くなる。

また、本発明のメモリにおけるセルアレイによれば、同
一行の隣り合うセルトランジスタのソース領域およびド
レイン領域が共通に形成されているので、セルの行方向
の微細化が可能であると共にソース・ドレイン領域に対
する上層配線のコンタクト部が少なくなる。

また、上記ソース領域およびドレイン領域が同一列の各
メモリセルに共通に列方向に形成されているので、ソー
ス・ドレイン領域に対する上層配線のコンタクト部が一
層少なくなる。

また、同一行の各メモリセルの消去ゲート電極が共通に
行方向に形成されると共に、これに平行に同一行の各メ
モリセルの制御ゲート電極が共通に行方向に形成されて
いるので、消去ゲート電極および制御ゲート電極を共通
のデコーダにより選択制御し、ワード線単位での消去（
プロ・ツク消去）が可能になり、消去専用のデコーダが
不要になる。

また、消去線の選択方法により、全ビットを一括消去し
たり、ワード線単位で消去（プロ・ツク消去）すること
ができる。即ち、各行の消去ゲート電極に選択的に消去
電圧を印加すればブロック消去が可能になり、複数行の
消去ゲート電極を一括接続しておいて共通に消去電圧を
印加し、または、複数行の消去ゲート電極にそれぞれ独
立に同時に消去電圧を印加すことにより、複数行あるい
は全ての行のセルトランジスタに対して同時に消去を行
うことが可能である。

また、隣り合う二層を１組とする各組で、消去ゲート電
極が二層の各セルトランジスタに共通となるように形成
することによって、２ワ一ド線単位のブロック消去とか
、−括消去を行うタイプのＥＥＰＲＯＭの場合には、２
ワ一ド線単位のブロック消去が可能となり、セルピッチ
幅の減少と消去ゲート電極の低抵抗化が可能になり、高
集積化、高速化が可能となる。

また、セルトランジス・夕のソース領域またはドレイン
領域付近に選択トランジスタ部を形成しておくことによ
り、書込み時、読出し時に、誤書込み、誤読出しを防止
可能なＥＥＦＲＯＭセルを実現できる。

また、浮遊ゲート電極と消去ゲート電極との間のトンネ
ル絶縁膜は、消去時に高電界が印加されるので高い信頼
性が要求されるが、本発明方法では、二度酸化や重ね酸
化などの膜質を悪化させる工程はなく、良質で信頼性の
高いトンネル絶縁膜を形成することができる。

また、ソース領域およびドレイン領域および素子分離領
域をそれぞれゲートとなるポリシリコンをマスクとして
形成するので、マスク合わせの余裕を考慮する必要がな
く、この点でもセル面積の縮小化と高集積化が可能であ
る。

【図面の簡単な説明】

第１図（ａ）は本発明の不揮発性半導体メモリの第１実
施例におけるセルアレイの一部の平面パターンを示す図
、第１図（ｂ）および第１図（ｃ）はそれぞれ同図（ａ
）中のＢ−Ｂ線およびＣ−Ｃ線に沿う断面図、第２図（
ａ）乃至（ｊ）および第２図（ａ′）乃至（ｊ′）は本
発明の不揮発性半導体メモリの製造方法の第１実施例を
示す行線方向および列線方向に沿う断面図、第３図（ａ
）、（ｂ）は第２図に示した方法の一部の変形例を示す
断面図、第４図は第１図に示したセルアレイおよびその
周辺回路の一部を示す回路図、第５図（ａ）乃至（ｅ）
および第５図（ａ′）乃至（ｅ′）は本発明製造方法の
第２実施例の製造方法を示す断面図、第６図は第５図（
ｅ）、（ｅ′）に示したセルトランジスタの変形例を示
す断面図、第７図（ａ）は本発明の不揮発性半導体メモ
リの他の実施例におけるセルアレイの一部の平面パタ−
ンを示す図、第７図（ｂ）乃至第７図（ｄ）はそれぞれ
同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ線およびＤ−Ｄ線
に沿う断面図、第７図（ｅ）は同図（ａ）乃至（ｄ）に
示したセルトランジスタの等価回路を示す回路図、第８
図（ａ）乃至（ｃ）および第８図（ａ′）乃至（ａ′）
は本発明製造方法の第３実施例として・第７図に示した
セルトランジスタの製造方法を示す断面図、第９図（ａ
）は本発明の不揮発性半導体メモリのさらに他の実施例
におけるセルアレイの一部の平面パターンを示す図、第
９図（ｂ）および第９図（ｃ）はそれぞれ同図（ａ）中
のＢ−Ｂ線およびＣ−Ｃ線に沿う断面図、第１０図は第
９図に示したセルアレイの一部を示す回路図、第１１図
（ａ）乃至（ｆ）および１１図（ａ′）乃至（ｆ′）は
本発明製造方法の第４実施例として第９図に示したセル
トランジスタの製造方法を示す断面図、第１２図（ａ）
乃至（ｋ）および第１２図（ａ′）乃至（ｋ′）は本発
明製造方法の第５実施例を示す断面図、第１３図は本発
明の不揮発性半導体メモリのさらに他の実施例における
セルアレイの一部のワード線方向に沿う断面図、第１４
図は本発明の不揮発性半導体メモリのさらに他の実施例
におけるセルトランジスタの一例を示す断面図、第１５
図（ａ）および（ｂ）は第１４図のセルトランジスタの
製造方法の第１実施例を示す断面図、第１６図（ａ）乃
至（Ｃ）は第１４図のセルトランジスタの製造方法の第
２実施例を示す断面図は、第１７図（ａ）は従来のＥＦ
ＲＯＭセルの平面パターンを示す図、第１７図（ｂ）お
よび第１７図（ｃ）はそれぞれ同図（ａ）中のＢ−Ｂ線
およびＣ−Ｃ線に沿う断面図である。 １・・・・・・半導体基板、２・・・・・・素子分離領
域（ｐ”領域）、３．４６・・・・・・制御ゲート電極
、４．４４．４７．４８・・・・・・ゲート絶縁膜、５
・・・・・・浮遊ゲート電極、６．４３・・・・・・消
去ゲート電極、７・・・・・・第１ゲート絶縁膜、８・
・・・・・トンネル絶縁膜、９．９′９“　３４・・・
・・・ＣＶＤ絶縁膜、１０・・・・・・ソース・ドレイ
ン領域（ｎ″″領域）、１０’　・・・・・・ソース・
ドレイン領域（ｎ−領域）、１１〜１５．３１．３２・
・・・・・レジスト、２１−１−１〜２１−３−４．４
０−１−１〜４０−４−４・・・・・・メモリセル、２
２−１〜２２−３、ＷＬ１〜ＷＬ４・・・・・・ワード
線、２３−１〜２３−３、ＥＬＩ、ＥＬ２・・・・・・
消去線、２４−１〜２４−５、ＤＬ１〜ＤＬ５・・・・
・・列線、３３・・・・・・オフセット部。 出願人代理人　弁理士　鈴江武彦 第 図（ｄ） 第 閏（９） 第 図（ｈ） 第 図（ｄ） 第２図（９′） 第　２　図（ｈ） 第 図（ｅ） 第 図（ｆ） 第 図（ｉ） 第 ２図（ｊ） 第　２　図（ｅ′） 第２　図（ｆ′） 第 図（ｉ） 第２図（ｊ） 第 図（ｂ） 第 図（Ｃ） 第 図（ｄ） 第 図（ビ） 第 図（ｄ） 第 図（ｅ） 第５図（ｅ′） 第 図 第 図（ｂ） 第 図（Ｃ） 第 図（ａ） 第 図（ｄ） 第 図（ｅ） 第 １！Ｍ（ａ） 第 図（ａ′） 第 図（ｂ） 第８　図（ｂ′） 第 図（Ｃ） 第　８　図（ど） ＬＩ Ｌ２ Ｌ３ Ｌ４ Ｌ５ 第 図 コ 第 図 第１１ 図 （ａ） （ｅ′） 第１２図 第 図 第 図 手続補正帯 平成元年　２１１２０日 特許庁長官　吉　１）文　毅　殿 １、事件の表示 特願昭６３−２６３１６４号 ２、発明の名称 不揮発性半導体メモリおよびその製造方法３、補正をす
る者 事件との関係　特許出願人 （３０７）　　株式会社　東　芝 （ほか１名） ４、代理人 東京都千代田区霞が関３丁目７番２号 ７、補正の内容 （１）明細書の第２０頁第１７行目および第２０行目、
第２１頁第１行目にそれぞれ「第１７図」とあるを「第
２２図」と訂正する。 （２）明細書の第３７頁第７行目に［第２図（ａ′）乃
至（ｊ’）Ｊとあるを［第３図（ａ）乃至（ｊ）」と訂
正する≦ （３）同頁第９行目にｒ　（ａ’　）Ｊとあるを「第３
図（ａ）」と訂正する。 （４）明細書の第３８頁第１行目にｒ　（ｂ’　）　Ｊ
とあるを「第３図（ｂ）」と訂正する。 （５）同頁第７行目にｒ　（ｃ’　）Ｊとあるを「第３
図（Ｃ）」と訂正する。 （６）明細書の第３９頁第１行目にｒ　（ｄ’　）　Ｊ
とあるを「第３図（ｄ）」と訂正する。 （７）同頁第４行目にｒ　（ｅ’　）Ｊとあるを「第３
図（ｅ）」と訂正する。 （８）同頁第１１行目にｒ　（ｆ′）Ｊとあるを「第３
図（ｆ）」と訂正する。 （９）明細書の第４０頁第１１行目に ｒ　（ｇ’　）Ｊとあるを「第３図（ｇ）」と訂正する
。 （１０）同頁第１８行目にｒ　（ｈ’　）Ｊとあるを「
第３図（ｈ）」と訂正する。 （１１）明細書の第４１頁第６行目に ｒ　（ｉ’　）Ｊとあるを「第３図（ｉ）」と訂正する
。 （１２）同頁第１３行目にｒ　（ｊ’　）Ｊとあるを「
第３図（ｊ）」と訂正する。 （１３）明細書の第４３頁第１行目および第７行目、第
４４頁第６行目にそれぞれ「第２図」とあるを［第２図
および第３図」と訂正する。 （１４）明細書の第４４頁第９行目に ｒ　（ｇ’　）Ｊとあるを「第３図（ｇ）」と訂正する
。 （１５）同頁第１０行目および第１６行目にそれぞれ「
第３図」とあるを「第４図」と訂正する。 （１６）明細書の第４４頁第１９行目、第４５頁第１６
行目および第５０頁第１７行目にそれぞれ「第４図」と
あるを「第５図」と訂正する。 （１７）明細書の第５２頁第８行目に「第５図」とある
を「第６図」と訂正する。 （１８）同頁第９行目ないし第１０行目にわたって「第
５図（ａ′）乃至（ｅ’）Ｊとあるを「第７図（ａ）乃
至（ｅ）」と訂正する。 （１９）同頁第１１行目に「第２図（ａ）、（ａ′）乃
至（ｃ）、（′ｃ′）」とあるを［第２図（ａ）乃至（
Ｃ）、第３図（ａ）乃至（Ｃ）」と訂正する。 （２０）同頁第１２行目ないし第１３行目にわたって「
第５図（ａ）、（ａ’）Ｊとあるを「第６図（ａ）、第
７図（ａ）」と訂正する。 （２１）同頁第１５行目に「第５図（ｂ）、（ｂ’　）
Ｊとあるを「第６図（ｂ）、第７図（ｂ）」と訂正する
。 （２２）明細書の第５３頁第９行目に「第５図（Ｃ）、
（ｃ’）Ｊとあるを「第６図（Ｃ）、第７図（Ｃ）」と
訂正する。 （２３）同頁第１８行目に［第５図（ｄ）、（ｄ’）Ｊ
とあるを「第６図（ｄ）、第７図（ｄ）」と訂正する。 （２４）明細書の第５４頁第７行目に［第５図（ｅ）、
（ｅ’）Ｊとあるを「第６図（ｅ）、第７図（ｅ）」と
訂正する。 （２５）同頁第１５行目に「第５図」とあるを「第６図
」と訂正する。 （２６）同頁第１６行目に「第５図（ａ　　）乃至（ｅ
’）Ｊとあるを「第７図（ａ）乃至（ｅ）」と訂正する
。 （２７）同頁第１７行目に「第５図（ｅ）、（ｅ’　）
Ｊとあるを「第６図（ｅ）、第７図（ｅ）」と訂正する
。 （２８）明細書の第５５頁第８行目に「第６図」とある
を「第８図」と訂正する。 （２９）同頁第８行目に［第５図（ｅ）（ｅ’）Ｊとあ
るを「第６図（ｅ）　　第７図（ｅ）」と訂正する。 （３０）明細書の第５６頁第８行目、第１２行目、第１
４行目ないし第１５行目、第１５行目および第１６行目
、第５８頁第１９行目、第５９頁第８行目ないし第９行
目にそれぞれ「第７図」とあるを「第９図」と訂正する
。 （３１）明細書の第５９頁第１０行目に「第４図」とあ
るを「第５図」と訂正する。 （３２）明細書の第６０頁第１５行目、第１７行目、第
１９行目にそれぞれ「第７図」とあるを「第９図」と訂
正する。 （３３）同頁第１８行目に「第８図」とあるを「第１０
図」と訂正する。 （３４）同頁第２０行目に「第８図（ａ　　）乃至（ｃ
’　）Ｊとあるを「第１１図（ａ）乃至（Ｃ）」と訂正
する。 （３５）明細書の第６１頁第２行口に「第２図（ａ）、
（ａ′）乃至（ｃ）、（ｃ’）Ｊとあるを「第２図（ａ
）乃至（Ｃ）、第３図（ａ）乃至（Ｃ）」と訂正する。 （３６）同頁第３行目に［第５図（ａ）（ａ’）Ｊとあ
るを［第６図（ａ）　　第７図（ａ）」と訂正する。 （３７）同頁第６行目にｒ　（ｃ’　）Ｊとあるを「第
３図（Ｃ）」と訂正する。 （３８）同頁第７行目に「第８図（ａ）（ａ’　）Ｊと
あるを「第１０図（ａ）、第１１図（ａ）」と訂正する
。 （３９）同頁第１１行口にｆ第８図（ｂ）、（ｂ’）Ｊ
とあるを「第１０図（ｂ）、第１１図（ｂ）」と訂正す
る。 （４０）明細書の第６２頁第９行目ないし第１０行目に
わたって「第５図（ｂ）、（ｂ”）　Ｊとあるを「第６
図（ｂ）、第７図（ｂ）」と訂正する。 （４１）明細書の第６３頁第８行目に［第８図（ｃ）、
（ｃ’）Ｊとあるを「第１０図（Ｃ）、第１１図（Ｃ）
」と訂正する。 （４２）明細書の第６４頁第６行目、第１０行目、第１
２行目および第１３行目、第６６頁第１７行目にそれぞ
れ「第９図」とあるを「第１２図」と訂正する。 （４３）明細書の第６８頁第４行目に「第４図」とある
を「第５図」と訂正する。 （４４）同頁第５行目および第９行目にそれぞれ「第１
０図」とあるを「第１３図」と訂正する。 （４５）同頁第１０行目に「第２図」とあるを「第２図
および第３図」と訂正する。 （４６）同頁第１２行目、第１４行目および第１６行目
にそれぞれ「第９図」とあるを「第１２図」と訂正する
。 （４７）同頁第１５行目に「第１１図」とあるを「第１
４図」と訂正する。 （４８）同頁第１７行目に［第１１図（ａ′）乃至（ｆ
’）Ｊとあるを「第１５図（ａ）乃至（ｆ）」と訂正す
る。 （４９）同頁第１９行目に「第１１図（ａ）、（ａ’）
Ｊとあるを「第１４図（ａ）、第１５図（ａ）」と訂正
する。 （５０）明細書の第６９頁第１７行目に「第１１図（ｂ
）、（ｂ’）Ｊとあるを「第１４図（ｂ）、第１５図（
ｂ）」と訂正する。 （５１）明細書の第７０頁第６行口に「第１１図（Ｃ）
、（ｃ’）Ｊとあるを「第１４図（Ｃ）、第１５図（Ｃ
）」と訂正する。 （５２）同頁第１０行目に［第１１図（ｄ）、（ｄ’　
）Ｊとあるを「第１４図（ｄ）、第１５図（ｄ）」と訂
正する。 （５３）同頁第２０行目に「第１１図（ｅ）、（ｅ’）
Ｊとあるを「第１４図（ｅ）、第１５図（ｅ）」と訂正
する。 （５４）明細書の第７１頁第１８行目に「第１１図（ｆ
）、（ｆ’）Ｊとあるを「第１４図（ｆ）、第１５図（
ｆ）」と訂正する。 （５５）明細書の第７２頁第１２行目に「第１１図」と
あるを「第１４図」と訂正する。 （５６）同頁第１３行目に「第１１図（ａ′）乃至（ｆ
’）Ｊとあるを［第１５図（ａ）乃至（ｆ）」と訂正す
る。 （５７）同頁第１４行口ないし１５行目にわたって「第
２図（ａ′）乃至（ｊ’）Ｊとあるを［第３図（ａ）乃
至（ｊ）」と訂正する。 （５８）同頁第２０行目に「第１１図」とあるを「第１
４図および第１５図」と訂正する。 （５９）明細書の第７３頁第７行目に「第９図」とある
を「第１２図」と訂正する。 （６０）同頁第１１行目に「第１２図」とあるを「第１
６図」と訂正する。 （６１）同頁第１３行目に「第１２図（ａ′）乃至（ｋ
’　）Ｊとあるを［第１７図（ａ）乃至（ｋ）」と訂正
する。 （６２）同頁第１５行目に「第１１図Ｊとあるを「第１
４図」と訂正する。 （６３）同頁第１５行目ないし第１６行口にわたって［
第１１図（ａ′）乃至（Ｃ’　）Ｊとあるを「第１５図
（ａ）乃至（Ｃ）」と訂正する。 （６４）同頁第１７行目に「第１２図（ａ）」とあるを
「第１６図（ａ）」と訂正する。 （６５）同頁第１７行目ないし第１８行口にわたって「
第１２図（ａ′）乃至（ｃ’）Ｊとあるを「第１７図（
ａ）乃至（Ｃ）」と訂正する。 （６６）同頁第２０行目に「第１２図（ｄ）、（ｄ’）
Ｊとあるを「第１６図（ｄ）、第１７図（ｄ）」と訂正
する。 （６７）明細書の第７４頁第１２行目に「第５図（ｂ）
、（ｂ’　）Ｊとあるを「第６図（ｂ）、第７図（ｂ）
」と訂正する。 （６８）同頁第１３行目に「第１２図（ｅ）、（ｅ’）
Ｊとあるを「第１６図（ｅ）、第１７図（ｅ）」と訂正
する。 （６９）同頁第１３行目ないし第１４行口にわたって［
第１２図（ｆ）、（ｆ’）Ｊとあるを「第１６図（ｆ）
、第１７図（ｆ）」と訂正する。 （７０）明細書の第７５頁第７行目に「第１２図（ｇ）
、（ｇ’　）Ｊとあるを［第１６図（ｇ）、第１７図（
ｇ）」と訂正する。 （７１）同頁第１５行目に「第１２図（ｈ）、（ｈ’　
）Ｊとあるを［第１６図（ｈ’）、第１７図（ｈ）」と
訂正する。 （７２）同頁第１７行目に「第１２図（ｉ）、（ｉ’）
Ｊとあるを［第１６図（ｉ）、第１７図（ｉ）」と訂正
する。 （７３）明細書の第７６頁第６行目に「第１２図（ｊ）
、（ｊ’）Ｊとあるを「第１６図（ｊ）、第１７図（ｊ
）」と訂正する。 （７４）同頁第１４行口に「第１２図（ｋ）、（ｋ’　
）Ｊとあるを「第１６図（ｋ）、第１７図（ｋ）」と訂
正する。 （７５）明細書の第７７頁第７行目に「第１２図」とあ
るを「第１６図」と訂正する。 （７６）同頁第８行目に「第１２図（ａ′）乃至（ｋ’
）Ｊとあるを「第１７図（ａ）乃至（ｋ）」と訂正する
。 （７７）同頁第９行目に「第５図（ａ）」とあるを「第
６図（ａ）」と訂正する。 （７８）同頁第９行目ないし第１０行口にわたって「第
５図（ａ′）乃至（ｅ’）Ｊとあるを「第７図（ａ）乃
至（ｅ）」と訂正する。 （７９）同頁第１１行目に「第１２図（ｋ）」とあるを
「第１６図（ｋ）」と訂正する。 （８０）同頁第１１行目ないし第１２行口にわたって［
第１２図（ｋ’）Ｊとあるを「第１７図（ｋ）」と訂正
する。 （８１）同頁第１３行目に「第４図」とあるを「第５図
」と訂正する。 （８２）明細書の第７８頁第３行目に「第１３図」とあ
るを「第１８図」と訂正する。 （８３）同頁第３行目に「第９図」とあるを「第１２図
」と訂正する。 （８４）同頁第９行目に「第１２図」とあるを［第１６
図および第１７図」と訂正する。 （８５）同頁第１８行目に「第１３図」とあるを「第１
８図」と訂正する。 （８６）同頁第１９行目に「第９図」とあるを「第１２
図」と訂正する。 （８７）明細書の第７９頁第３行目に「第４図」とある
を「第５図」と訂正する。 （８８）同頁第４行目に「第７図」とあるを「第９図」
と訂正する。 （８９）同頁第８行目に「第１３図」とあるを「第１８
図」と訂正する。 （９０）同頁第１０行目ないし第１１行目にわたって［
第１１図（ａ）、（ａ′）乃至（Ｃ）、（ｃ’）Ｊとあ
るを「第１４図（ａ）乃至（Ｃ）、第１５図（ａ）乃至
（Ｃ）」と訂正する。 （９１）明細書の第８０頁第５行目ないし第６行口にわ
たって「第１１図（ｄ）、（ｄ′）乃至（ｅ）、（ｅ’
　）Ｊとあるを「第１４図（ｄ）乃至（ｅ）、第１５図
（ｄ）乃至（ｅ）」と訂正する。 （９２）同頁第１８行目に「第１１図（ｆ）、（ｆ’）
Ｊとあるを「第１４図（ｆ）、第１５図（ｆ）」と訂正
する。 （９３）明細書の第８１頁第３行目に「第１４図」とあ
るを「第１９図」と訂正する。 （９４）同頁第９行目および第１４行目、第８２頁第８
行目にそれぞれ「第１５図」とあるを「第２０図」と訂
正する。 （９５）明細書の第８２頁第１７行目に「第１６図」と
あるを「第２１図」と訂正する。 （９６）明細書の第８３頁第２行目および第８４頁第１
２行口にそれぞれ「第１５図」とあるを「第２０図」と
訂正する。 （９７）明細書の第８３頁第９行目、第１３行目および
第１９行目、第８４頁第７行目および第１３行目にそれ
ぞれ「第１６図」とあるを「第２１図」と訂正する。 手続補正書坊式） ％式％ １、事件の表示 特願昭６３−２６３１６４号 ２、発明の名称 不揮発性半導体メモリおよびその製造方法３、補正をす
る者 事件との関係　特許出願人 （３０７）　　株式会社　東　芝 （ほか１名） ４、代理人 東京都千代田区霞が関３丁目７番２号 ７、補正の内容 （１）明細書の第９０頁第８行目ないし第９２頁第１２
行目にわたって「第２図（ａ）・・・・・・断面図であ
る。」とあるを下記の通り訂正する。 記 ［第２図（ａ）乃至（ｊ）および第３図（ａ）乃至（ｊ
）は本発明の不揮発性半導体メモリの製造方法の第１実
施例を示す行線方向および列線方向に沿う断面図、第４
図（ａ）、（ｂ）は第２図および第３図に示した方法の
一部の変形例を示す断面図、第５図は第１図に示したセ
ルアレイおよびその周辺回路の一部を示す回路図、第６
図（ａ）乃至（ｅ）および第７図（ａ）乃至（ｅ）は本
発明製造方法の第２実施例の製造方法を示す断面図、第
８図は第６図（ｅ）および第７図（ｅ）に示したセルト
ランジスタの変形例を示す断面図、第９図（ａ）は本発
明の不揮発性半導体メモリの他の実施例におけるセルア
レイの一部の平面パターンを示す図、第９図（ｂ）乃至
第９図（ｄ）はそれぞれ同図（ａ）中のＢ−Ｂ線および
Ｃ−Ｃ線およびＤ−Ｄ線に沿う断面図、第９図（ｅ）は
同図（ａ）乃至（ｄ）に示したセルトランジスタの等価
回路を示す回路図、第１０図（ａ）乃至（Ｃ）および第
１１図（ａ）乃至（ｃ）は本発明製造方法の第３実施例
として第９図に示したセルトランジスタの製造方法を示
す断面図、第１２図（ａ）は本発明の不揮発性半導体メ
モリのさらに他の実施例におけるセルアレイの一部の平
面パターンを示す図、第１２図（ｂ）および第１２図（
ｃ）はそれぞれ同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ線
に沿う断面図、第１３図は第１２図に示したセルアレイ
の一部を示す回路図、第１４図（ａ）乃至（ｆ）および
第１５図（ａ）乃至（ｆ）は本発明製造方法の第４実施
例として第１２図に示したセルトランジスタの製造方法
を示す断面図、第１６図（ａ）乃至（ｋ）および第１７
図（ａ）乃至（ｋ）は本発明製造方法の第５実施例を示
す断面図、第１８図は本発明の不揮発性半導体メモリの
さらに他の実施例におけるセルアレイの一部のワード線
方向に沿う断面図、第１９図は本発明の不揮発性半導体
メモリのさらに他の実施例におけるセルトランジスタの
一例を示す断面図、第２０図（ａ）および（ｂ）は第１
９図のセルトランジスタの製造方法の第１実施例を示す
断面図、第２１図（ａ）乃至（Ｃ）は第１９図のセルト
ランジスタの製造方法の第２実施例を示す断面図、第２
２図（ａ）は従来のＥＰＲＯＭセルの平面パターンを示
す図、第２２図（ｂ）および第２２図（ｃ）はそれぞれ
同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ線に沿う断面図で
ある。」 （２）図面を別紙の通り訂正する。（内容に変更なし） 第 図（ｄ） 第 ！”］（９） 第 図（ｈ） 第 図（ｄ） 第 図（９） 第 ズ（ｈ） 第 図（ｅ） 第 図（ｆ） 第 ２図（ｊ） 第 図（ｅ） 第 図（ｆ） 第３図（ｊ） 第 ４図（ｂ） 第 図（Ｃ） 第 図（ｄ） 第 ７図（Ｃ） 第 ７図（ｄ） 第 図（ｅ） 第 図（ｅ） 第 図 第 図（ｂ） 第 図（ｃ） 第 図（ａ） 第 図（ｄ） 第 図（ｅ） 第１０図（ａ） 第１０図（Ｃ） 第１２図 第１１図（ａ） 第１１図（Ｃン 第１３図 第１４図 （ａ） 第１６図 第１５図 （ｅ） 第１７図 （ｈ） （ｉ） 第１６図 第 １日 図 第１９図 第１７図 第２１図 第２２図（ｂ） 第２２図（Ｃ）

Claims (12)

【特許請求の範囲】
1. （１）半導体基板内のソース領域およびドレイン領域と
   半導体基板上の三層構造のゲート電極とを有するセルト
   ランジスタを用いた電気的消去・再書込み可能な不揮発
   性半導体メモリセルが行列状に配列されてなるセルアレ
   イを有する不揮発性半導体メモリにおいて、 前記三層構造のゲート電極における第１層目の浮遊ゲー
   ト電極は、第１のゲート絶縁膜を介して半導体基板表面
   に対向しており、第２層目のゲート電極および第３層目
   のゲート電極は、一方が消去ゲート電極、他方が制御ゲ
   ート電極であり、前記消去ゲート電極は前記浮遊ゲート
   電極の一部にトンネル絶縁膜を介して対向しており、前
   記制御ゲート電極は第２のゲート絶縁膜を介して前記浮
   遊ゲート電極に対向しており、 前記消去ゲート電極および制御ゲート電極は、互いに平
   行に設けられ、かつ、前記ソース領域およびドレイン領
   域間のチャネル領域の幅方向に直交する方向に設けられ
   ており、 前記チャネル領域の長さ方向に隣り合う２個のセル゛ラ
   ンジスタのうちの一方のセルトランジスタのソース領域
   と他方のセルトランジスタのドレイン領域とが共通に形
   成されており、前記チャネル領域の幅方向に隣り合うセ
   ルトランジスタ相互は、前記チャネル領域相互間の半導
   体基板内に形成された素子分離領域により分離されてい
   ることを特徴とする不揮発性半導体メモリ。
2. （２）請求項１記載の不揮発性半導体メモリにおいて、 前記第２層目のゲート電極は前記第１層目の浮遊ゲート
   電極に対して幅方向にずれて形成されており、この第２
   層目のゲート電極と前記素子分離領域との間の半導体基
   板上に高耐圧性を有する絶縁膜が埋込み形成されている
   ことを特徴とする不揮発性半導体メモリ。
3. （３）請求項２記載の不揮発性半導体メモリにおいて、 前記浮遊ゲート電極は、前記チャネル領域のチャネル長
   より短く、このチャネル領域上のソース領域側付近また
   はドレイン領域側付近に浮遊ゲート電極が存在しないオ
   フセット部を有しており、このオフセット部で前記制御
   ゲート電極がゲート絶縁膜を介して前記チャネル領域の
   一部に対向するように設けられて選択トランジスタ部が
   形成されていることを特徴とする不揮発性半導体メモリ
   。
4. （４）請求項１または２または３記載の不揮発性半導体
   メモリにおいて、 前記セルアレイは、同一行の隣り合うセルトランジスタ
   のソース領域およびドレイン領域が共通に形成されたソ
   ース・ドレイン領域が、同一列の各メモリセルに共通に
   列方向に形成されており、同一行の各メモリセルの消去
   ゲート電極が共通に行方向に形成されており、同一行の
   各メモリセルの制御ゲート電極が共通に行方向に形成さ
   れていることを特徴とする不揮発性半導体メモリ。
5. （５）請求項４記載の不揮発性半導体メモリにおいて、 前記消去ゲート電極は、隣り合う少なくとも二行の各セ
   ルトランジスタに共通に形成されていることを特徴とす
   る不揮発性半導体メモリ。
6. （６）請求項４記載の不揮発性半導体メモリにおいて、 各行の消去ゲート電極に選択的に消去電圧が印加され、
   または、複数行の消去ゲート電極が一括接続されて共通
   に消去電圧が印加され、あるいは、複数行の消去ゲート
   電極にそれぞれ独立に同時に消去電圧が印加されること
   を特徴とする不揮発性半導体メモリ。
7. （７）請求項１記載の不揮発性半導体メモリにおける前
   記第２層目のゲート電極が消去ゲート電極となるメモリ
   セルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
   程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
   積し、これをセルアレイの列方向に沿って所定幅を有す
   るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
   ポリシリコン膜をマスクとして前記半導体基板内に基板
   とは逆導電型の不純物拡散領域を形成してセルトランジ
   スタのソース領域およびドレイン領域を形成する工程と
   、 前記ストライプ状にパターニングされた第１のポリシリ
   コン膜相互間の基板上に上記第１のポリシリコン膜とほ
   ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 この後に半導体基板上にトンネル絶縁膜を形成する工程
   と、 このトンネル絶縁膜上に第２のポリシリコン膜を堆積し
   、この第２のポリシリコン膜と前記トンネル絶縁膜と前
   記第１のポリシリコン膜とをセルアレイの行方向に沿っ
   て所定幅を有するストライプ状にパターニングする工程
   と、 この行方向にストライプ状にパターニングされた第２の
   ポリシリコン膜をマスクとして前記半導体基板内に素子
   分離領域を形成する工程と、前記行方向にストライプ状
   にパターニングされた第２のポリシリコン膜をその下方
   の第１のポリシリコン膜からなる浮遊ゲート電極の幅よ
   り狭くするようにエッチングして消去ゲート電極を形成
   する工程と、 この後に半導体基板上に高耐圧性を有する第２のゲート
   絶縁膜を形成する工程と、 この第２のゲート絶縁膜上に第３のポリシリコン膜を堆
   積し、これをセルアレイの行方向に沿って前記浮遊ゲー
   ト電極および消去ゲート電極に対向するようにストライ
   プ状にパターニングして制御ゲート電極を形成する工程
   と を具備することを特徴とする不揮発性半導体メモリの製
   造方法。
8. （８）請求項２記載の不揮発性半導体メモリにおける前
   記第２層目のゲート電極が消去ゲート電極となるメモリ
   セルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
   程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
   積し、これをセルアレイの列方向に沿って所定幅を有す
   るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
   ポリシリコン膜をマスクとして前記半導体基板内に基板
   とは逆導電型の不純物拡散領域を形成してセルトランジ
   スタのソース領域およびドレイン領域を形成する工程と
   、 前記ストライプ状にパターニングされた第１のポリシリ
   コン膜相互間の基板上に前記第１のポリシリコン膜とほ
   ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜をセルアレイの行方向に沿っ
   て所定幅を有するストライプ状にパターニングして浮遊
   ゲート電極を形成する工程と、この行方向にストライプ
   状にパターニングされた浮遊ゲート電極をマスクとして
   前記半導体基板内に素子分離領域を形成する工程と、 この素子分離領域上の浮遊ゲート電極相互間の基板上に
   浮遊ゲート電極より低く第２の絶縁膜を埋込み形成する
   工程と、 この後に半導体基板上にトンネル絶縁膜を形成する工程
   と、 このトンネル絶縁膜上に第２のポリシリコン膜を堆積し
   、この第２のポリシリコン膜を、前記浮遊ゲート電極に
   対して幅方向にずれて浮遊ゲート電極の上面部の一部か
   ら側面部の一部までに対向するようにセルアレイの行方
   向に沿ってストライプ状にパターニングして消去ゲート
   電極を形成する工程と、 この後に半導体基板上に高耐圧性を有する第２のゲート
   絶縁膜を形成する工程と、 この第２のゲート絶縁膜上に第３のポリシリコン膜を堆
   積し、これをセルアレイの行方向に沿って前記浮遊ゲー
   ト電極および消去ゲート電極に対向するようにストライ
   プ状にパターニングして制御ゲート電極を形成する工程
   と を具備することを特徴とする不揮発性半導体メモリの製
   造方法。
9. （９）請求項３記載の不揮発性半導体メモリにおける前
   記第２層目のゲート電極が消去ゲート電極となるメモリ
   セルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
   程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
   積し、これをセルアレイの列方向に沿って所定幅を有す
   るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
   ポリシリコン膜をマスクとして前記半導体基板内に基板
   とは逆導電型の不純物拡散領域を形成してセルトランジ
   スタのソース領域およびドレイン領域を形成する工程と
   、 前記ストライプ状にパターニングされた第１のポリシリ
   コン膜相互間の基板上に前記第１のポリシリコン膜とほ
   ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜をセルアレイの行方向に沿っ
   て所定幅を有するストライプ状にパターニングする工程
   と、 この行方向にストライプ状に形成された第１のポリシリ
   コン膜をマスクとして前記半導体基板内に素子分離領域
   を形成する工程と、 この素子分離領域上の第１のポリシリコン膜相互間の基
   板上に前記第１のポリシリコン膜とほぼ同じ厚さの第２
   の絶縁膜を埋込み形成する工程と、前記第１のポリシリ
   コン膜のソース領域側付近またはドレイン領域側付近の
   一端部をエッチングし、前記ソース領域およびドレイン
   領域間のチャネル領域のチャネル長より短い浮遊ゲート
   電極を形成すると同時に、前記チャネル領域上のソース
   領域側付近またはドレイン領域側付近に浮遊ゲート電極
   が存在しないオフセット部を形成する工程と、 このオフセット部の基板上に前記浮遊ゲート電極より低
   く第３の絶縁膜を埋込み形成する工程と、この後に半導
   体基板上にトンネル絶縁膜を形成する工程と、 このトンネル絶縁膜上に第２のポリシリコン膜を堆積し
   、この第２のポリシリコン膜を、前記浮遊ゲート電極に
   対して幅方向にずれて浮遊ゲート電極の一部に対向する
   部分を有するようにセルアレイの行方向に沿ってストラ
   イプ状にパターニングして消去ゲート電極を形成する工
   程と、 この消去ゲート電極の下部以外の前記第３の絶縁膜の露
   出部を除去する工程と、 この後に半導体基板上および前記第３の絶縁膜の露出部
   が除去されたオフセット部上に高耐圧性を有する第２の
   ゲート絶縁膜を形成する工程と、この第２のゲート絶縁
   膜上に第３のポリシリコン膜を堆積する工程と、 この第３のポリシリコン膜を前記浮遊ゲート電極に対向
   すると共に前記消去ゲート電極に対向するようにセルア
   レイの行方向に沿ってストライプ状にパターニングして
   制御ゲート電極を形成すると同時に、前記オフセット部
   で前記第２のゲート絶縁膜を介して前記チャネル領域の
   一部に上記制御ゲート電極が対向してなる選択トランジ
   スタ部を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
   造方法。
10. （１０）請求項１記載の不揮発性半導体メモリにおける
    前記第３層目のゲート電極が消去ゲート電極となるメモ
    リセルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
    程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
    積し、これをセルアレイの列方向に沿って所定幅を有す
    るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
    ポリシリコン膜をマスクとして前記半導体基板内に基板
    とは逆導電型の不純物拡散領域を形成してセルトラーン
    ジスタのソース領域およびドレイン領域を形成する工程
    と、 前記ストライプ状にパターニングされた第１のポリシリ
    コン膜相互間の基板上に前記第１のポリシリコン膜とほ
    ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 この後に半導体基板上に第２のゲート絶縁膜を形成する
    工程と、 この第２のゲート絶縁膜上に第２のポリシリコン膜を堆
    積する工程と、 この第２のポリシリコン膜上に高耐圧性を有する第２の
    絶縁膜を形成する工程と、 この第２の絶縁膜と前記第２のポリシリコン膜と前記第
    ２のゲート絶縁膜と前記第１のポリシリコン膜とをセル
    アレイの行方向に沿って所定幅を有するストライプ状に
    パターニングし、制御ゲート電極と浮遊ゲート電極との
    二層構造のゲート電極を形成する工程と、 この行方向にストライプ状にパターニングされた第２の
    ポリシリコン膜をマスクとして前記半導体基板内に素子
    分離領域を形成する工程と、この後に前記二層構造のゲ
    ート電極の側面部を含む半導体基板上にトンネル絶縁膜
    を形成する工程と、 このトンネル絶縁膜上に第３のポリシリコン膜を堆積し
    、これをセルアレイの行方向に沿ってストライプ状にパ
    ターニングして前記浮遊ゲート電極の側面部の片側に対
    向する部分を有する消去ゲート電極を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
    造方法。
11. （１１）請求項２記載の不揮発性半導体メモリにおける
    前記第３層目のゲート電極が消去ゲート電極となるメモ
    リセルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
    程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
    積し、これをセルアレイの列方向に沿って所定幅を有す
    るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
    ポリシリコン膜をマスクとして前記半導体基板内に基板
    とは逆導電型の不純物拡散領域を形成してセルトランジ
    スタのソース領域およびドレイン領域を形成する工程と
    、 前記ストライプ状にパターニングされた第１のポリシリ
    コン膜相互間の基板上に前記第１のポリシリコン膜とほ
    ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜をセルアレイの行方向に沿っ
    て所定幅を有するストライプ状にパターニングして浮遊
    ゲート電極を形成する工程と、この行方向にストライプ
    状にパターニングされた浮遊ゲート電極をマスクとして
    前記半導体基板内に素子分離領域を形成する工程と、 この素子分離領域上の浮遊ゲート電極相互間の基板上に
    浮遊ゲート電極より低く第２の絶縁膜を埋込み形成する
    工程と、 この後に半導体基板上に高耐圧性を有する第２のゲート
    絶縁膜を形成する工程と、 この第２のゲート絶縁膜上に第２のポリシリコン膜を堆
    積し、この第２のポリシリコン膜を、前記浮遊ゲート電
    極に対して幅方向にずれて浮遊ゲート電極の上面部の一
    部から側面部の一部までに対向するようにセルアレイの
    行方向に沿ってストライプ状にパターニングして制御ゲ
    ート電極を形成する工程と、 この制御ゲート電極を覆うように半導体基板上に第３の
    絶縁膜を形成する工程と、 この第３の絶縁膜により覆われている制御ゲート電極の
    下部以外の前記第２のゲート絶縁膜の露出部を前記浮遊
    ゲート電極の上面が露出するまで除去する工程と、 この露出した前記浮遊ゲート電極上にトンネル絶縁膜を
    形成する工程と、 この後に半導体基板上に第３のポリシリコン膜を堆積し
    、これをセルアレイの行方向に沿ってストライプ状にパ
    ターニングして前記浮遊ゲート電極の上面部に対向する
    部分を有する消去ゲート電極を形成する工程と を具備することを特徴とする不揮発性半導体メモリの製
    造方法。
12. （１２）請求項３記載の不揮発性半導体メモリにおける
    前記第３層目のゲート電極が消去ゲート電極となるメモ
    リセルを製造する際、 半導体基板の表面上に第１のゲート絶縁膜を形成する工
    程と、 この第１のゲート絶縁膜上に第１のポリシリコン膜を堆
    積し、これをセルアレイの列方向に沿って所定幅を有す
    るストライプ状にパターニングする工程と、 この列方向にストライプ状にパターニングされた第１の
    ポリシリコン膜をマスクとして前記半導体基板内に基板
    とは逆導電型の不純物拡散領域を形成してセルトランジ
    スタのソース領域およびドレイン領域を形成する工程と
    、 前記ストライプ状にパターニングされた第１のポリシリ
    コン膜相互間の基板上に前記第１のポリシリコン膜とほ
    ぼ同じ厚さの第１の絶縁膜を埋込み形成する工程と、 前記第１のポリシリコン膜をセルアレイの行方向に沿っ
    て所定幅を有するストライプ状にパターニングする工程
    と、 この行方向にストライプ状にパターニングされた第１の
    ポリシリコン膜をマスクとして前記半導体基板内に素子
    分離領域を形成する工程と、この素子分離領域上の第１
    のポリシリコン膜相互間の基板上に前記第１のポリシリ
    コン膜とほぼ同じ厚さの第２の絶縁膜を埋込み形成する
    工程と、前記第１のポリシリコン膜のソース領域側付近
    またはドレイン領域側付近の一端部をエッチングし、前
    記ソース領域およびドレイン領域間のチャネル領域のチ
    ャネル長より短い浮遊ゲート電極を形成すると同時に、
    前記チャネル領域上のソース領域側付近またはドレイン
    領域側付近に浮遊ゲート電極が存在しないオフセット部
    を形成する工程と、 この後に前記浮遊ゲート電極上および前記オフセット部
    上を含む半導体基板上に第２のゲート絶縁膜を形成する
    工程と、 この第２のゲート絶縁膜上に第２のポリシリコン膜を堆
    積し、この第２のポリシリコン膜を、浮遊ゲート電極に
    対して幅方向にずれて浮遊ゲート電極の上面部の一部に
    対向するようにセルアレイの行方向に沿ってストライプ
    状にパターニングして制御ゲート電極を形成すると同時
    に、前記オフセット部で前記第２のゲート絶縁膜を介し
    て前記チャネル領域の一部に上記制御ゲート電極が対向
    してなる選択トランジスタ部を形成工程と、この制御ゲ
    ート電極を覆うように半導体基板上に高耐圧性を有する
    第３の絶縁膜を形成する工程と、 この第３の絶縁膜により覆われている制御ゲート電極の
    下部以外の前記第２のゲート絶縁膜の露出部を前記浮遊
    ゲート電極の上面が露出するまで除去する工程と、 この露出した前記浮遊ゲート電極上にトンネル絶縁膜を
    形成する工程と、 この後に半導体基板上に第３のポリシリコン膜を堆積し
    、これをセルアレイの行方向に沿ってストライプ状にパ
    ターニングして前記浮遊ゲート電極の上面部に対向する
    部分を有する消去ゲート電極を形成する工程と を具備する、ことを特徴とする不揮発性半導体メモリの
    製造方法。