JP2002514006A - Ｅｅｐｒｏｍ - Google Patents

Ｅｅｐｒｏｍ

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JP2002514006A
JP2002514006A JP2000547622A JP2000547622A JP2002514006A JP 2002514006 A JP2002514006 A JP 2002514006A JP 2000547622 A JP2000547622 A JP 2000547622A JP 2000547622 A JP2000547622 A JP 2000547622A JP 2002514006 A JP2002514006 A JP 2002514006A
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キアニアン、ソーラブ
リー、ダナ
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Silicon Storage Technology Inc
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    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM

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Abstract

(57)【要約】 行（８６）及び列（２６）のフルプログラマブルで消去可能な不揮発性フローティングゲートメモリアレイ（７０）。各セル（１０）は、第１領域、間隔をあけられた第２領域、及びその間のチャネル領域を持つタイプである。フローティングゲートは、チャネル領域及び第２領域の一部上に配置され、そこから絶縁される。導電性ゲートは、第１領域上に配置され、そこから絶縁された第１セッションを持ち、フローティングゲートに近接して配置され、そこから絶縁され、フローティングゲート上に配置された第２セッションを持ち、そこから絶縁される。そのアレイは、配置されるメモリセルの第２領域と共通線路とを各行に接続するために、各行に挿入された複数の第１のトランジスタを持つ。各複数の第１のトランジスタは、各行にメモリセルの関連づけられた第１の部分を持つ。

Description

【発明の詳細な説明】
【０００１】 技術分野 本発明は、セルのチャージの記憶のためのフローティングゲートを持つソース
サイドインジェクションタイプの不揮発性のフローティングゲートメモリのメモ
リアレイに関する。より詳しくは、本発明は、プログラムされ、消去され得る、
バイトのような小ユニットを持つアレイのようなものに関する。
【０００２】 発明の背景技術 複数の行及び列のアレイに配置された不揮発性フローティングゲートメモリセ
ルは、周知技術である。不揮発性フローティングゲートメモリセルタイプの一例
は、ソースサイドインジェクションメモリセルである。例えば、参照によってこ
こに組み込まれる米国特許第５，５７２，０５４号に開示されたメモリセルを見
よ。
【０００３】 図１において、米国特許第５，５７２，０５４号に開示されたような、不揮発
性フローティングゲートメモリセルの断面図が示される。メモリセル１０は、基
板１２内に第１領域１６及び間隔を開けて設けられた第２領域１４を持つ。チャ
ネル領域１８は、第１領域１６及び第２領域１４を分離する。フローティングゲ
ート２２は、チャネル領域１８の一部及び第２領域１４の一部上に配置され、そ
れらから絶縁される。導電性制御ゲート２９は、第１領域１６上に配置され、そ
こから絶縁され、フローティングゲート２２に近接して配置され、及びそこから
絶縁された第１セクション３０と、フローティングゲート２２上に配置され、そ
こから絶縁された第２セクション２８とを持つ。
【０００４】 メモリセル１０は、典型的に、複数の行及び列に配列される。例えば、参照に
よってここに組み込まれる米国特許第５，２８９，４１１号を見よ。
【０００５】 図２において、図１に示されたメモリセル１０を用いる米国特許第５，２８９
，４１１号に開示されるように、メモリアレイ４０の概略図が示される。メモリ
アレイ４０は、複数の列２６（ａ〜ｍ）を持つ。各列ライン２６は、その列に配
列されたメモリセル１０の第１領域に接続される。メモリアレイ４０は、複数の
ワード線、例えば、３６ａ１と３６ａ３を含む。各ワード線はその行に位置され
るメモリセル１０の制御ゲート２９に接続される。さらに、各行内に、メモリア
レイ４０内のメモリセル１０の第２領域１４に接続される共通線路、例えば、３
６ａ２がある。そのようなアレイ４０のメモリセル１０の配列は、典型的に、フ
ラッシュメモリアレイとして言及される。なぜならば、消去操作は、同一の行に
あるすべてのメモリセル１０を消去することによって行われるからである。米国
特許第５，５７２，０５４号に開示されるように、消去操作の間、各メモリセル
１０の第２領域１４は、大地電位に接続される。＋１５ボルトのような高い正電
位が、選択されたワード線から供給された電圧によって、影響を受ける各メモリ
セル１０の制御ゲート端子２９に供給される。最後に、第１領域１６は、浮遊す
るのを許される。メモリアレイ４０の操作において、これは、メモリセルの影響
を受ける行、例えば、３６ｘについては、対応するワード線、すなわち、３６ｘ
１及び３６ｘ３は、＋１５ボルトのような高電圧電源に接続される。対応する電
源ライン３６ａｘ２は、大地電位に接続される。次いで、行３６ｘ内のすべての
メモリセル１０は、同時に消去される。フラッシュメモリ装置が、消去操作が多
くのセルにすばやく実施するのに有用である間、あるアプリケーションでは、メ
モリセルの全行を消去することは望まれない。あるアプリケーションでは特定の
行の中の特定のセル又はセル群のみを消去し、これらの消去されたセルをプログ
ラムすることが望ましい。
【０００６】 発明の概要 本発明は、前述の目的を達成するために２つの実施の形態を考察する。本発明
では、不揮発性フローティングゲートメモリセルのアレイは、複数の行及び列に
配列される。各メモリセルは、第１領域、間隔を開けて設けられた第２領域、そ
れらの間にあるチャネル領域を持つタイプである。フローティングゲートは、チ
ャネル領域及び第２領域の一部上に配置され、そこから絶縁される。導電性制御
ゲートは、第１領域上に配置され、そこから絶縁され、フローティングゲートに
近接して配置され、そこから絶縁される第１セクションと、フローティングゲー
ト上に配置され、そこから絶縁される第２セクションとを持つ。そのアレイは、
一列に配列されるメモリセルの第１領域に接続される各列ラインを持つ複数の列
ラインを含む。そのアレイは、さらに、行内のメモリセルの制御ゲートに接続す
るための各ワード線を持つ複数のワード線を含む。それに加えて、メモリアレイ
は、そのアレイの行内のメモリセルの第２領域に接続するための各共通線路を持
つ複数の共通線路を含む。
【０００７】 第１の実施の形態では、複数の第１のトランジスタ手段は、各行に配列された
メモリセルの第２領域を共通線路に接続するために、各行に挿入される。各複数
の第１のトランジスタ手段は、各行内のメモリセルの一部に結合される。また、
関連部分のメモリセルをプログラムするために、複数のトランジスタ手段の一つ
を賦活するための手段が含まれる。
【０００８】 本発明のもう一つの実施の形態では、複数のトランジスタ手段は、関連ワード
線を各行に配列されたメモリセルの制御ゲートに接続するために、各行に挿入さ
れる。各複数のトランジスタ手段の各々は、各行内にメモリセルの関連する一部
を持つ。メモリアレイは、また、関連部分のメモリセルをプログラムし、あるい
は消去するために、複数のトランジスタ手段の一つを賦活する手段を含む。
【０００９】 好ましい実施の形態の詳細な記述 図３において、図２に示されるメモリアレイ４０とともに用いるに適した回路
７０の第１の実施の形態が示される。図２に示されるアレイ４０と類似して、回
路７０は、複数の列ライン２６（ａ〜ｐ）、及び、複数の行ライン、例えば、３
６ａ１と３６ａ３を含む。図１に示すタイプの複数のメモリセル１０は、同一の
行に配列される。各列ライン２６は、特定の列に配列されたメモリセル１０の第
１領域１６に接続される。各複数のワード線、例えば、３６ａ１及び３６ａ３は
、その行に配列されたメモリセル１０の制御ゲート２９に接続される。最後に、
共通線路３６ａ２は、その行に配列されたメモリセル１０の第２領域１４に接続
する。図３から明らかなように、メモリセル１０の二つの行は、同一の共通線路
３６ａ２を共有する。複数の第１のトランジスタ７２ａ及び７２ｂは、各行に配
列されたメモリセル１０の第２領域１４を共通線路３６ａ２に接続するために、
各行に挿入される。各トランジスタ７２ａ及び７２ｂは、各行のメモリセル１０
の一部に結び付けられる。したがって、例えば、図３に示されるように、第１の
トランジスタ７２ａは、ワード線３６ａ１に接続された８個のメモリセル１０ａ
ａ１〜１０ａｈ２、及び、ワード線３６ａ３に接続された８個のメモリセル１０
ａａ２〜１０ａｈ２に結合される。同様に、第１のトランジスタ７２ｂは、ワー
ド線３６ａ１に接続された８個のメモリセル１０ａｉ１〜１０ａｐ１、及び、ワ
ード線３６ａ３に接続された８個のメモリセル１０ａｉ２〜１０ａｐ２に結合さ
れる。
【００１０】 各第１のトランジスタ７２ａ及び７２ｂは、２つのソース／ドレイン領域を持
つＭＯＳトランジスタであり得る。メモリセル１０の第２領域１４が基板１２の
拡散ラインからなるので、メモリセル１０の第２領域１４と第１のトランジスタ
７２ａの第１のソース／ドレインとの間の接続は、拡散されるだろう。接触によ
る金属１は、共通線路３６ａ２のための電圧源に接続する金属２ラインを第１の
トランジスタ７２ａ及び７２ｂに接続する拡散領域に接続する。
【００１１】 各第１のトランジスタ７２ａ及び７２ｂは、ゲート端子を持つ。選択列ライン
８０ａ及び８０ｂは、第１のトランジスタ７２ａ及び７２ｂのゲートそれぞれに
接続する。対応する選択列ライン８０ａ又は８０ｂに沿った信号の賦活は、結び
付けられた第１のトランジスタ７２ａ又は７２ｂを「始動する」。
【００１２】 回路７０を持つアレイ４０の操作において、様々な構成要素に供給される電圧
は、次のようになる。
【００１３】 消去中、すべての列ライン２６（ａ〜ｐ）は、浮遊に保持される。特定の行の
共通線路３６ａ２に供給される電圧は、約＋７．５ボルトである。結び付けられ
たワード線、例えば、３６ａ１は、＋１５ボルトのような高い正電位に接続され
る。消去される行３６ａのメモリセル１０の選択された部分のために、結び付け
られた選択列ライン８０ａは、接地又は浮遊に保持される。行３６ａの選択され
ていないすべてのメモリセル１０のために、結び付けられたトランジスタの選択
列ライン、例えば、８０（ｂ〜ｘ）は、約７．５ボルト＋Ｖｔｈに保持される。
結果として、行３６ａの選択された部分のメモリセル１０に供給される電圧は、
次のようになる。 第１領域１６：浮遊 制御ゲート２９：＋１５ボルト 第２領域１４：接地
【００１４】 これら選択されたメモリセル１０のために、米国特許第５，５７２，０５４号
に開示されるように、第２領域１４と制御ゲート２９の電位差は、フローティン
グゲートから制御ゲート２９への電子のファウラー・ノルドハイムトンネリング
を起こすのに十分である。同一の行であるが選択されないすべてのメモリセル１
０のために、メモリセル１０の様々な部分の電圧は次のようになる。 第１領域１６：浮遊 制御ゲート２９：＋１５ボルト 第２領域１４：７．５ボルト
【００１５】 これらの選択されないメモリセル１０のために、第２領域１４と制御ゲート２
９の間の電位差は、フローティングゲート２２から制御ゲート２９までの電子の
ファウラー・ノルドハイムトンネリングを起こすのに不十分である。結果として
、フローティングゲート２２は、消去されない。
【００１６】 プログラミング中、選択されないメモリセルの列ライン２６に供給される電圧
は、浮遊に保持される。選択されたがプログラムされていない（又は消去状態の
ままである）部分内の特定のメモリセル１０のために、結び付けられた列ライン
は、また、浮遊に保持される。プログラムされるために選択された部分の列ライ
ンの残りすべては、接地に保持される。ワード線は、＋２ボルトに接続される。
プログラムされるメモリセル１０の一部のための選択列ライン８０ａは、＋１１
ボルト＋Ｖｔｈに接続される。選択されないセル１０に結合されるすべての選択
列ライン８０（ｂ〜ｘ）は、接地又は浮遊に保持される。結果として、メモリセ
ル１０内の様々な端子に供給される電圧は、次のようになる。 選択されないメモリセルの場合、 第１領域１６：接地又は浮遊 制御ゲート２９：＋２ボルト 第２領域１４：接地又は浮遊 プログラムされるための選択された部分内の各ビットの場合、 第１領域１６：０ボルト 制御ゲート２９：＋２ボルト 第２領域１４：＋１１ボルト プログラムされないが消去状態のままである選択された部分内のメモリセル２
０の場合、 第１領域１６：浮遊 制御ゲート２９：＋２ボルト 第２領域１４：＋１１ボルト
【００１７】 読み取り中、選択された部分のメモリセル１０に接続されるすべての列ライン
は、＋２ボルトに保持される。選択されない部分のすべての列ラインは、浮遊に
保持される。共通線路３６ａ２は、接地される。ワード線３６ａ１は、＋５ボル
トに接続される。読み取られるメモリセル１０の部分に接続される選択列ライン
８０ａは、＋５ボルト＋Ｖｔｈに接続される。選択されないすべてのメモリセル
のトランジスタに接続される選択列８０ｂは、接地に保持される。結果として、
選択された部分のメモリセル１０の様々な端子での電圧は、次のようになる。 第１領域１６：接地 制御ゲート２９：＋５ボルト 第２領域１４：＋２ボルト
【００１８】 同一の行の選択されない部分のメモリセル１０の端子電圧は、次のようになる
。 第１領域１６：接地 制御ゲート２９：＋５ボルト 第２領域１４：＋２ボルト
【００１９】 同一の行の選択されない部分のメモリセル１０の端子電圧は、次のようになる
。 第１領域１６：浮遊 制御ゲート２９：＋５ボルト 第２領域１４：浮遊
【００２０】 図４において、図２に示されたメモリアレイ４０に用いる回路１７０の第２の
実施の形態が示される。第２の実施の形態１７０は、行内の各部分のメモリセル
の制御ゲート２９をそれぞれワード線３６ａ１又は３６ａ３に接続するために、
追加のトランジスタ７４（ａ〜ｂ）及び７６（ａ〜ｂ）があることの除いて、第
１の実施の形態７０に類似する。したがって、第３のトランジスタ７４ａは、メ
モリセル１０ａａ１〜１０ａｈ１の制御ゲート２９をワード線３６ａ１に接続す
る。第４のトランジスタ７４ｂは、メモリセル１０ａｉ１〜１０ａｐ１の制御ゲ
ート２９をワード線３６ａ１に接続する。同様に、第５のトランジスタ７６ａは
、ワード線３６ａ３をメモリセル１０ａａ２〜１０ａｈ２の制御ゲート２９に接
続する。第６のトランジスタ７６ｂは、ワード線３６ａ３をメモリセル１０ａｉ
２〜１０ａｐ２の制御ゲート２９に接続する。
【００２１】 各トランジスタ７４ａ、７４ｂ、及び、７６ａ、７６ｂは、トランジスタ７２
ａ及び７２ｂと類似し、それぞれは、ＭＯＳトランジスタから構成され得る。第
３及び第４トランジスタ７４ａ及び７４ｂを接続するソース／ドレイン領域は、
拡散から構成され、ワード線３６ａ１に接続する金属２層に接続される金属１層
への接触を通して接続される。同様に、トランジスタ７６ａ及び７６ｂを接続す
るソース／ドレイン領域は、ワード線３６ａ３に接続される金属２層にホールを
通して金属１層に接続される。
【００２２】 トランジスタ７４ａ及び７６ａのゲートは、また、第１トランジスタ７２ａの
ゲートにも同じく接続される第１の選択列８０ａに接続される。トランジスタ７
４ｂ及び７６ｂのゲートは、また、勿論、第１トランジスタ７２ｂのゲートにも
同じく接続される第１の選択列８０ｂに接続される。
【００２３】 消去中、操作において、すべての列ライン２６ａ〜ｐが浮遊に保持される。共
通線路３６ａ２は、接地される。選択されたワード線、例えば３６ａ１は、＋１
５ボルトのような正電圧に接続される。消去されるメモリセル１０の部分に結合
される選択列８０ａは、＋１５ボルト＋Ｖｔｈに昇圧される。同一の行の選択さ
れないメモリセル１０に結合される選択列８０ｂは、接地されるか、又は浮遊に
保持される。したがって、選択された部分のメモリセルの端子電圧は、次のよう
になる。 第１領域１６：浮遊 制御ゲート２９：＋１５ボルト 第２領域１４：接地
【００２４】 同一の行の選択されないメモリセル１０のために、様々な端子電圧は次のよう
になる。 第１領域１６；浮遊 制御ゲート２９：浮遊又は接地 第２領域１４：浮遊
【００２５】 プログラム操作中、次の電圧が供給される。その行のメモリセル１０の選択さ
れない部分に結合されたすべての列ラインは、浮遊に保持される。プログラムさ
れないか、あるいは消去された状態のままである選択された部分のメモリセル１
０のための列ラインもまた、浮遊に保持される。プログラムされる選択された部
分のメモリセル１０のための列ラインは、接地される。共通線路３６ａ２は、＋
１１ボルトに接続される。特定の選択されたワード線、例えば、３６ａ１は、＋
２ボルトに接続される。選択されたメモリセル１０に結合される選択列ライン、
例えば８０ａは、＋１１ボルト＋Ｖｔｈに接続される。その同一の行の選択され
ないメモリセル１０に結合される選択列ラインは、接地に保持されるか、あるい
は浮遊状態である。結果として、選択されない部分のメモリセル１０の様々な端
子での電圧は、次のようになる。 第１領域１６：浮遊 制御ゲート２９：浮遊 第２領域１４：浮遊又は接地
【００２６】 消去状態に保持されるべき選択された部分のメモリセル１０の場合、様々な端
子電圧は、次のようになる。 第１領域１６：浮遊 制御ゲート２９：＋２ボルト 第２領域１４：＋１１ボルト
【００２７】 プログラムされるべき選択された部分のメモリセル１０の場合、様々な端子電
圧は、次のようになる。 第１領域１６：接地 制御ゲート２９：＋２ボルト 第２領域１４：＋１１ボルト
【００２８】 読み取り操作の間、選択された部分のメモリセルに結び付けられた共通線路の
すべては、＋２ボルトに接続される。選択されないメモリセルに結び付けられた
共通線路のすべては、浮遊に保持される。その共通線路は、接地される。特定の
ワード線は、＋５ボルトに接続される。選択された部分のメモリセル１０に結び
付けられたトランジスタのための選択列ライン８０ａは、＋５ボルトである。選
択されないすべてのメモリセルに結び付けられたトランジスタのための選択列ラ
インは、接地に保持される。結果として、選択されないメモリセルの端子に供給
される電圧は、次のようになる。 第１領域１６：浮遊 制御ゲート２９：浮遊又は接地 第２領域１４：浮遊又は接地
【００２９】 読み取られるために選択された行の部分のメモリセル１０の場合、様々な端子
での電圧は、次のようになる。 第１領域１６：＋２ボルト 制御ゲート２９：＋５ボルト 第２領域１４：接地
【００３０】 図５において、図２に示されるメモリアレイ４０と共に使用する回路２７０の
第３の実施の形態を示す。その回路２７０は、第１トランジスタ７２ａ及び７２
ｂが除かれる以外は、図４に示される回路１７０と類似する。したがって、共通
線路３６ａ２は、その同一の行のすべてのメモリセル１０の第２領域１４に直接
接続される。それに加えて、同一の共通線路３６ａ２を共有する２つのワード線
３６ａ１及び３６ａ３は、互いに接続される。操作では、回路２７０は、次のよ
うに機能する。消去中、行３６ａ内で選択されたメモリセル１０の様々な端子に
供給される電圧は、次のようになる。 第１領域１６：浮遊 制御ゲート２９：＋１５ボルト 第２領域１４：接地
【００３１】 ２つの行ライン３６ａ１及び３６ａ３が同一の共通線路３６ａ２を共有し、互
いに電気的に接続されているので、選択されない部分であるメモリセル１０は、
メモリセル１０ａａ１〜１０ａｈ１だけでなく、メモリセル１０ａａ２〜１０ａ
ｈ２も含む。
【００３２】 メモリセル１０ａｉ１〜１０ａｐ１及びメモリセル１−ａｉ２〜１０ａｐ２を
含む選択されない領域のメモリセル１０に関する限りでは、様々な端子での電圧
は、次のようになる。 第１領域１６：浮遊 制御ゲート２９：接地又は浮遊 第２領域１４：接地又は浮遊
【００３３】 プログラミング中、プログラムされるべき選択された部分のメモリセルに接続
された共通線路は、接地される。プログラムされるべきでない、消去状態のまま
であるべき選択された部分のメモリセルへの共通線路は、＋５ボルトに接続され
る。それに加えて、選択されない部分のメモリセル１０への共通線路は、＋５ボ
ルトに保持される。第１の選択ライン８０ａでの電圧は、＋５ボルトである。選
択されないメモリセル１０に結び付けられた第２の選択列ライン８０ｂでの電圧
は、接地される。共通線路３６ａ２は、＋１１ボルトに接続される。共通線路に
接続されるワード線３６ａ１及び３６ａ３への電圧は、＋２ボルトである。選択
されない部分のメモリセルの場合、様々な端子での電圧は、次のようになる。 第１領域１６：＋５ボルト 制御ゲート２９：０ボルト 第２領域１４：＋１１ボルト
【００３４】 プログラムされるべきでない、消去状態のままであるべき選択された部分のメ
モリセル１０の場合、様々な端子での電圧は、次のようになる。 第１領域１６：＋５ボルト 制御ゲート２９：＋２ボルト 第２領域１４：＋１１ボルト
【００３５】 最終的に、プログラムされるべき選択された部分のメモリセル１０の場合、端
子での電圧は、次のようになる。 第１領域１６：接地 制御ゲート２９：＋２ボルト 第２領域１４：＋１１ボルト
【００３６】 読み取り中、選択された部分のメモリセルへの共通線路は、すべて＋２ボルト
に接続される。選択されない部分の共通線路への電圧は、接地又は浮遊に保持さ
れる。ワード線３６ａ１及び３６ａ３への電圧は、＋５ボルトに維持される。そ
れに加えて、選択されたメモリセル１０の部分に結び付けられた第１の選択列ラ
イン８０ａは、＋５＋Ｖｔｈボルトである。選択されないメモリセルに結び付け
られた第２の列ライン８０ｂは、接地される。したがって、読み取り中、選択さ
れた部分のメモリセル１０の端子に供給される電圧は、次のようになる。 第１領域１６：＋２ボルト 制御ゲート２９：＋５ボルト 第２領域１４：接地
【００３７】 選択されない部分のメモリセル１０の端子に供給される電圧は、次のようにな
る。 第１領域１６：接地又は浮遊 制御ゲート２９：接地又は浮遊 第２領域１４：接地
【００３８】 前述から、操作が読み取られ、プログラムされ、あるいは消去されるか否か、
同一の列ライン２６に接続され、同一の列ライン３６ｘを共有し、同一の列ライ
ン３６ｘ２に接するワード線３６ｘ１及び３６ｘ３に接続された２つのメモリセ
ル１０がいつでも同時に操作されることが分かるだろう。
【００３９】 図６において、メモリアレイ４０で使用される回路３７０の第４の実施の形態
の概略的な図が示される。図５に示される回路３７０の第４の実施の形態におい
て、この回路は、ただ一つのメモリセル１０が、「行」が一つの列ライン３６ｘ
によって定義される各「行」の各共通線に接続されているのを除いて、図５に示
される回路２７０に類似する。したがって、ただ一つのセル１０だけが読み取り
、プログラム、又は消去の間、影響される。選択された部分にあるメモリセル１
０は、背盛りセル１０ａａ１、１０ａｃ１、１０ａｄ２、・・・１０ａｈ２を含
む。同様に、選択されない領域では、メモリセル１０は、ワード線３６ａ１とワ
ード線３６ａ３との間で交互交替的に接続する。それは、勿論、最後に電気的に
互いに接続される。図６に示される回路３７０のための操作は、読み取り、プロ
グラム、及び消去の操作の間、選択されない部分と同様に選択された部分のメモ
リセルの端子に影響する同一の電圧で、図５に示される回路２７０の操作と一致
する。
【００４０】 図７ａにおいて、図６に示される回路３７０の実施の形態のためのメモリセル
１０の第１のレイアウトの位相図が示される。周知技術のように、フローティン
グゲートトランジスタを含む各メモリセル１０は、絶縁物質であるフィールドオ
キサイド（ＦＯＸと称せられる）によって互いから横行列方向に絶縁される。し
たがって、行ライン３６ａ１に結び付けられた行に整列されるメモリセル１０ａ
ｘ１は、メモリセル１０とフィールドオキサイドの間に交互に間隔を開けられた
領域を持つ。しかしながら、メモリセル１０ａｂ１が取り除かれたので、「ブラ
ンク」領域が示される。同様に、ワード線３６ａ３に結び付けられた行に整列さ
れたメモリセル１０は、フィールドオキサイド領域とメモリセル領域を交互に持
つ。しかしながら、使用されないメモリ領域もあるので、それらは、ブランクに
放置される。したがって、メモリセル１０ａａ１（列方向に対向して）と対向す
る領域は、ブランクに放置される。なぜならば、メモリセル１０ａａ２が取り除
かれたからである。分かるように、図７ａに示されるメモリセル１０のレイアウ
トが回路３７０からなる間、空間は、「ブランク」に放置された領域によって無
駄にされる。
【００４１】 図７ｂにおいて、回路３７０に従ってメモリセル１０のレイアウトのもう一つ
の実施の形態が示される。このレイアウトは、ワード線、例えば、３６ａ３に結
び付けられた各メモリセル、例えば、メモリセル１０ａｂ２、がワード線１０ａ
１に結び付けられたメモリセル１０ａｘ１の行内のフィールドオキサイド領域に
対向して（列方向で）配置される点を除いて図７ａに示されるレイアウトと類似
する。しかしながら、各行内で、各メモリセル１０は、フィールドオキサイド領
域によって横に画定される。この方法では、図７ａに示される「ブランク」領域
は排除され、それによってシリコン基板のスペースの利用を増やすことになる。
【図面の簡単な説明】
【図１】 図１は、本発明のメモリアレイにおける使用のために、米国特許第５，５７２
，０５４号に開示されるような先行技術のメモリセルの断面図である。
【図２】 図２は、「フラッシュ」モードで操作されるアレイに配置され、図１に示され
たメモリセルの一使用を示す先行技術の回路の概略的なブロック図である。そこ
では、各行に配列されたすべてのセルが同時に消去される。
【図３】 図３は、図２に示されるメモリアレイの使用のための本発明の第１の実施の形
態の概略的な回路図である。そこでは、同一の行に配列されたメモリセルの一部
だけが同時に消去され、プログラムされ得る。
【図４】 図４は、図２に示されるメモリアレイの使用のための本発明の第２の実施の形
態の概略的な回路図である。そこでは、同一の行に配列されたメモリセルの一部
だけが同時に消去され、プログラムされ得る。
【図５】 図５は、図２に示されるメモリアレイの使用のための本発明の第３の実施の形
態の概略的な回路図である。そこでは、同一の行に配置されたメモリセルの一部
だけが同時に消去され、プログラムされ得る。
【図６】 図６は、図２に示されるメモリアレイの使用のための本発明の第４の実施の形
態の概略的な回路図である。そこでは、同一の行に配列されたメモリセルの一部
だけが同時に消去され、プログラムされ得る。
【図７】 図７ａは、図６に示される第４の実施の形態の第１のレイアウトの位相図であ
る。 図７ｂは、図６に示される第４の実施の形態の第２のレイアウトの位相図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー、ダナ アメリカ合衆国、カリフォルニア州 95051、サンタ・クララ、エリオット・ス トリート 2652 Ｆターム(参考） 5B025 AA01 AB03 AD04 AD08 5F083 EP02 EP24 EP32 ER06 ER22 5F101 BA03 BA04 BA07 BB04 BC02 BD02 BD22 BD31 BE02 BE07

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１領域、間隔を開けられた第２領域、それらの間にあるチ
    ャネル領域を持つタイプの各セルで、複数の行及び列に配列された不揮発性のフ
    ローティングゲートメモリセルのアレイであって、フローティングゲートは、前
    記チャネル領域及び前記第２領域の一部上に配置され、それらから絶縁されてお
    り、導電性制御ゲートは、前記第１領域上に配置され、そこから絶縁され、及び
    、前記フローティングゲートに隣接して配置され、そこから絶縁される第１セク
    ションと、前記フローティングゲート上に配置され、そこから絶縁された第２セ
    クションとを備え、 各列ラインが１の列に配列されるメモリセルの第１領域に接続する複数の列ラ
    インと、 各ワード線が１の行内のメモリセルの制御ゲートに接続するための複数のワー
    ド線と、 前記アレイ内のメモリセルの第２領域に接続するための共通線路と、 各行に配列されるメモリセルの前記第２領域を前記共通線路に接続するために
    、各行に挿入された複数の第１のトランジスタ手段であって、各前記複数の第１
    のトランジスタ手段が各行に関連するメモリセルの第１領域を持つ、複数の第１
    のトランジスタ手段と、 前記関連する第１領域のメモリセルをプログラムするために、前記複数の第１
    のトランジスタ手段の一つを賦活するための手段と、 を備えることを特徴とするアレイ。
  2. 【請求項２】 関連するワード線を各行に配列された前記メモリセルの前記
    制御ゲートに接続するための、各行に挿入される複数の第２のトランジスタ手段
    であって、各前記複数の第２のトランジスタ手段は、各行にメモリセルの関連す
    る第２の一部を持つ複数の第２のトランジスタ手段をさらに含むことを特徴とす
    る請求項１記載のアレイ。
  3. 【請求項３】 各行のメモリセルの前記第１及び第２の一部が同一であるこ
    とを特徴とする請求項１記載のアレイ。
  4. 【請求項４】 関連する第１の一部のメモリセルをプログラムするための前
    記複数の第１のトランジスタ手段の一つを賦活するための前記手段は、また、関
    連する第１の一部の前記同じメモリセルに結び付けられた前記複数の第２のトラ
    ンジスタ手段の一つも賦活することを特徴とする請求項３記載のアレイ。
  5. 【請求項５】 前記賦活手段は、関連する第１の部分のメモリセルを消去す
    るために、前記第１のトランジスタ手段の前記一つ及び前記第２のトランジスタ
    手段の一つを賦活することを特徴とする請求項４記載のアレイ。
  6. 【請求項６】 前記賦活手段は、１以上の前記複数の第１のトランジスタ手
    段に関連するメモリセルの消去を阻止するために、該１以上の前記複数の第１の
    トランジスタ手段をさらに賦活することを特徴とする請求項１記載のアレイ。
  7. 【請求項７】 第１領域、間隔を開けられた第２領域、それらの間にあるチ
    ャネル領域を持つタイプの各セルで、複数の行及び列に配列された不揮発性のフ
    ローティングゲートメモリセルのアレイであって、フローティングゲートは、前
    記チャネル領域及び前記第２領域の一部上に配置され、それらから絶縁されてお
    り、導電性制御ゲートは、前記第１領域上に配置され、そこから絶縁され、及び
    、前記フローティングゲートに隣接して配置され、そこから絶縁される第１セク
    ションと、前記フローティングゲート上に配置され、そこから絶縁された第２セ
    クションとを備え、 各列ラインが１の列に配列されるメモリセルの第１領域に接続する複数の列ラ
    インと、 各ワード線が１の行内のメモリセルの制御ゲートに接続するための複数のワー
    ド線と、 前記アレイ内のメモリセルの第２領域に接続するための共通線路と、 関連するワード線を各行に配列されるメモリセルの制御ゲートに接続するため
    の各行に挿入された複数のトランジスタ手段であって、各前記複数のトランジス
    タ手段が各列内のメモリセルの関連する部分を持つ前記複数のトランジスタ手段
    と、 前記関連する部分のメモリセルをプログラムし、あるいは消去するために、前
    記複数のトランジスタ手段の一つを賦活する手段と、 を備えることを特徴とするアレイ。
  8. 【請求項８】 ワード線は、メモリセルの各行及び電気的に接続された隣接
    するワード線の対に結び付けられることを特徴とする請求項７記載のアレイ。
  9. 【請求項９】 前記賦活手段は、電気的に接続される一対の隣接するワード
    線に関連する一対の近接する行内のメモリセルの部分を同時に賦活することを特
    徴とする請求項８記載のアレイ。
  10. 【請求項１０】 各列ラインは、電気的に接続される一対の隣接するワード
    線に関連する行内の一対のメモリセルの前記第１領域に接続されることを特徴と
    する請求項９記載のアレイ。
  11. 【請求項１１】 各列ラインは、電気的に接続される一対の隣接するワード
    線に関連する行内の単一のメモリセルの前記第１領域に接続されることを特徴と
    する請求項９記載のアレイ。
  12. 【請求項１２】 各行のメモリセルは、絶縁材料によって接していることを
    特徴とする請求項１１記載のアレイ。
  13. 【請求項１３】 １の行のメモリセルは、隣接する行内のメモリセルと接す
    ることを特徴とする請求項１２記載のアレイ。
  14. 【請求項１４】 １の行のメモリセルは、隣接する行内の絶縁材料と接する
    ことを特徴とする請求項１２記載のアレイ。
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EP1084495A4 (en) 2003-09-10
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