JP4382168B2 - ベリファイ機能を有する不揮発性記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性記憶装置、特にベリファイ用のメモルセルを備えたベリファイ機能を有する不揮発性記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ或いはフラッシュメモリ等の不揮発性記憶装置では、情報の書き込みあるいは消去操作を行った後、この情報が正しく書き込まれ、あるいは消去されたことを確認する必要がある。ここでは、この確認動作をベリファイと呼ぶことにする。従来このベリファイは不揮発性記憶装置を構成するアレイセル用のメモリセルの記憶内容を一つ一つ読みだし、その結果をリファレンス用のメモリセルトランジスタの内容と対比している。
【０００３】
【発明が解決しようとする課題】
このように、従来の不揮発性記憶装置では、アレイ内のメモリセルに情報が正しく書き込まれ、あるいは消去されたことを確認するためにすべてのメモリセルについてベリファイを行なわなければならず、多大な手間と時間を要するものであった。
【０００４】
そこで、この発明は、ベリファイを速やかに行うことによって結果的に情報の書き込み、消去操作を簡単にかつ速やかに行うことができる、ベリファイ機能を有する不揮発性記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明のベリファイ機能を有する不揮発性記憶装置は、行方向に複数本配列されたワード線と、前記ワード線と交差する列方向に複数本配列されたビット線と、前記ワード線とビット線との交点に夫々配置された複数の不揮発性メモリセルトランジスタと、前記複数本配列されたワード線の夫々に前記不揮発性メモリセルトランジスタと共通に接続された少なくとも１個の不揮発性サブメモリセルトランジスタと、情報の書き込み時には、前記不揮発性メモリセルトランジスタのドレインに所定の電圧を印加し、かつ、この所定の電圧より小さい電圧を前記不揮発性サブメモリセルトランジスタのドレインに選択的に印加すると共に、情報の消去時には、前記不揮発性メモリセルトランジスタのドレイン及び前記不揮発性サブメモリセルトランジスタのドレインをオープン状態とする第１の電圧印加手段と、情報の書き込み時には、前記不揮発性メモリセルトランジスタのソース及び前記不揮発性サブメモリセルトランジスタのソースを共に接地状態とし、情報の消去時には、前記不揮発性メモリセルトランジスタのソースに所定の電圧を印加すると共に、この所定の電圧より小さい電圧を前記不揮発性サブメモリセルトランジスタのソースに、選択的に印加する第２の電圧印加手段と、前記不揮発性サブメモリセルトランジスタに対する情報の書き込み又は消去の後に前記不揮発性サブメモリセルトランジスタの記憶内容のべリファイ動作を行う手段とから構成されている。
【０００６】
上記の構成により情報の書き込み、消去時に前記不揮発性メモリセルに書き込みあるいは消去のための所定の電圧を印加すると共に、この所定の電圧より小さい電圧を前記不揮発性サブメモリセルに印加するようにしたから、前記不揮発性サブメモリセルについての情報の書き込み、消去の動作が終了した時点では前記不揮発性メモリセルについての情報の書き込み、消去動作は既に終了しており、この不揮発性サブメモリセルの記憶内容のベリファイ動作を行うことにより、前記不揮発性メモリセルについての情報の書き込み、消去動作のベリファイも終了されたことになる。
【０００７】
【発明の実施の形態】
以下、この発明の第１の実施の形態について図面を参照して説明する。
【０００８】
図１はこの第１の実施の形態を示すブロック回路図であり、メモルセルアレイ１１は複数の不揮発性メモリセルトランジスタＭ１１，Ｍ１２，…Ｍ１ｋ、Ｍ２１，Ｍ２２，…Ｍ２ｋ，…Ｍｍ１，Ｍｍ２，…Ｍｍｋが行方向および列方向にマトリクス状に配列されてなる。不揮発性メモリセルトランジスタＭ１１，Ｍ１２，…Ｍ１ｋのコントロールゲートは共通に１番目のワードラインＷ１に接続され、不揮発性メモリセルトランジスタＭ２１，Ｍ２２，…Ｍ２ｋのコントロールゲートは共通に２番目のワードラインＷ２に接続され、不揮発性メモリセルトランジスタＭｍ１，Ｍｍ２，…Ｍｍｋのコントロールゲートは共通にワードラインＷｍに接続される。これらのワードラインＷ１…Ｗｍはそれぞれワードラインドライバ１２の出力端に接続されて駆動される。
【０００９】
不揮発性メモリセルトランジスタＭ１１，Ｍ２１，…Ｍｍ１のドレインは共通に１番目のビットラインＢ１に接続され、不揮発性メモリセルトランジスタＭ１２，Ｍ２２，…Ｍｍ２のドレインは共通に２番目のビットラインＢ２に接続され、不揮発性メモリセルトランジスタＭ１ｋ，Ｍ２ｋ，…Ｍｍｋのドレインは共通にｋ番目のビットラインＢｋに接続される。これらのビットラインＢ１…Ｂｋはそれぞれビットライン選択回路１３を介して駆動トランジスタＴｒ１に接続され、更にこの駆動トランジスタＴｒ１を介して電源１４に接続される。なお、不揮発性メモリセルトランジスタＭ１１，Ｍ２１，…Ｍｍ１のソースは共通に１番目のソースラインＳ１に接続され、不揮発性メモリセルトランジスタＭ１２，Ｍ２２，…Ｍｍ２のソースは共通に２番目のソースラインＳ２に接続され、不揮発性メモリセルトランジスタＭ１ｋ，Ｍ２ｋ，…Ｍｍｋのソースは共通にｋ番目のソースラインＳｋに接続される。これらのソースラインＳ１…Ｓｋは共通にトランジスタＴｒ４のドレインに接続される。
【００１０】
このように構成されたメモルセルアレイ１１に対して更にサブメモリセルで構成されるサブアレイ１５が併設される。このサブアレイ１５はセルアレイ１１のベリファイに用いることから以下の説明ではベリファイセルアレイ１５と称する。このベリファイセルアレイ１５は夫々のワードラインＷ１…Ｗｍに対応して１個ずつ設けられたベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍから構成される。これらのベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのコントロールゲートは夫々ワードラインＷ１…Ｗｍに接続され、ドレインは共通にビットラインＢｖを介してビットライン選択回路１３に接続され、さらに並列駆動トランジスタＴｒ２、Ｔｒ３に接続される。更にこの並列駆動トランジスタＴｒ２，Ｔｒ３を介して電源１４に接続される。これらのベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソースは共通にソースラインＳｖに接続され，このソースラインＳｖは並列トランジスタＴｒ５，Ｔｒ６の夫々のドレインに接続される。
【００１１】
トランジスタＴｒ４および並列トランジスタＴｒ５，Ｔｒ６の夫々のソースは共通にトランジスタＴｒ７，Ｔｒ８の夫々のドレインに接続され、一方のトランジスタＴｒ７のソースは電源１６の正端子に接続され、他方のトランジスタＴｒ８のソースは接地される。
【００１２】
一方のトランジスタＴｒ７は、後で詳述するが、ホットエレクトロンを用いて電子をフローティングゲートに注入するプログラミング法、即ちホットエレクトロンプログラム法で書き込みを行う場合、およびフローティングゲートに注入されている電子の引き抜きをファウラーノードハイムトンネル電流（Ｆ−Ｎ電子引き抜き）によって行う消去法を実行する場合に導通して、電源１６からの正電圧がベリファイセルアレイ１５を構成するベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソースに印加される。
【００１３】
他方のトランジスタＴｒ８は情報の書き込みをファウラーノードハイムトンネル電流による電子注入（Ｆ−Ｎ電子注入）によって行う場合に導通して、トランジスタＴｒ６を介してベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソースを接地する。
【００１４】
トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は共通にセンスアンプＳＡの一方のセンス入力端子に接続され、このセンスアンプＳＡの他方のセンス入力端子は後で詳述するリファレンスセルトランジスタＭｒのドレインに接続される。これらのセンスアンプＳＡおよびリファレンスセルトランジスタＭｒはそれぞれ電源１４および接地の間に接続される。
【００１５】
この実施例では、上記のメモルセルアレイ１１およびベリファイセルアレイ１５を構成する不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍはその付属回路素子とともに１個の半導体基板上に形成される。特に、メモルセルアレイ１１およびベリファイセルアレイ１５を構成する不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍはいずれも同じ構成、寸法を有するから、同じ製造工程において同時に形成される。従って、そのメモリセルとしての特性は同じであり、情報の書き込み、消去時に与えられる電圧が同じであればその書き込み、消去に要する時間もほぼ同じとなる。別の見方をすれば、もしもメモルセルアレイ１１に与えられる電圧に対してベリファイセルアレイ１５に与えられる電圧の値が小さければ、情報の書き込み、消去に要する時間はメモルセルアレイ１１の方が早くなることは容易に理解できる。この実施例はこの点に注目してベリファイを行うものであり、詳細は次に述べる。
【００１６】
図２は図１に示した不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍへの情報の書き込みをファウラーノードハイムトンネル電流による電子注入（Ｆ−Ｎ電子注入）によって行う場合に、ワードライン電圧、ソース電圧を一定とし、ドレイン電圧を異ならせた場合の書き込み特性（しきい値−時間特性）を示す。
【００１７】
図２において実線は不揮発性メモリセルトランジスタＭ１１・・・Ｍｍｋのドレイン電圧Ｖｌを示し、破線はベリファイセルトランジスタＭｖｌ，Ｍｖ２，・・・Ｍｖｍのドレイン電圧Ｖ２を示し、両者の関係はＶ１＞Ｖ２になるように設定される。このような関係に設定するためには図１の実施例の回路においてトランジスタＴｒｌ，Ｔｒ２，Ｔｒ４，Ｔｒ６、Ｔｒ８のゲートにＯＮ信号を印加してこれらのトランジスタを導通させ、トランジスタＴｒ３，Ｔｒ５，Ｔｒ７のゲートにＯＦＦ信号を印加してこれらのトランジスタを非導通状態にさせる。この結果、ビットライン選択回路１３と電源１６との間に接続されている不揮発性メモリセルトランジスタＭ１１・・・Ｍｍｋのソースは接地される。この状態で、ドレイン駆動用のトランジスタＴｒｌの駆動力は、ベリファイセルトランジスタＭｖ１，Ｍｖ２，・・・Ｍｖｍのドレイン駆動用のトランジスタＴｒ２の駆動力より大きく設定されているので、実線で示した不揮発性メモリセルトランジスタＭ１１・・・Ｍｍｋのドレイン電圧Ｖ１は、破線で示したベリファイセルトランジスタＭｖ１，Ｍｖ２，・・・Ｍｖｍのドレイン電圧Ｖ２より大きくなる。
【００１８】
この様にドレイン電圧を異ならせることにより、ドレイン電圧Ｖ１が印加された不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのしきい値Ｖｔｈの上昇率が、ドレイン電圧Ｖ２が印加された不揮発性ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのしきい値Ｖｔｈの上昇率よりも大きくなる。
【００１９】
一般に、不揮発性メモリセルトランジスタの書き込み（又は消去）のベリファイは、書き込み（又は消去）の動作を一定時間行い、次にベリファイ動作を行うという操作のセットを何回か繰り返す。
【００２０】
又一般にメモリセルは製造のバラツキ等によりその書き込み（又は消去）の特性にバラツキが生じ、例えば一つのワードラインに接続されたメモリセルのうち選択されたすべてのメモリセルの書き込みが同時に終わることはなく、書き込み完了に至る時間にもバラツキがある。例えばあるメモリセルはｎ番目のセットの書き込み動作で書き込みが終了するのに対し、他のメモリセルはｎ＋１番目のセットで書き込みが終了するというようなことが起きる。
【００２１】
このように、図１の実施例においてワードラインＷ１に接続されている不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋの書き込み特性にもバラツキがある。しかしながら、この内の最も遅い書き込み完了時間を有するメモリセルであっても、前記のようにドレイン電圧を異ならせることにより少なくともベリファイセルトランジスタＭｖ１よりは早いことは確かである。
【００２２】
図２において、たとえば書き込み開始後の時点ｔ１においてｎ番目のセットの書き込み動作が終わったものとする。不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋの書き込み完了時のしきい値をＶｔｈ１とすると、ファウラーノードハイムトンネル電流（Ｆ−Ｎ電子注入）により、実線で示したように、これらの不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋのしきい値は既にＶｔｈ１に到達して、ワードラインＷ１に関しては書き込みが完了している。
【００２３】
しかしながら、この時点ｔ１においては不揮発性ベリファイセルトランジスタＭｖ１のしきい値Ｖｔｈは、破線で示したように、まだＶｔｈ１に到達してなく、ｎ番目のセットのベリファイモードでは書き込みが完了していないことが検知される。
【００２４】
時点ｔ１から所定時間経過後の時点ｔ２において実施された、たとえばｎ＋１番目のセットでは、ドレイン電圧Ｖ２が印加された不揮発性ベリファイセルトランジスタＭｖ１のしきい値がＶｔｈ１に到達したことが検知されて、このｎ＋１番目のセットのベリファイモードでは不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋのしきい値も既にＶｔｈ１に到達して書き込みが完了しているはずであることがわかる。
【００２５】
また、ワードラインＷ２に関してたとえばｎ＋１番目のセットではドレイン電圧Ｖ２が印加された不揮発性ベリファイセルトランジスタＭｖ２のしきい値がまだＶｔｈ１に到達してなく、ｎ＋２番目のセットで到達したことが検知されたとすれば、このｎ＋２番目のセットのベリファイモードで不揮発性メモリセルトランジスタＭ２１…Ｍ２ｋのうちの選択されたセルのしきい値も既にＶｔｈ１に到達して書き込みが完了しているはずであることがわかる。
【００２６】
他のワードラインについても同様に不揮発性ベリファイセルトランジスタのしきい値がＶｔｈ１に到達したことで、そのワードラインに関してビットラインにより選択されたすべての不揮発性メモリセルトランジスタのしきい値も既にＶｔｈ１に到達して書き込みが完了しているはずであることが分かる。
【００２７】
このように、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのドレイン電圧Ｖ１を、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのドレイン電圧Ｖ２より大きくなるように設定しておくことにより、不揮発性ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込みが完了した時点ｔ２では必ず不揮発性メモリセルトランジスタＭ１１…Ｍｍｋは既に書き込みが完了していることになるので、ｔ２の時点でベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのベリファイを行えば、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのベリファイも出来たことになる。
【００２８】
ここで、図１の回路において書き込み、ベリファイの動作をより詳細に説明する。ｎ（ｎは１以上の正の整数）番目のセットの情報の書き込みモードでは、トランジスタＴｒ１，Ｔｒ２、Ｔｒ４，Ｔｒ６、Ｔｒ８がＯＮ状態に設定され、セルアレイ１１、ベリファイセルアレイ１５が電源１４、接地の間に接続される。たとえばペイジプログラミングを行う場合、ワードラインＷ１−Ｗｍがワードラインドライバ１２により順次駆動され、これと同時にビットラインＢ１−Ｂｋが書き込み情報の内容に応じて選択的に駆動される。セルアレイ１１の不揮発性メモリセルトランジスタＭ１１…Ｍｍｋはビットライン選択回路１３により選択されるが、ベリファイセルアレイ１５のベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍはすべて書き込み状態に設定される。
【００２９】
この際、前述したように、トランジスタＴｒ１の方がトランジスタＴｒ２より駆動力が大きく設定されているので，たとえば図２に示したようにベリファイセルアレイ１５のベリファイセルトランジスタＭｖ１の書き込みが完了した時点ｔ２ではセルアレイ１１のワードラインＷ１に関して書き込みは既に完了している。この状態でｎ番目のセットの書き込みモードからｎ番目のセットのベリファイモードに切り替えられ、トランジスタＴｒ３、Ｔｒ６，Ｔｒ８のみがＯＮとなる。
【００３０】
ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのベリファイを行うために、図１に示したセンスアンプＳＡとリファレンスセルトランジスタＭｒとが用いられる。このベリファイモードはトランジスタＴｒ３，Ｔｒ６，Ｔｒ８をＯＮとし、トランジスタＴｒ１，Ｔｒ２、Ｔｒ４，Ｔｒ５，Ｔｒ７をＯＦＦとすることにより設定される。この状態でベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込みの内容に従ってトランジスタＴｒ３，Ｔｒ６を通って電源１４と接地との間に所定の大きさの電流が流れ、この結果、センスアンプＳＡの一方の入力端子には所定のベリファイ電圧が印加される。一方、センスアンプＳＡの他の入力端子には所定のリファレンスセルトランジスタＭｒから参照電圧が供給される。これらの両方の電圧はセンスアンプＳＡで比較され、両者の大小関係に応じてベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込みのベリファイを行うことができる。
【００３１】
つぎに、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋに書き込まれた情報の消去時におけるベリファイモードの動作を説明する。この消去は、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのソース電圧を図３に示したようにＶ３に設定し、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソース電圧をＶ４に設定し、フローティングゲートに注入されている電子の引き抜きをファウラーノードハイムトンネル電流（Ｆ−Ｎ電子引き抜き）によって行う。ここで、二つのソース電圧の関係をＶ３＞Ｖ４とするために、トランジスタＴｒ４，Ｔｒ５をＯＮとするとともに、トランジスタＴｒ４の駆動力がトランジスタＴｒ５の駆動力より大きくなるように設定される。この消去の場合は、トランジスタＴｒ４，Ｔｒ５，Ｔｒ８を導通させ、ソース側を共通に接地させる。
【００３２】
この消去時に、ワードライン電圧、ソース電圧を一定とし、ドレイン電圧を異ならせた場合の消去特性（しきい値−時間特性）を図３に示す。
【００３３】
図３においてたとえば消去完了のしきい値がＶｔｈ２であるとすると、ファウラーノードハイムトンネル電流（Ｆ−Ｎ電子引き抜き）による消去開始後のｎセット番目の時点ｔ３においては、トランジスタＴｒ４の駆動力が大きいので、実線で示したようにたとえばワードラインＷ１に接続された不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋのしきい値Ｖｔｈは先にＶｔｈ２に到達して、消去が完了しているがこれのベリファイは書き込みと同様に直接は行わない。
【００３４】
一方、この時点ｔ３においては不揮発性ベリファイセルトランジスタＭｖ１のしきい値Ｖｔｈは、トランジスタＴｒ５の駆動力が小さいので、破線で示したようにまだＶｔｈ２に到達してなく、消去が完了していない。さらに時点ｔ３から所定時間経過後のｎ＋１番目のセットの時点ｔ４になると、ソース電圧Ｖ４が印加された不揮発性ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのしきい値もＶｔｈ２に到達して、消去が完了する。他のワードラインＷ２…Ｗｍについても同様である。
【００３５】
このように、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのドレイン電圧Ｖ３を、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのドレイン電圧Ｖ４より大きくなるように設定しておくことにより、不揮発性ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの消去が完了した時点ｔ４では必ず不揮発性メモリセルトランジスタＭ１１…Ｍｍｋは既に消去が完了しているはずであるので、ｎ＋１番目のセットのｔ４の時点で消去モードから消去ベリファイモードに切り替えてベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのベリファイを行えば、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋの消去のベリファイも出来たことになる。
【００３６】
この消去ベリファイモードでは、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの消去のベリファイを行うために、図１に示したセンスアンプＳＡとリファレンスセルトランジスタＭｒとが同様に用いられる。この消去ベリファイモードは書き込みベリファイモードと同様に、トランジスタＴｒ３，Ｔｒ６、Ｔｒ８をＯＮとし、トランジスタＴｒ１，Ｔｒ２、Ｔｒ４，Ｔｒ５，Ｙｒ７をＯＦＦとすることにより設定される。この状態でベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの消去の進行内容に従ってトランジスタＴｒ３，Ｔｒ６，Ｔｒ８を通って電源１４と接地との間に所定の大きさの電流が流れ、この結果、センスアンプＳＡの一方の入力端子には所定のベリファイ電圧が印加される。一方、センスアンプＳＡの他の入力端子には所定のリファレンスセルトランジスタＭｒから参照電圧が供給される。これらの両方の電圧はセンスアンプＳＡで比較され、両者の大小関係に応じてベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの消去のベリファイを行うことができる。すなわち、消去が完了していればトランジスタＴｒ３，Ｔｒ６を通って流れる電流は所定値以下となるから、センスアンプＳＡの一方の入力端子に供給されるベリファイ電圧はリファレンスセルトランジスタＭｒからの参照電圧よりずっと小さくなり、両者の比較から例えば「０」出力がセンスアンプＳＡから得られることになり、この結果、消去のベリファイが完了する。
【００３７】
図２の書き込み特性は情報の書き込みをファウラーノードハイムトンネル電流による電子注入（Ｆ−Ｎ電子注入）によって行う場合を示したが、ホットエレクトロンの注入によっても同様に書き込みを行うことができる。このホットエレクトロンの注入による書き込みの場合は図１のトランジスタＴｒ１，Ｔｒ２と共にトランジスタＴｒ４，Ｔｒ５、Ｔｒ７を導通させ、電源１６からの正の電圧を不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソースに供給する。トランジスタＴｒ８はＯＦＦとされる。
【００３８】
図４はこのホットエレクトロンの注入による書き込み特性の一例を示す。たとえば図１における不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのドレイン電圧Ｖ５を、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのドレイン電圧Ｖ６より大きくなるように設定してホットエレクトロンの注入による書き込みを行う。この場合も実線で示したように高いドレイン電圧が印加された不揮発性メモリセルトランジスタＭ１１…Ｍｍｋの方が早い時点ｔ５で書込み完了しきい値Ｖｔｈ１に到達し、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込みはそれより遅い時点ｔ６となる。したがって、図２の場合と同様にベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込み完了の後にその書き込みのベリファイを行えば、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋの書き込み完了のベリファイが簡単かつ速やかに行われることになる。
【００３９】
図１の実施例は不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのドレインの駆動に単一の電源１４を用い、トランジスタＴｒ１の駆動力をトランジスタＴｒ２の駆動力より大きく設定して、書き込み時にセルアレイ１１の書き込みがベリファイセルアレイ１５より早く終了するようにしたが、トランジスタＴｒ１とトランジスタＴｒ２、Ｔｒ３とに夫々別個の電源を用いるようにすれば、トランジスタＴｒ１とトランジスタＴｒ２の駆動力に対する制限が無くなる。図５はその一例を示すブロック図であり、図１と同一の部分は同一の参照符号を付して説明を省略する。
【００４０】
図５において、電源１４ＡはトランジスタＴｒ１を介してビットライン選択回路１３に接続され、電源１４ＢはトランジスタＴｒ２、Ｔｒ３を介してビットライン選択回路１３に接続される。従って、セルアレイ１１はトランジスタＴｒ１を介して電源１４Ａにより駆動され、ベリファイセルアレイ１５はトランジスタＴｒ２、Ｔｒ３を介して電源１４Ｂにより駆動される。ここでは、電源１４Ａが電源１４Ｂに対して高い電圧をセルアレイ１１のビットラインＢ１−Ｂｋに供給できればよく、トランジスタＴｒ１とトランジスタＴｒ２の駆動力は同じでよい。ただし、書き込みのベリファイモード時にはベリファイセルアレイ１５に対してトランジスタＴｒ３を介してセルアレイ１１と同じ大きさの駆動を行う必要があるため、トランジスタＴｒ３の駆動力はトランジスタＴｒ１の駆動力と同じ値に設定しておく必要がある。従って、センスアンプＳＡおよびリファレンスセルＭｒの電源も図５に示したように電源１４Ａから取ることになる。
【００４１】
前記リファレンスセルトランジスタＭｒはセルアレイ１１を構成する不揮発性メモリセルトランジスタＭ１１…Ｍｍｋと同様な特性を持つことが望ましい。この結果、書き込み、消去において不揮発性メモリセルトランジスタＭ１１…Ｍｍｋがどのような状態になるかをリファレンスセルトランジスタＭｒで代表できることになる。つまり、リファレンスセルトランジスタＭｒは不揮発性メモリセルトランジスタＭ１１…Ｍｍｋと同様な電圧で動作することが望ましい。このことが図５の実施例の場合にリファレンスセルトランジスタＭｒをセルアレイ１１に接続されたトランジスタＴｒ１の電源１４Ａに接続する理由である。
【００４２】
【発明の効果】
以上詳述したようにこの発明によれば、セルアレイを構成する個々のメモリセルの書き込み、消去のベリファイを行う代わりに、メモリセルに与える電圧より低い電圧が印加されたベリファイセルについてベリファイを行うことによって、結果的に情報の書き込み、消去の際のベリファイを簡単にかつ速やかに行うことができる、ベリファイ機能を有する不揮発性記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施例の回路構成を示すブロック図
【図２】メモリセルに印加される書き込み電圧を変えた時のしきい値の変化を示す図
【図３】メモリセルに印加される消去電圧を変えた時のしきい値の変化を示す図
【図４】ホットエレクトロン注入による書き込み時にメモリセルに印加される書き込み電圧を変えた時のしきい値の変化を示す図
【図５】この発明の他の実施例の回路構成を示すブロック図
【符号の説明】
１１…セルアレイ
１２…ワードラインドライバ
１３…ビットライン選択回路
１４、１４Ａ，１４Ｂ、１６…電源
１５…ベリファイセルアレイ
Ｔｒ１−Ｔｒ８…トランジスタ
Ｗ１〜Ｗｍ…ワードライン
Ｂ１〜Ｂｋ…ビットライン
ＳＡ…センスアンプ
【発明の属する技術分野】
この発明は、不揮発性記憶装置、特にベリファイ用のメモルセルを備えたベリファイ機能を有する不揮発性記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ或いはフラッシュメモリ等の不揮発性記憶装置では、情報の書き込みあるいは消去操作を行った後、この情報が正しく書き込まれ、あるいは消去されたことを確認する必要がある。ここでは、この確認動作をベリファイと呼ぶことにする。従来このベリファイは不揮発性記憶装置を構成するアレイセル用のメモリセルの記憶内容を一つ一つ読みだし、その結果をリファレンス用のメモリセルトランジスタの内容と対比している。
【０００３】
【発明が解決しようとする課題】
このように、従来の不揮発性記憶装置では、アレイ内のメモリセルに情報が正しく書き込まれ、あるいは消去されたことを確認するためにすべてのメモリセルについてベリファイを行なわなければならず、多大な手間と時間を要するものであった。
【０００４】
そこで、この発明は、ベリファイを速やかに行うことによって結果的に情報の書き込み、消去操作を簡単にかつ速やかに行うことができる、ベリファイ機能を有する不揮発性記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明のベリファイ機能を有する不揮発性記憶装置は、行方向に複数本配列されたワード線と、前記ワード線と交差する列方向に複数本配列されたビット線と、前記ワード線とビット線との交点に夫々配置された複数の不揮発性メモリセルトランジスタと、前記複数本配列されたワード線の夫々に前記不揮発性メモリセルトランジスタと共通に接続された少なくとも１個の不揮発性サブメモリセルトランジスタと、情報の書き込み時には、前記不揮発性メモリセルトランジスタのドレインに所定の電圧を印加し、かつ、この所定の電圧より小さい電圧を前記不揮発性サブメモリセルトランジスタのドレインに選択的に印加すると共に、情報の消去時には、前記不揮発性メモリセルトランジスタのドレイン及び前記不揮発性サブメモリセルトランジスタのドレインをオープン状態とする第１の電圧印加手段と、情報の書き込み時には、前記不揮発性メモリセルトランジスタのソース及び前記不揮発性サブメモリセルトランジスタのソースを共に接地状態とし、情報の消去時には、前記不揮発性メモリセルトランジスタのソースに所定の電圧を印加すると共に、この所定の電圧より小さい電圧を前記不揮発性サブメモリセルトランジスタのソースに、選択的に印加する第２の電圧印加手段と、前記不揮発性サブメモリセルトランジスタに対する情報の書き込み又は消去の後に前記不揮発性サブメモリセルトランジスタの記憶内容のべリファイ動作を行う手段とから構成されている。
【０００６】
上記の構成により情報の書き込み、消去時に前記不揮発性メモリセルに書き込みあるいは消去のための所定の電圧を印加すると共に、この所定の電圧より小さい電圧を前記不揮発性サブメモリセルに印加するようにしたから、前記不揮発性サブメモリセルについての情報の書き込み、消去の動作が終了した時点では前記不揮発性メモリセルについての情報の書き込み、消去動作は既に終了しており、この不揮発性サブメモリセルの記憶内容のベリファイ動作を行うことにより、前記不揮発性メモリセルについての情報の書き込み、消去動作のベリファイも終了されたことになる。
【０００７】
【発明の実施の形態】
以下、この発明の第１の実施の形態について図面を参照して説明する。
【０００８】
図１はこの第１の実施の形態を示すブロック回路図であり、メモルセルアレイ１１は複数の不揮発性メモリセルトランジスタＭ１１，Ｍ１２，…Ｍ１ｋ、Ｍ２１，Ｍ２２，…Ｍ２ｋ，…Ｍｍ１，Ｍｍ２，…Ｍｍｋが行方向および列方向にマトリクス状に配列されてなる。不揮発性メモリセルトランジスタＭ１１，Ｍ１２，…Ｍ１ｋのコントロールゲートは共通に１番目のワードラインＷ１に接続され、不揮発性メモリセルトランジスタＭ２１，Ｍ２２，…Ｍ２ｋのコントロールゲートは共通に２番目のワードラインＷ２に接続され、不揮発性メモリセルトランジスタＭｍ１，Ｍｍ２，…Ｍｍｋのコントロールゲートは共通にワードラインＷｍに接続される。これらのワードラインＷ１…Ｗｍはそれぞれワードラインドライバ１２の出力端に接続されて駆動される。
【０００９】
不揮発性メモリセルトランジスタＭ１１，Ｍ２１，…Ｍｍ１のドレインは共通に１番目のビットラインＢ１に接続され、不揮発性メモリセルトランジスタＭ１２，Ｍ２２，…Ｍｍ２のドレインは共通に２番目のビットラインＢ２に接続され、不揮発性メモリセルトランジスタＭ１ｋ，Ｍ２ｋ，…Ｍｍｋのドレインは共通にｋ番目のビットラインＢｋに接続される。これらのビットラインＢ１…Ｂｋはそれぞれビットライン選択回路１３を介して駆動トランジスタＴｒ１に接続され、更にこの駆動トランジスタＴｒ１を介して電源１４に接続される。なお、不揮発性メモリセルトランジスタＭ１１，Ｍ２１，…Ｍｍ１のソースは共通に１番目のソースラインＳ１に接続され、不揮発性メモリセルトランジスタＭ１２，Ｍ２２，…Ｍｍ２のソースは共通に２番目のソースラインＳ２に接続され、不揮発性メモリセルトランジスタＭ１ｋ，Ｍ２ｋ，…Ｍｍｋのソースは共通にｋ番目のソースラインＳｋに接続される。これらのソースラインＳ１…Ｓｋは共通にトランジスタＴｒ４のドレインに接続される。
【００１０】
このように構成されたメモルセルアレイ１１に対して更にサブメモリセルで構成されるサブアレイ１５が併設される。このサブアレイ１５はセルアレイ１１のベリファイに用いることから以下の説明ではベリファイセルアレイ１５と称する。このベリファイセルアレイ１５は夫々のワードラインＷ１…Ｗｍに対応して１個ずつ設けられたベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍから構成される。これらのベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのコントロールゲートは夫々ワードラインＷ１…Ｗｍに接続され、ドレインは共通にビットラインＢｖを介してビットライン選択回路１３に接続され、さらに並列駆動トランジスタＴｒ２、Ｔｒ３に接続される。更にこの並列駆動トランジスタＴｒ２，Ｔｒ３を介して電源１４に接続される。これらのベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソースは共通にソースラインＳｖに接続され，このソースラインＳｖは並列トランジスタＴｒ５，Ｔｒ６の夫々のドレインに接続される。
【００１１】
トランジスタＴｒ４および並列トランジスタＴｒ５，Ｔｒ６の夫々のソースは共通にトランジスタＴｒ７，Ｔｒ８の夫々のドレインに接続され、一方のトランジスタＴｒ７のソースは電源１６の正端子に接続され、他方のトランジスタＴｒ８のソースは接地される。
【００１２】
一方のトランジスタＴｒ７は、後で詳述するが、ホットエレクトロンを用いて電子をフローティングゲートに注入するプログラミング法、即ちホットエレクトロンプログラム法で書き込みを行う場合、およびフローティングゲートに注入されている電子の引き抜きをファウラーノードハイムトンネル電流（Ｆ−Ｎ電子引き抜き）によって行う消去法を実行する場合に導通して、電源１６からの正電圧がベリファイセルアレイ１５を構成するベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソースに印加される。
【００１３】
他方のトランジスタＴｒ８は情報の書き込みをファウラーノードハイムトンネル電流による電子注入（Ｆ−Ｎ電子注入）によって行う場合に導通して、トランジスタＴｒ６を介してベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソースを接地する。
【００１４】
トランジスタＴｒ１，Ｔｒ２，Ｔｒ３は共通にセンスアンプＳＡの一方のセンス入力端子に接続され、このセンスアンプＳＡの他方のセンス入力端子は後で詳述するリファレンスセルトランジスタＭｒのドレインに接続される。これらのセンスアンプＳＡおよびリファレンスセルトランジスタＭｒはそれぞれ電源１４および接地の間に接続される。
【００１５】
この実施例では、上記のメモルセルアレイ１１およびベリファイセルアレイ１５を構成する不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍはその付属回路素子とともに１個の半導体基板上に形成される。特に、メモルセルアレイ１１およびベリファイセルアレイ１５を構成する不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍはいずれも同じ構成、寸法を有するから、同じ製造工程において同時に形成される。従って、そのメモリセルとしての特性は同じであり、情報の書き込み、消去時に与えられる電圧が同じであればその書き込み、消去に要する時間もほぼ同じとなる。別の見方をすれば、もしもメモルセルアレイ１１に与えられる電圧に対してベリファイセルアレイ１５に与えられる電圧の値が小さければ、情報の書き込み、消去に要する時間はメモルセルアレイ１１の方が早くなることは容易に理解できる。この実施例はこの点に注目してベリファイを行うものであり、詳細は次に述べる。
【００１６】
図２は図１に示した不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍへの情報の書き込みをファウラーノードハイムトンネル電流による電子注入（Ｆ−Ｎ電子注入）によって行う場合に、ワードライン電圧、ソース電圧を一定とし、ドレイン電圧を異ならせた場合の書き込み特性（しきい値−時間特性）を示す。
【００１７】
図２において実線は不揮発性メモリセルトランジスタＭ１１・・・Ｍｍｋのドレイン電圧Ｖｌを示し、破線はベリファイセルトランジスタＭｖｌ，Ｍｖ２，・・・Ｍｖｍのドレイン電圧Ｖ２を示し、両者の関係はＶ１＞Ｖ２になるように設定される。このような関係に設定するためには図１の実施例の回路においてトランジスタＴｒｌ，Ｔｒ２，Ｔｒ４，Ｔｒ６、Ｔｒ８のゲートにＯＮ信号を印加してこれらのトランジスタを導通させ、トランジスタＴｒ３，Ｔｒ５，Ｔｒ７のゲートにＯＦＦ信号を印加してこれらのトランジスタを非導通状態にさせる。この結果、ビットライン選択回路１３と電源１６との間に接続されている不揮発性メモリセルトランジスタＭ１１・・・Ｍｍｋのソースは接地される。この状態で、ドレイン駆動用のトランジスタＴｒｌの駆動力は、ベリファイセルトランジスタＭｖ１，Ｍｖ２，・・・Ｍｖｍのドレイン駆動用のトランジスタＴｒ２の駆動力より大きく設定されているので、実線で示した不揮発性メモリセルトランジスタＭ１１・・・Ｍｍｋのドレイン電圧Ｖ１は、破線で示したベリファイセルトランジスタＭｖ１，Ｍｖ２，・・・Ｍｖｍのドレイン電圧Ｖ２より大きくなる。
【００１８】
この様にドレイン電圧を異ならせることにより、ドレイン電圧Ｖ１が印加された不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのしきい値Ｖｔｈの上昇率が、ドレイン電圧Ｖ２が印加された不揮発性ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのしきい値Ｖｔｈの上昇率よりも大きくなる。
【００１９】
一般に、不揮発性メモリセルトランジスタの書き込み（又は消去）のベリファイは、書き込み（又は消去）の動作を一定時間行い、次にベリファイ動作を行うという操作のセットを何回か繰り返す。
【００２０】
又一般にメモリセルは製造のバラツキ等によりその書き込み（又は消去）の特性にバラツキが生じ、例えば一つのワードラインに接続されたメモリセルのうち選択されたすべてのメモリセルの書き込みが同時に終わることはなく、書き込み完了に至る時間にもバラツキがある。例えばあるメモリセルはｎ番目のセットの書き込み動作で書き込みが終了するのに対し、他のメモリセルはｎ＋１番目のセットで書き込みが終了するというようなことが起きる。
【００２１】
このように、図１の実施例においてワードラインＷ１に接続されている不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋの書き込み特性にもバラツキがある。しかしながら、この内の最も遅い書き込み完了時間を有するメモリセルであっても、前記のようにドレイン電圧を異ならせることにより少なくともベリファイセルトランジスタＭｖ１よりは早いことは確かである。
【００２２】
図２において、たとえば書き込み開始後の時点ｔ１においてｎ番目のセットの書き込み動作が終わったものとする。不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋの書き込み完了時のしきい値をＶｔｈ１とすると、ファウラーノードハイムトンネル電流（Ｆ−Ｎ電子注入）により、実線で示したように、これらの不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋのしきい値は既にＶｔｈ１に到達して、ワードラインＷ１に関しては書き込みが完了している。
【００２３】
しかしながら、この時点ｔ１においては不揮発性ベリファイセルトランジスタＭｖ１のしきい値Ｖｔｈは、破線で示したように、まだＶｔｈ１に到達してなく、ｎ番目のセットのベリファイモードでは書き込みが完了していないことが検知される。
【００２４】
時点ｔ１から所定時間経過後の時点ｔ２において実施された、たとえばｎ＋１番目のセットでは、ドレイン電圧Ｖ２が印加された不揮発性ベリファイセルトランジスタＭｖ１のしきい値がＶｔｈ１に到達したことが検知されて、このｎ＋１番目のセットのベリファイモードでは不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋのしきい値も既にＶｔｈ１に到達して書き込みが完了しているはずであることがわかる。
【００２５】
また、ワードラインＷ２に関してたとえばｎ＋１番目のセットではドレイン電圧Ｖ２が印加された不揮発性ベリファイセルトランジスタＭｖ２のしきい値がまだＶｔｈ１に到達してなく、ｎ＋２番目のセットで到達したことが検知されたとすれば、このｎ＋２番目のセットのベリファイモードで不揮発性メモリセルトランジスタＭ２１…Ｍ２ｋのうちの選択されたセルのしきい値も既にＶｔｈ１に到達して書き込みが完了しているはずであることがわかる。
【００２６】
他のワードラインについても同様に不揮発性ベリファイセルトランジスタのしきい値がＶｔｈ１に到達したことで、そのワードラインに関してビットラインにより選択されたすべての不揮発性メモリセルトランジスタのしきい値も既にＶｔｈ１に到達して書き込みが完了しているはずであることが分かる。
【００２７】
このように、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのドレイン電圧Ｖ１を、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのドレイン電圧Ｖ２より大きくなるように設定しておくことにより、不揮発性ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込みが完了した時点ｔ２では必ず不揮発性メモリセルトランジスタＭ１１…Ｍｍｋは既に書き込みが完了していることになるので、ｔ２の時点でベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのベリファイを行えば、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのベリファイも出来たことになる。
【００２８】
ここで、図１の回路において書き込み、ベリファイの動作をより詳細に説明する。ｎ（ｎは１以上の正の整数）番目のセットの情報の書き込みモードでは、トランジスタＴｒ１，Ｔｒ２、Ｔｒ４，Ｔｒ６、Ｔｒ８がＯＮ状態に設定され、セルアレイ１１、ベリファイセルアレイ１５が電源１４、接地の間に接続される。たとえばペイジプログラミングを行う場合、ワードラインＷ１−Ｗｍがワードラインドライバ１２により順次駆動され、これと同時にビットラインＢ１−Ｂｋが書き込み情報の内容に応じて選択的に駆動される。セルアレイ１１の不揮発性メモリセルトランジスタＭ１１…Ｍｍｋはビットライン選択回路１３により選択されるが、ベリファイセルアレイ１５のベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍはすべて書き込み状態に設定される。
【００２９】
この際、前述したように、トランジスタＴｒ１の方がトランジスタＴｒ２より駆動力が大きく設定されているので，たとえば図２に示したようにベリファイセルアレイ１５のベリファイセルトランジスタＭｖ１の書き込みが完了した時点ｔ２ではセルアレイ１１のワードラインＷ１に関して書き込みは既に完了している。この状態でｎ番目のセットの書き込みモードからｎ番目のセットのベリファイモードに切り替えられ、トランジスタＴｒ３、Ｔｒ６，Ｔｒ８のみがＯＮとなる。
【００３０】
ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのベリファイを行うために、図１に示したセンスアンプＳＡとリファレンスセルトランジスタＭｒとが用いられる。このベリファイモードはトランジスタＴｒ３，Ｔｒ６，Ｔｒ８をＯＮとし、トランジスタＴｒ１，Ｔｒ２、Ｔｒ４，Ｔｒ５，Ｔｒ７をＯＦＦとすることにより設定される。この状態でベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込みの内容に従ってトランジスタＴｒ３，Ｔｒ６を通って電源１４と接地との間に所定の大きさの電流が流れ、この結果、センスアンプＳＡの一方の入力端子には所定のベリファイ電圧が印加される。一方、センスアンプＳＡの他の入力端子には所定のリファレンスセルトランジスタＭｒから参照電圧が供給される。これらの両方の電圧はセンスアンプＳＡで比較され、両者の大小関係に応じてベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込みのベリファイを行うことができる。
【００３１】
つぎに、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋに書き込まれた情報の消去時におけるベリファイモードの動作を説明する。この消去は、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのソース電圧を図３に示したようにＶ３に設定し、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソース電圧をＶ４に設定し、フローティングゲートに注入されている電子の引き抜きをファウラーノードハイムトンネル電流（Ｆ−Ｎ電子引き抜き）によって行う。ここで、二つのソース電圧の関係をＶ３＞Ｖ４とするために、トランジスタＴｒ４，Ｔｒ５をＯＮとするとともに、トランジスタＴｒ４の駆動力がトランジスタＴｒ５の駆動力より大きくなるように設定される。この消去の場合は、トランジスタＴｒ４，Ｔｒ５，Ｔｒ８を導通させ、ソース側を共通に接地させる。
【００３２】
この消去時に、ワードライン電圧、ソース電圧を一定とし、ドレイン電圧を異ならせた場合の消去特性（しきい値−時間特性）を図３に示す。
【００３３】
図３においてたとえば消去完了のしきい値がＶｔｈ２であるとすると、ファウラーノードハイムトンネル電流（Ｆ−Ｎ電子引き抜き）による消去開始後のｎセット番目の時点ｔ３においては、トランジスタＴｒ４の駆動力が大きいので、実線で示したようにたとえばワードラインＷ１に接続された不揮発性メモリセルトランジスタＭ１１…Ｍ１ｋのしきい値Ｖｔｈは先にＶｔｈ２に到達して、消去が完了しているがこれのベリファイは書き込みと同様に直接は行わない。
【００３４】
一方、この時点ｔ３においては不揮発性ベリファイセルトランジスタＭｖ１のしきい値Ｖｔｈは、トランジスタＴｒ５の駆動力が小さいので、破線で示したようにまだＶｔｈ２に到達してなく、消去が完了していない。さらに時点ｔ３から所定時間経過後のｎ＋１番目のセットの時点ｔ４になると、ソース電圧Ｖ４が印加された不揮発性ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのしきい値もＶｔｈ２に到達して、消去が完了する。他のワードラインＷ２…Ｗｍについても同様である。
【００３５】
このように、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのドレイン電圧Ｖ３を、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのドレイン電圧Ｖ４より大きくなるように設定しておくことにより、不揮発性ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの消去が完了した時点ｔ４では必ず不揮発性メモリセルトランジスタＭ１１…Ｍｍｋは既に消去が完了しているはずであるので、ｎ＋１番目のセットのｔ４の時点で消去モードから消去ベリファイモードに切り替えてベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのベリファイを行えば、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋの消去のベリファイも出来たことになる。
【００３６】
この消去ベリファイモードでは、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの消去のベリファイを行うために、図１に示したセンスアンプＳＡとリファレンスセルトランジスタＭｒとが同様に用いられる。この消去ベリファイモードは書き込みベリファイモードと同様に、トランジスタＴｒ３，Ｔｒ６、Ｔｒ８をＯＮとし、トランジスタＴｒ１，Ｔｒ２、Ｔｒ４，Ｔｒ５，Ｙｒ７をＯＦＦとすることにより設定される。この状態でベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの消去の進行内容に従ってトランジスタＴｒ３，Ｔｒ６，Ｔｒ８を通って電源１４と接地との間に所定の大きさの電流が流れ、この結果、センスアンプＳＡの一方の入力端子には所定のベリファイ電圧が印加される。一方、センスアンプＳＡの他の入力端子には所定のリファレンスセルトランジスタＭｒから参照電圧が供給される。これらの両方の電圧はセンスアンプＳＡで比較され、両者の大小関係に応じてベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの消去のベリファイを行うことができる。すなわち、消去が完了していればトランジスタＴｒ３，Ｔｒ６を通って流れる電流は所定値以下となるから、センスアンプＳＡの一方の入力端子に供給されるベリファイ電圧はリファレンスセルトランジスタＭｒからの参照電圧よりずっと小さくなり、両者の比較から例えば「０」出力がセンスアンプＳＡから得られることになり、この結果、消去のベリファイが完了する。
【００３７】
図２の書き込み特性は情報の書き込みをファウラーノードハイムトンネル電流による電子注入（Ｆ−Ｎ電子注入）によって行う場合を示したが、ホットエレクトロンの注入によっても同様に書き込みを行うことができる。このホットエレクトロンの注入による書き込みの場合は図１のトランジスタＴｒ１，Ｔｒ２と共にトランジスタＴｒ４，Ｔｒ５、Ｔｒ７を導通させ、電源１６からの正の電圧を不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのソースに供給する。トランジスタＴｒ８はＯＦＦとされる。
【００３８】
図４はこのホットエレクトロンの注入による書き込み特性の一例を示す。たとえば図１における不揮発性メモリセルトランジスタＭ１１…Ｍｍｋのドレイン電圧Ｖ５を、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのドレイン電圧Ｖ６より大きくなるように設定してホットエレクトロンの注入による書き込みを行う。この場合も実線で示したように高いドレイン電圧が印加された不揮発性メモリセルトランジスタＭ１１…Ｍｍｋの方が早い時点ｔ５で書込み完了しきい値Ｖｔｈ１に到達し、ベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込みはそれより遅い時点ｔ６となる。したがって、図２の場合と同様にベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍの書き込み完了の後にその書き込みのベリファイを行えば、不揮発性メモリセルトランジスタＭ１１…Ｍｍｋの書き込み完了のベリファイが簡単かつ速やかに行われることになる。
【００３９】
図１の実施例は不揮発性メモリセルトランジスタＭ１１…ＭｍｋおよびベリファイセルトランジスタＭｖ１，Ｍｖ２，…Ｍｖｍのドレインの駆動に単一の電源１４を用い、トランジスタＴｒ１の駆動力をトランジスタＴｒ２の駆動力より大きく設定して、書き込み時にセルアレイ１１の書き込みがベリファイセルアレイ１５より早く終了するようにしたが、トランジスタＴｒ１とトランジスタＴｒ２、Ｔｒ３とに夫々別個の電源を用いるようにすれば、トランジスタＴｒ１とトランジスタＴｒ２の駆動力に対する制限が無くなる。図５はその一例を示すブロック図であり、図１と同一の部分は同一の参照符号を付して説明を省略する。
【００４０】
図５において、電源１４ＡはトランジスタＴｒ１を介してビットライン選択回路１３に接続され、電源１４ＢはトランジスタＴｒ２、Ｔｒ３を介してビットライン選択回路１３に接続される。従って、セルアレイ１１はトランジスタＴｒ１を介して電源１４Ａにより駆動され、ベリファイセルアレイ１５はトランジスタＴｒ２、Ｔｒ３を介して電源１４Ｂにより駆動される。ここでは、電源１４Ａが電源１４Ｂに対して高い電圧をセルアレイ１１のビットラインＢ１−Ｂｋに供給できればよく、トランジスタＴｒ１とトランジスタＴｒ２の駆動力は同じでよい。ただし、書き込みのベリファイモード時にはベリファイセルアレイ１５に対してトランジスタＴｒ３を介してセルアレイ１１と同じ大きさの駆動を行う必要があるため、トランジスタＴｒ３の駆動力はトランジスタＴｒ１の駆動力と同じ値に設定しておく必要がある。従って、センスアンプＳＡおよびリファレンスセルＭｒの電源も図５に示したように電源１４Ａから取ることになる。
【００４１】
前記リファレンスセルトランジスタＭｒはセルアレイ１１を構成する不揮発性メモリセルトランジスタＭ１１…Ｍｍｋと同様な特性を持つことが望ましい。この結果、書き込み、消去において不揮発性メモリセルトランジスタＭ１１…Ｍｍｋがどのような状態になるかをリファレンスセルトランジスタＭｒで代表できることになる。つまり、リファレンスセルトランジスタＭｒは不揮発性メモリセルトランジスタＭ１１…Ｍｍｋと同様な電圧で動作することが望ましい。このことが図５の実施例の場合にリファレンスセルトランジスタＭｒをセルアレイ１１に接続されたトランジスタＴｒ１の電源１４Ａに接続する理由である。
【００４２】
【発明の効果】
以上詳述したようにこの発明によれば、セルアレイを構成する個々のメモリセルの書き込み、消去のベリファイを行う代わりに、メモリセルに与える電圧より低い電圧が印加されたベリファイセルについてベリファイを行うことによって、結果的に情報の書き込み、消去の際のベリファイを簡単にかつ速やかに行うことができる、ベリファイ機能を有する不揮発性記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施例の回路構成を示すブロック図
【図２】メモリセルに印加される書き込み電圧を変えた時のしきい値の変化を示す図
【図３】メモリセルに印加される消去電圧を変えた時のしきい値の変化を示す図
【図４】ホットエレクトロン注入による書き込み時にメモリセルに印加される書き込み電圧を変えた時のしきい値の変化を示す図
【図５】この発明の他の実施例の回路構成を示すブロック図
【符号の説明】
１１…セルアレイ
１２…ワードラインドライバ
１３…ビットライン選択回路
１４、１４Ａ，１４Ｂ、１６…電源
１５…ベリファイセルアレイ
Ｔｒ１−Ｔｒ８…トランジスタ
Ｗ１〜Ｗｍ…ワードライン
Ｂ１〜Ｂｋ…ビットライン
ＳＡ…センスアンプ
Claims (3)
- 行方向に複数本配列されたワード線と、
前記ワード線と交差する列方向に複数本配列されたビット線と、
前記ワード線とビット線との交点に夫々配置された複数の不揮発性メモリセルトランジスタと、
前記複数本配列されたワード線の夫々に前記不揮発性メモリセルトランジスタと共通に接続された少なくとも１個の不揮発性サブメモリセルトランジスタと、
情報の書き込み時には、前記不揮発性メモリセルトランジスタのドレインに所定の電圧を印加し、かつ、この所定の電圧より小さい電圧を前記不揮発性サブメモリセルトランジスタのドレインに選択的に印加すると共に、情報の消去時には、前記不揮発性メモリセルトランジスタのドレイン及び前記不揮発性サブメモリセルトランジスタのドレインをオープン状態とする第１の電圧印加手段と、
情報の書き込み時には、前記不揮発性メモリセルトランジスタのソース及び前記不揮発性サブメモリセルトランジスタのソースを共に接地状態とし、情報の消去時には、前記不揮発性メモリセルトランジスタのソースに所定の電圧を印加すると共に、この所定の電圧より小さい電圧を前記不揮発性サブメモリセルトランジスタのソースに、選択的に印加する第２の電圧印加手段と、
前記不揮発性サブメモリセルトランジスタに対する情報の書き込み又は消去の後に前記不揮発性サブメモリセルトランジスタの記憶内容のべリファイ動作を行う手段とを具備することを特徴とするベリファイ機能を有する不揮発性記憶装置。 - 前記ベリファイ動作を行う手段は、前記不揮発性サブメモリセルトランジスタの記憶内容のべリファイの参照出力を生成するリファレンスセルトランジスタと、このリファレンスセルトランジスタからの参照出力と前記不揮発性サブメモリセルトランジスタの記憶内容に応じて得られるベリファイ出力との比較結果を出力するセンスアンプとを有することを特徴とする請求項１に記載のべリファイ機能を有する不揮発性記憶装置。
- 前記ベリファイ動作を行う手段は、前記不揮発性サブメモリセルトランジスタのしきい値が所定値に到達するまでまたは予め定めた上限回数回前記ベリファイ動作を繰り返すことを特徴とする請求項１に記載のべリファイ機能を有する不揮発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14900596A JP4382168B2 (ja) | 1996-06-11 | 1996-06-11 | ベリファイ機能を有する不揮発性記憶装置 |
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