JP2010040635A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2010040635A
JP2010040635A JP2008199487A JP2008199487A JP2010040635A JP 2010040635 A JP2010040635 A JP 2010040635A JP 2008199487 A JP2008199487 A JP 2008199487A JP 2008199487 A JP2008199487 A JP 2008199487A JP 2010040635 A JP2010040635 A JP 2010040635A
Authority
JP
Japan
Prior art keywords
film
region
semiconductor device
insulating film
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008199487A
Other languages
English (en)
Other versions
JP5406479B2 (ja
Inventor
Kazuyoshi Shiba
和佳 志波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008199487A priority Critical patent/JP5406479B2/ja
Priority to US12/495,957 priority patent/US7994012B2/en
Publication of JP2010040635A publication Critical patent/JP2010040635A/ja
Priority to US13/186,466 priority patent/US20110272757A1/en
Application granted granted Critical
Publication of JP5406479B2 publication Critical patent/JP5406479B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】電荷蓄積膜ＭＩ１に対して電荷を授受することで記憶動作を行う不揮発性メモリセルＮＶＭ１を有する半導体装置であって、不揮発性メモリセルＮＶＭ１は、シリコン基板１の主面ｓ１に形成されたｐウェルｐｗ１と、主面ｓ１上に電荷蓄積膜ＭＩ１を隔てて形成されたメモリゲート電極ＭＧ１とを有し、更に、シリコン基板１の主面ｓ１のうち、電荷蓄積膜ＭＩ１下に位置するメモリチャネル領域ｃｈ１ａにフッ素を含んでいる。
【選択図】図１

Description

本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
電気的に書き込み・消去が可能な不揮発性半導体記憶素子（不揮発性メモリセル）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリセルは、ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（Filed Effect Transistor：ＦＥＴともいう）（以下、単にＭＩＳトランジスタ）のゲート電極下に浮遊状態（フローティング状態）の導体部を備えた構造（浮遊ゲート電極構造）や、電荷担体（キャリア）を蓄積する機能を有する絶縁膜を備えた構造となっている。これら浮遊ゲート電極や電荷蓄積膜に電荷を蓄積させ、ＭＩＳ構造によって電荷蓄積領域への電荷の注入または放出を制御することで、データ書き込みおよびデータ消去を実現している。
上記のように、電荷蓄積領域に電荷が注入（または放出）されると、ＭＩＳトランジスタの閾値電圧が変化する。ＭＩＳトランジスタにおいて、閾値電圧の変化は、印加するゲート電圧に応じて流れるドレイン電流の違いとして現れる。この、ＭＩＳトランジスタのドレイン電流量によって、電荷の蓄積状態、即ち、データ保持状態を読み出すことができる。以上のような、データ書き込み、消去、読み出し機能によって、メモリ動作を実現している。
電荷蓄積機能を有する絶縁膜として、窒化シリコンを主体とする絶縁膜（以下、単に窒化シリコン膜）が知られている。半導体基板上に形成した窒化シリコン膜は、形成条件によって内部に欠陥を多く含む膜となる。このような膜中の欠陥は、キャリアの捕獲準位（トラップ準位）として機能する。このような窒化シリコン膜のトラップ準位に捕獲された電荷は漏出し難い。そのため、窒化シリコン膜を電荷蓄積膜として利用した不揮発性メモリは長時間のデータ保持に優れている。
更に、窒化シリコン膜に捕獲されたキャリアが上部の電極や、下部の基板に容易に漏出しないように、窒化シリコン膜の両側を、他の絶縁膜で挟み込む構造が有用である。例えば、窒化シリコン膜の両側を、酸化シリコンを主体とする絶縁膜（以下、単に酸化シリコン膜）などで挟みこんだ、所謂ＯＮＯ（oxide/Nitride/oxide）絶縁膜が用いられている。この、ＯＮＯ絶縁膜をＭＩＳトランジスタのゲート絶縁膜と見立てて、読み出し動作を実現する不揮発性メモリセルがある。これは、ゲート電極（Metal）／ＯＮＯ絶縁膜／半導体基板（Semiconductor）を基本構成としており、所謂ＭＯＮＯＳ型の不揮発性メモリセル（以下、単にＭＯＮＯＳ型メモリセル）と称される。
例えば、特開２００７−４８８８２号公報（特許文献１）には、ＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（Field Effect Transistor）を製作する工程で、ゲート電極形成後にフッ素をイオン注入することで、半導体界面もしくは表面にフッ素を存在させる技術が開示されている。これにより、半導体デバイスの動作速度の向上や、雑音特性の向上、更に、特性不良率の向上等を実現することができる。
また、例えば、特開２０００−２３６０７４号公報（特許文献２）には、ＤＲＡＭ（Dynamic Random Access Memory）を構成するＭＩＳＦＥＴの形成工程で、ゲート絶縁膜形成後、または、ゲート電極形成後にフッ素イオンを注入することで、ゲート絶縁膜と半導体基板との界面にフッ素を導入する技術が開示されている。
また、例えば、特開２００５−１９７５４７号公報（特許文献３）には、ＤＲＡＭやＳＲＡＭ（Static Random Access Memory）を構成するＭＯＳトランジスタの形成工程において、ソース・ドレイン拡散層内に、ハロゲン元素をイオン注入し、拡散する技術が開示されている。
特開２００７−４８８８２号公報 特開２０００−２３６０７４号公報 特開２００５−１９７５４７号公報
ＭＯＮＯＳ型メモリセルでは、ゲート電極下の電荷蓄積膜に電荷を授受することで情報を記憶する。以下では、一例として、ｎチャネル型のＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）のゲート絶縁膜をＯＮＯ構造の電荷蓄積膜としたＭＯＮＯＳ型メモリセルを説明する。
通常のｎ型ＭＩＳトランジスタでは、ゲート電極に正電圧を印加していくと、ゲート絶縁膜下のｐ型半導体層にｎ型反転層が形成される。このときのゲート電圧値を閾値電圧と呼称する。ゲート電圧値が閾値電圧以上であれば、ソース・ドレイン間のバイアスにより、ｎ型反転層ではキャリア（電子）のドリフトが起こる。言い換えれば、ゲート電圧が閾値電圧以上であれば、ｎ型反転層をチャネルとしてソース・ドレイン間にドリフト電流を流すことができる。そして、ソース・ドレイン間のバイアスが一定であれば、ゲート電圧値が高いほどｎ型反転層のキャリア濃度は上昇し、ソース・ドレイン間電流が上昇する。
このような特性のｎ型ＭＩＳトランジスタにおいて、ゲート絶縁膜に電荷蓄積膜を適用したＭＯＮＯＳ型メモリセルでは、電荷蓄積膜の帯電状態によって閾値電圧が変化する。例えば、ゲート絶縁膜である電荷蓄積膜が負の電荷である電子を捕獲した場合、ゲート絶縁膜下のｐ型半導体層への、正のゲート電圧の電界効果は弱められる。従って、当該ｐ型半導体層にｎ型反転層を形成するには、より高い正のゲート電圧を印加する必要がある。これは、閾値電圧が上昇したことを意味する。
一方、ゲート絶縁膜である電荷蓄積膜が正の電荷である正孔を捕獲した場合、ゲート絶縁膜下のｐ型半導体層には、予め正の電界効果が作用していることになる。従って、当該ｐ型半導体層には、より低い正のゲート電圧でｎ型反転層を形成できる。これは、閾値電圧が低下したことを意味する。
このように、ＭＯＮＯＳ型メモリセルでは、電荷蓄積膜の帯電状態により閾値電圧が変化する。即ち、電荷蓄積膜に電子を注入すれば閾値電圧は上昇し、正孔を注入すれば閾値電圧は低下する。例えば、閾値電圧が上昇した状態（電子を注入した状態）を書き込み状態に対応させ、閾値電圧が低下した状態（正孔を注入した状態）を消去状態に対応させる。そして、このような閾値電圧の変化はソース・ドレイン間電流の大きさによって検出できる。このようにして、ＭＯＮＯＳ型メモリセルは、１ビットの情報を記憶する機能を有する。
ここで、不揮発性メモリセルおけるデータ保持特性（リテンション特性）は、当該不揮発性メモリセルが記憶状態をどの程度維持できるかを示す重要な特性パラメータの一つである。ＭＯＮＯＳ型メモリセルでは、電荷蓄積膜の帯電状態を記憶状態に対応させるから、電荷蓄積膜が強固に電荷を捕獲し得るほど、リテンション特性は良好と言える。
しかしながら、ＭＯＮＯＳ型メモリセルのリテンション特性を向上させる技術に関して、本発明者が更に検討したところ、以下のような課題が明らかになった。
電荷蓄積膜を構成するＯＮＯ膜のうち、電荷を捕獲するのは窒化膜（Ｎ膜）である。そして、窒化膜に捕獲された電荷が上部の電極や下部の基板に漏出し難くするために、窒化膜を酸化膜（Ｏ膜）で挟んでいる。従って、この酸化膜を厚くすることで、電荷がより漏出し難くなり、リテンション特性は向上する。しかしながら、酸化膜を厚くすると、窒化膜に電荷を注入するためには、より高い電圧を印加しなければならない。これは、素子の耐圧の低下、周辺回路の大規模化、または、動作速度の低下など、不揮発性メモリの特性の向上を妨げる一要因となる。
一方、酸化膜が薄い状態では、窒化膜に捕獲された電荷が漏出し易くなる。特に、下部のシリコン基板の表面には、未結合手（ダングリングボンド）やその他の結晶欠陥などが存在し、これらを介して、より電荷が漏出し易くなっている。このように、窒化膜に捕獲された電荷が漏出し易い構造を用いることは、不揮発性メモリのリテンション特性を低下させる一要因となる。
以上のように、本発明者が検討したＭＯＮＯＳ型メモリセルを備えた半導体装置では、リテンション特性の更なる向上が困難であることが分かった。
そこで、本発明の目的は、不揮発性メモリを有する半導体装置の特性を向上させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
半導体基板に形成された不揮発性メモリセルを有する半導体装置であって、不揮発性メモリセルは、半導体基板の主面に形成された第１導電型の第１半導体領域と、半導体基板の主面上のうち、第１半導体領域に平面的に含まれる位置に電荷蓄積膜を隔てて配置されたメモリゲート電極とを有し、電荷蓄積膜に対して電荷を授受することで、記憶動作を行う。更に、この不揮発性メモリセルは、半導体基板の主面のうち、電荷蓄積膜下に位置するチャネル領域にフッ素を含んでいる。
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
即ち、不揮発性メモリを有する半導体装置の特性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置が有する不揮発性メモリセルの構造を、図１を用いて詳しく説明する。図１は、本実施の形態１の不揮発性メモリセルＮＶＭ１の要部断面図である。本実施の形態１の半導体装置は、シリコン基板（半導体基板）１に形成された複数の不揮発性メモリセルＮＶＭ１を有する。
シリコン基板１は、単結晶のシリコン（Ｓｉ）からなる薄板状の半導体材料ｐ型導電型であってもｎ型導電型であっても良い。本実施の形態１では、シリコン基板１の導電型はｐ型とする。シリコン基板１や以下で説明する種々の半導体領域において、ｐ型導電型とは、ドナー不純物よりもアクセプタ不純物を多く含み、多数キャリアが正孔（ホール）であるような半導体材料の導電型を表す。一方、ｎ型導電型とは、アクセプタ不純物よりもドナー不純物を多く含み、多数キャリアが電子であるような半導体材料の導電型を表す。このように、ｐ型導電型とｎ型導電型とは互いに逆の極性（互いに逆の導電型）である。以下では、第１導電型をｐ型導電型と表し、第１導電型とは逆導電型の第２導電型をｎ型導電型と表す。ただし、以下の説明において、これらの関係は逆であっても良い。
本実施の形態１の不揮発性メモリセルＮＶＭ１は、以下で詳しく説明する構成要素を有する。シリコン基板１の主面ｓ１には、ｐ型の半導体領域ｐ１が形成されている。更に、シリコン基板１の主面ｓ１であり、半導体領域ｐ１よりも浅く、ｐウェル（第１半導体領域）ｐｗ１が形成されている。ｐウェルｐｗ１はｐ型の半導体領域であり、不揮発性メモリセルＮＶＭ１を形成するための素子形成領域である。
また、シリコン基板１の主面ｓ１上には、電荷蓄積膜ＭＩ１を隔てて、メモリゲート電極ＭＧ１が形成されている。電荷蓄積膜ＭＩ１およびメモリゲート電極ＭＧ１は、シリコン基板１の主面ｓ１上において、ｐウェルｐｗ１に平面的に含まれる位置に配置されている。
電荷蓄積膜ＭＩ１は、電子や正孔などの電荷を蓄積する機能を有する膜である。例えば、絶縁膜に囲まれた導体膜（フローティング状態の導体膜）であっても良いし、ＯＮＯ構造の絶縁膜であっても良い。ただし、本実施の形態１の不揮発性メモリＮＶＭ１においては、電荷蓄積膜ＭＩ１はＯＮＯ構造の絶縁膜である方が、より好ましい。なぜなら、ＯＮＯ構造の絶縁膜に対して電荷を授受するためのゲート電圧は、フローティング状態の導体膜に対して電荷を授受するためのゲート電圧よりも低くできるからである。これにより、メモリ面積の縮小や、信頼性の向上などの効果がもたらされる。以下では、本実施の形態１の不揮発性メモリＮＶＭ１における電荷蓄積膜ＭＩ１の構造を、より詳しく説明する。
電荷蓄積膜ＭＩ１は、シリコン基板１に近い方から順に配置された、下部バリア膜（第１絶縁膜）Ｂｂ１、電荷ストレージ膜（第２絶縁膜）ＳＴ１、および、上部バリア膜（第３絶縁膜）Ｂｔ１を有している。即ち、電荷蓄積膜ＭＩ１は、電荷ストレージ膜（第２絶縁膜）ＳＴ１の上下を両バリア膜Ｂｂ１，Ｂｔ１で挟んだ構造となっている。
電荷ストレージ膜ＳＴ１は、電荷を捕獲する機能を有する絶縁膜である。このような絶縁膜としては、膜中に多数の電荷捕獲中心（単にトラップとも言う）を有する絶縁膜が適している。例えば、窒化シリコン（ＳｉＮ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムアルミネート（ＨｆＡｌＯ）、酸化ハフニウム（ＨｆＯ２）、または、酸化アルミニウム（Ａｌ２Ｏ３）などを主体とする絶縁膜などがある。この中でも、本実施の形態１の電荷ストレージ膜ＳＴ１としては、窒化シリコンを主体とする絶縁膜（以下、単に窒化シリコン膜）を適用する。
また、電荷ストレージ膜ＳＴ１を挟む上下部バリア膜Ｂｂ１，Ｂｔ１は、電荷ストレージ膜ＳＴ１に捕獲された電荷が外部へ漏出するのを防ぐ機能を有する絶縁膜である。このような絶縁膜としては、電荷ストレージ膜ＳＴ１中のトラップに捕獲された電荷から見て、十分エネルギー障壁（バリア）が高い絶縁膜が適している。言い換えれば、窒化シリコン膜よりもバンドギャップが広く、窒化シリコン膜との間で、導電帯側にも価電子帯側にも十分高いバンドオフセットを有する絶縁膜が適している。このような絶縁膜として、本実施の形態１の上下部バリア膜Ｂｂ１，Ｂｔ１は、酸化シリコン（ＳｉＯ２）を主体とする絶縁膜（以下、単に酸化シリコン膜）を適用する。
以上のように、本実施の形態１の電荷蓄積膜ＭＩ１は、トラップ性の窒化シリコン膜をバリア性の酸化シリコン膜で挟んだＯＮＯ構造となっている。
また、メモリゲート電極ＭＧ１は、多結晶シリコン（または、ポリシリコンとも言う）を主体とする導体膜からなる。
以上の構成により、本実施の形態１の不揮発性メモリセルＮＶＭ１は、導体領域であるメモリゲート電極ＭＧ１、ＯＮＯ構造の絶縁体領域である電荷蓄積膜ＭＩ１、および、半導体領域であるｐウェルｐｗ１からなる、ＭＯＮＯＳ構造を有している。これは、ＯＮＯ構造を一つの絶縁体領域と見れば、ＭＩＳ構造を有しているとも言える。更に、本実施の形態１の不揮発性メモリセルＮＶＭ１は、以下のような電荷供給機構を有している。
本実施の形態１の不揮発性メモリセルＮＶＭ１は、メモリゲート電極ＭＧ１の側方下部のシリコン基板１の主面ｓ１に、メモリエクステンション領域（第２半導体領域）ｅｘ１およびメモリソース・ドレイン領域（第３半導体領域）ｓｄ１からなる電荷供給機構を有している。メモリエクステンション領域ｅｘ１およびメモリソース・ドレイン領域ｓｄ１は、ｐウェルｐｗ１内のシリコン基板１の主面ｓ１に形成されている。特に、メモリエクステンション領域ｅｘ１はメモリゲート電極ＭＧ１の側方下部に配置され、平面的に見て、その外側に、メモリソース・ドレイン領域ｓｄ１が配置されている。メモリエクステンション領域ｅｘ１とメモリソース・ドレイン領域ｓｄ１とは同じ導電型であり、電気的に接続している。
メモリエクステンション領域ｅｘ１は、上記のＭＯＮＯＳ構造に電荷を供給するためのｎ型半導体領域である。従って、メモリエクステンション領域ｅｘ１は、不揮発性メモリセルＮＶＭ１のＭＩＳトランジスタとしての特性（メモリ動作時の電流）によって、その不純物濃度や深さなどの構造パラメータが決められる。
また、メモリソース・ドレイン領域ｓｄ１は、上記のメモリエクステンション領域ｅｘ１に対して、外部との電荷の授受を円滑に行うためのｎ型半導体領域である。従って、メモリソース・ドレイン領域ｓｄ１の抵抗率は低いほど望ましい。この理由から、メモリソース・ドレイン領域ｓｄ１の不純物濃度はメモリエクステンション領域ｅｘ１よりも高く、その深さはメモリエクステンション領域ｅｘ１よりも深い。
本実施の形態１の不揮発性メモリセルＮＶＭ１は、上記のようなメモリエクステンション領域ｅｘ１およびメモリソース・ドレイン領域ｓｄ１からなる電荷供給機構を有することで、ｐウェルｐｗ１などに電荷を供給する。
また、メモリゲート電極ＭＧ１の側壁を覆うようにして、例えば酸化シリコン膜からなるサイドウォールスペーサｓｗが形成されている。これは、例えばコンタクトプラグ（図示しない）など、他の導電部とメモリゲート電極とを隔離するための構成要素である。サイドウォールスペーサｓｗは、メモリゲート電極ＭＧ１の側壁から、その側方下部のシリコン基板１の主面ｓ１のうち、少なくともメモリエクステンション領域ｅｘ１の表面に渡るまでを覆うようにして形成されている。
ここで、基板（特にチャネル領域など）に対して応力を作用させることで、ＭＩＳトランジスタとしての特性を向上させる技術がある。これを目的として、シリコン基板１に対する応力作用の大きい材料を用いて、サイドウォールスペーサｓｗを形成しても良い。この場合、例えば、シリコン基板１に近い方から順に、酸化シリコン膜、窒化シリコン膜、および、酸化シリコン膜の３層構造を、サイドウォールスペーサｓｗとして適用して効果的である。以下では、サイドウォールスペーサｓｗは、酸化シリコン膜のみからなるとして説明する。
以上が本実施の形態１の不揮発性メモリセルＮＶＭ１の基本的な構造である。本実施の形態１の不揮発性メモリセルＮＶＭ１は、上記の構成の他に、以下のような構成を有する。即ち、本実施の形態１の不揮発性メモリセルＮＶＭ１は、シリコン基板１の主面ｓ１のうち、メモリチャネル領域（チャネル領域）ｃｈ１ａにおいて、フッ素（Ｆ）を含んでいる。
一般的に、チャネル領域とは、ＭＩＳトランジスタにおいて、半導体領域の表面のうち、ゲート絶縁膜下に位置する領域であり、ゲート電極からの電界効果によって反転層が形成される領域である。同様に、本実施の形態１の不揮発性メモリセルＮＶＭ１においても、メモリチャネル領域ｃｈ１ａとは、ｐウェルｐｗの表面のうち、ＭＯＮＯＳ構造をＭＩＳ構造と見たときのゲート絶縁膜に該当する電荷蓄積膜ＭＩ１下に位置する領域である。
本実施の形態１の不揮発性メモリセルＮＶＭ１では、上記のようにメモリチャネル領域ｃｈ１ａにフッ素を含むことで、以下のような効果を有する。
通常、ｐ型シリコンのｐウェルｐｗ１の一部であるメモリチャネル領域ｃｈ１ａには、多数のダングリングボンドや他の欠陥が含まれている。このようなダングリングボンドや欠陥は電荷を捕獲し易く、通常の不揮発性メモリセルにおいて、電荷蓄積膜に捕獲された電荷のシリコン基板への漏出をアシストする一原因となっている。これに対し、本実施の形態１のメモリチャネル領域ｃｈ１ａにおいては、フッ素の導入によってこれらのダングリングボンドや他の欠陥を不活性化することができる。この観点から、本実施の形態１のメモリチャネル領域ｃｈ１ａにはハロゲン元素のフッ素を導入することで、ダングリングボンドや欠陥を不活性化し、電荷蓄積膜ＭＩ１に捕獲された電荷を漏出し難くすることができる。これにより、本実施の形態１の不揮発性メモリセルＮＶＭ１によれば、リテンション特性を向上できる。結果として、不揮発性メモリを有する半導体装置の特性を向上させることができる。
その効果をより詳しく説明するために、以下では、本実施の形態１の不揮発性メモリセルＮＶＭ１の動作方式を説明する。
図２には、本実施の形態１の不揮発性メモリセルＮＶＭ１の書き込み動作を説明するための要部断面図を示している。書き込み動作では、メモリゲート電極ＭＧ１に印加するメモリゲート電圧Ｖｇｍとして、正の電圧を印加する。正のメモリゲート電圧Ｖｇｍを高くしていくと、メモリチャネル領域ｃｈ１ａには反転層が形成され、電子ｅが生じる。更に正のメモリゲート電圧Ｖｇｍを高くしていくと、メモリチャネル領域ｃｈ１ａの反転層内の電子ｅ、または、ｐウェルｐｗ内の少数キャリアとしての電子ｅが正のメモリゲート電圧Ｖｇｍに引かれ、下部バリア膜Ｂｂ１を透過して、電荷ストレージ膜ＳＴ１に注入される。このように、所謂ＦＮ（Fowler-Nordheim）トンネル効果によって、電荷蓄積膜ＭＩ１に電子ｅを注入する。
電荷蓄積膜ＭＩ１に電子ｅを注入することで、ＭＩＳトランジスタとしてのＭＯＮＯＳ型不揮発性メモリセルＮＶＭ１の閾値電圧は上昇する。このようにして、本実施の形態１の不揮発性メモリセルＮＶＭ１を書き込み状態とすることができる。
図３には、本実施の形態１の不揮発性メモリセルＮＶＭ１の消去動作を説明するための要部断面図を示している。消去動作では、メモリゲート電圧Ｖｇｍとして、負の電圧を印加する。負のメモリゲート電圧Ｖｇｍを高くしていくと、書き込み動作によって電荷蓄積膜ＭＩ１に注入された電子ｅが、ＦＮトンネル効果によって下部バリア膜Ｂｂ１を透過して、ｐウェルｐｗ１に放出される。また、この状況では、ｐウェルｐｗ１内の多数キャリアである正孔（ホール）ｈが、ＦＮトンネル効果によって下部バリア膜Ｂｂ１を透過して、電荷蓄積膜ｐｗ１に注入される。
これら電子ｅと正孔ｈとではそれぞれの挙動は異なるものの、電荷蓄積膜ＭＩ１が帯電する極性は同じである。即ち、上記のような電荷蓄積膜ＭＩ１への電荷の授受によって、電子ｅが放出され、または、正孔ｈが注入され、電荷蓄積膜ＭＩ１は正に帯電する。電荷蓄積膜ＭＩ１が正に帯電することで、ＭＩＳトランジスタとしてのＭＯＮＯＳ型不揮発性メモリセルＮＶＭ１の閾値電圧は低下する。このようにして、本実施の形態１の不揮発性メモリセルＮＶＭ１を消去状態とすることができる。
上記のようにして不揮発性メモリセルＮＶＭ１に設定した書き込み状態と消去状態とは、以下のようにして読み出す。
図４には、本実施の形態１の不揮発性メモリセルＮＶＭ１の読み出し動作を説明するための要部断面図を示している。読み出し動作では、２つのメモリソース・ドレイン領域ｓｄ１に異なる電圧を印加する。例えば、低電圧側をソース電圧Ｖｓとし、高電圧側をドレイン電圧Ｖｄとする。このとき、通常のＭＩＳトランジスタであれば、ゲート電圧に応じたソース・ドレイン電流Ｉｄｓが流れる。特に、閾値電圧以上のゲート電圧を印加することで、十分なソース・ドレイン電流Ｉｄｓが流れ、オン状態となる。
ここで、本実施の形態１の不揮発性メモリセルＮＶＭ１では、電荷蓄積膜ＭＩ１の帯電状態によって閾値電圧が変化する。従って、所定のメモリゲート電圧Ｖｇｍを印加していても、当該メモリセルが書き込み状態であるか、消去状態であるかによって、ソース・ドレイン電流Ｉｄｓの大きさは異なる。例えば、書き込み状態に比べて消去状態では閾値電圧が下がっているから、同じメモリゲート電圧Ｖｇｍを印加した場合でも、より大きいソース・ドレイン電流Ｉｄｓが流れる。このようなソース・ドレイン電流Ｉｄｓの大小を検出することで、不揮発性メモリセルＮＶＭ１の記憶状態を読み出すことができる。
以上のように、本実施の形態１の不揮発性メモリセルＮＶＭ１は、電荷蓄積膜ＭＩ１に対して電荷を授受することで、書き込み、消去、読み出し動作といった、記憶動作を実現する。
ここで、図５には、上記の書き込み状態、または、消去状態における閾値電圧の時間変化を表すグラフ図を示している。即ち、本発明者が検討したメモリセルにおいて、書き込みまたは消去動作によって閾値電圧を変化させ、その状態で放置した場合の閾値電圧の時間変化を表したグラフである。図中では、書き込み状態における閾値電圧の変化を書き込み特性ｗｒ１と表し、消去状態における閾値電圧の変化を消去特性ｅｒ１と表す。なお、これらの特性は、説明のため、通常の不揮発性メモリセルの特性を示しており、本実施の形態１の不揮発性メモリセルＮＶＭ１の特性ではない。
上述のように、書き込み動作を受けたメモリセルの閾値電圧は正の値に上昇する。これは、電荷蓄積膜ＭＩ１に負電荷である電子ｅが注入されたことによる（上記図２参照）。また、消去動作を受けたメモリセルの閾値電圧は負の値に低下する。これは、電荷蓄積膜ＭＩ１に正電荷である正孔ｈが注入（または、電荷蓄積膜ＭＩ１から負電荷である電子ｅが放出）されたことによる（上記図３参照）。
そして、これらの書き込みまたは消去状態の閾値電圧は、時間経過とともに、元の値に戻ろうとする。これは、上記のように閾値電圧を変化させる元になっていた電荷蓄積膜ＭＩ１中の電荷が、時間経過とともに、メモリゲート電極ＭＧ１やｐウェルｐｗ１に抜けていくからである。
ここで、上述のように、本実施の形態１の不揮発性メモリセルＮＶＭ１の読み出し動作では、所定のメモリゲート電圧Ｖｇｍを印加したときのソース・ドレイン電流Ｉｄｓの大きさによって、記憶状態を判別する（上記図４参照）。このとき、メモリゲート電圧Ｖｇｍは、図５における消去特性ｅｒ１と書き込み特性ｗｒ１との間の電圧値に設定する。これにより、消去状態にあるメモリセルでは、閾値電圧は消去特性ｅｒ１の値であるから、読み出し動作でそれよりも高いメモリゲート電圧Ｖｇｍが印加された場合、ソース・ドレイン電流Ｉｄｓとしてオン電流が検出される。一方、書き込み状態にあるメモリセルでは、閾値電圧は書き込み特性ｗｒ１の値であるから、読み出し動作でそれよりも低いメモリゲート電圧Ｖｇｍが印加された場合、ソース・ドレイン電流Ｉｄｓとしてオフ電流が検出される。このようなメモリゲート電圧Ｖｇｍの印加条件とすることで、不揮発性メモリセルＮＶＭ１のオン／オフ電流によって、記憶状態を読み出すことができる。一般的にＭＩＳトランジスタのオン／オフ電流の差は大きく、記憶状態の判別には好適である。
上記の観点から、不揮発性メモリセルＮＶＭ１の記憶状態を正常に読み出すには、書き込み状態と消去状態とで、閾値電圧の差（ウィンドウ）が大きいほど望ましい。即ち、図５において、書き込み特性ｗｒ１と消去特性ｅｒ１とは、より離れている（ウィンドウが広い）方が望ましい。なぜなら、書き込み状態と消去状態とで閾値電圧の差が小さい（ウィンドウが狭い）ことは、メモリゲート電圧Ｖｇｍの揺らぎやばらつきに対して、記憶状態を正常に読み出せる許容範囲が小さいことと同義であり、誤動作を引き起こす一原因となるからである。このような問題は、特に、書き込みまたは消去動作時から時間が経過するに従って顕著になる。従って、不揮発性メモリセルＮＶＭ１の記憶状態を、時間経過後も正常に読み出すには、書き込み、消去特性ｗｒ１，ｅｒ１の傾きが小さい方が、より好ましい特性であると言える。
本実施の形態１の不揮発性メモリセルＮＶＭ１は、上記図１を用いて説明したように、メモリチャネル領域ｃｈ１ａにフッ素を含んでいる。これにより、ｐウェルｐｗ１のダングリングボンドや欠陥がフッ素により不活性化され、電荷蓄積膜ＭＩ１の電荷（電子ｅや正孔ｈ）が漏出し難くなることを上述した。その効果を本発明者が検証したところ、図５の書き込み特性ｗｒ２が得られた。即ち、本実施の形態１の不揮発性メモリセルＮＶＭ１の書き込み状態における閾値電圧の時間変化を測定したところ、書き込み特性ｗｒ２のようになった。
通常の不揮発性メモリセルの書き込み特性ｗｒ１と比較して、本実施の形態１の不揮発性メモリセルＮＶＭ１の書き込み特性ｗｒ１は傾きがより小さく、時間経過に対しての閾値電圧の低下率がより小さい。これは、不揮発性メモリセルＮＶＭ１の閾値電圧の時間変化において、ウィンドウをより広く取れることを意味する。即ち、メモリチャネル領域ｃｈ１ａにフッ素を含ませ、電荷蓄積膜ＭＩ１がより漏出し難くなる効果が検証された。これにより、本実施の形態１の不揮発性メモリセルＮＶＭ１によれば、リテンション特性を向上できる。結果として、不揮発性メモリを有する半導体装置の特性を向上させることができる。
以下では、本実施の形態１の不揮発性メモリセルＮＶＭ１を有する半導体装置の製造方法について、詳しく説明する。特に、シリコン基板１上に、本実施の形態１の不揮発性メモリセルＮＶＭ１と、周辺回路を構成するｎ，ｐ両型のＭＩＳトランジスタとを形成する工程を図６〜図１９を用いて説明する。各図は、本実施の形態１の不揮発性メモリセルＮＶＭ１を有する半導体装置の製造工程中を示す、要部断面図である。シリコン基板１のメモリ領域Ｒｍに不揮発性メモリＮＶＭ１を形成し、周辺領域ＲｐにＭＩＳトランジスタを形成する。なお、以下で説明する各工程によって形成する構成要素において、その構造、用途および機能について上記で説明したものに関しては、その重複した説明は省略する。
図６に示すように、シリコン基板１の主面ｓ１側に、ｐ型の半導体領域ｐ１を形成する。半導体領域ｐ１は、例えば、エピタキシャル成長などによってシリコン基板１上に単結晶成長させることで形成する。通常、シリコン基板１上の半導体領域ｐ１を含めてシリコン基板１として扱う。従って、以下では、ｐ型の半導体領域ｐ１の表面をシリコン基板１の主面ｓ１と記述する。
続いて、シリコン基板１の主面ｓ１上に素子を形成する領域を規定するために、分離部２を形成する。分離部２としては、浅い溝型の絶縁膜である、所謂ＳＴＩ（Shallow Trench Isolation）構造の分離部２を適用する。これには、一連のフォトリソグラフィ法および異方性エッチング法によって浅い溝を形成し、その中に、例えば酸化シリコンを主体とする絶縁膜を埋め込むことで、ＳＴＩ構造の分離部２を形成する。なお、分離部２は、ＬＯＣＯＳ（Local Oxidation of Silicon）法で形成したものであっても良い。
次に、図７に示すように、シリコン基板１のうち、メモリ領域Ｒｍの主面ｓ１にｐウェルｐｗ１を形成する。ここでは、まず、シリコン基板１のメモリ領域Ｒｍの主面ｓ１に、イオン注入法などによってｐ型となる不純物を注入する。その後、熱処理（アニール）を施すことで、注入した不純物を所望の深さまで拡散させると同時に活性化させ、ｐウェルｐｗ１を形成する。
ここで、ｐウェルｐｗ１は素子を形成するための半導体領域であり、素子特性によって不純物の導電型や不純物濃度は異なる。従って、ｐウェルｐｗ１を形成するためのイオン注入を施す際には、周辺領域Ｒｐは、フォトリソグラフィ法によってパターニングしたフォトレジスト膜３によって覆っておく。そして、フォトレジスト膜３をイオン注入マスクとして、上記のイオン注入を施す。これにより、周辺領域Ｒｐに影響を及ぼすことなく、メモリ領域Ｒｍのｐウェルｐｗ１を形成するためのイオン注入を施すことができる。
続いて、メモリチャネル領域ｃｈ１ａを所望の不純物濃度とするために、イオン注入を施す。メモリチャネル領域ｃｈ１ａとは、上記図１で説明したように、シリコン基板１の主面ｓ１のうち、後に形成する電荷蓄積膜ＭＩ１の下に位置し、反転層が形成される領域である。本工程の段階では、まだ電荷蓄積膜ＭＩ１は形成しておらず、他のシリコン基板１の主面ｓ１付近の領域との区別が無い。即ち、本工程では、後にメモリチャネル領域ｃｈ１ａとなる部分以外の領域にも、チャネル濃度調整用のイオン注入を施すことになる。図中には、メモリ領域Ｒｍのシリコン基板１の主面ｓ１付近の領域を、メモリチャネル領域ｃｈ１ａとして表記している。
メモリチャネル領域ｃｈ１ａの不純物濃度は、ＭＩＳ型素子の閾値電圧を決める一要素となり、要求される素子特性によって濃度が設定される。また、メモリチャネル領域ｃｈ１ａの不純物濃度を調整するために注入する不純物種と濃度とは、対象となるｐウェルｐｗ１の不純物濃度によって異なる。例えば、ホウ素（Ｂ）、リン（Ｐ）、または、ヒ素（Ａｓ）などをイオン注入する。このとき、ｐウェルｐｗ１を形成する際に用いたフォトレジスト膜３を同様に用いれば、工程数を削減できる。
ここで、本実施の形態１の製造方法では、続く工程として、メモリチャネル領域ｃｈ１ａにフッ素を導入する工程を有する。メモリ領域Ｒｍのシリコン基板１の主面ｓ１のうちのメモリチャネル領域ｃｈ１ａに、第１イオン注入ｄｐ１ａによってフッ素を注入する。その後、８００〜１１００℃程度の熱処理（第１熱処理）を施すことで、チャネル領域に注入したフッ素を活性化する。これにより、メモリチャネル領域ｃｈ１ａに含まれ、電荷トラップとなるダングリングボンドや他の欠陥などを、フッ素により不活性化させることができる。このようにして、上記図１〜図５を用いて説明したような効果を発現する不揮発性メモリセルＮＶＭ１の構成を形成することができる。
本発明者の検証によれば、本工程では、第１イオン注入ｄｐ１ａとして１×１０１３〜１×１０１５ｃｍ−２程度のドーズ量でフッ素を導入することが、より効果的である。また、注入したフッ素の濃度分布のピークが、シリコン基板１の主面ｓ１から５０ｎｍ以内の位置にくるような加速エネルギーで第１イオン注入ｄｐ１ａを施すことが、より効果的である。
次に、図８に示すように、周辺領域Ｒｐのうち、後にｎ型ＭＩＳトランジスタを形成するｎ型周辺領域Ｒｐｎのシリコン基板１の主面ｓ１に、周辺ｐウェルｐｗ２を形成する。周辺ｐウェルｐｗ２はｐ型の半導体領域であり、半導体領域ｐ１よりも高い不純物濃度を有する。これには、例えば、ｎ型周辺領域Ｒｐｎに対して、イオン注入ｄｐ２によってｐ型となる不純物を導入し、熱処理を施すことで、周辺ｐウェルｐｗ２を形成する。
なお、周辺領域Ｒｐのうち、後にｐ型ＭＩＳトランジスタを形成するｐ型周辺領域Ｒｐｐや、異なる特性のＭＩＳトランジスタを形成する領域、および、メモリ領域Ｒｍには、このイオン注入ｄｐ２は施さない。そのために、イオン注入ｄｐ２を施す際には、メモリ領域Ｒｍおよびｐ型周辺領域Ｒｐｐなどのシリコン基板１の主面ｓ１を、フォトリソグラフィ法によってパターニングしたフォトレジスト膜４で覆い、これをイオン注入マスクとしてイオン注入ｄｐ２を施す。
また、本工程によって、ｎ型周辺領域Ｒｐｎの周辺チャネル領域ｃｈ２に、チャネル濃度を調整するためのイオン注入を施しても良い。その場合、上記のイオン注入ｄｐ２と同様に、フォトレジスト膜４をイオン注入マスクとして用いることで、新たにイオン注入マスクを形成する必要が無く、工程数を削減できる。
次に、図９に示すように、ｐ型周辺領域Ｒｐｐのシリコン基板１の主面ｓ１に、周辺ｎウェルｎｗ１を形成する。周辺ｎウェルｎｗ１はｎ型の半導体領域である。これには、例えば、ｐ型周辺領域Ｒｐｐに対して、イオン注入ｄｐ３によってｎ型となる不純物を導入し、熱処理を施すことで、周辺ｎウェルｎｗ１を形成する。
なお、周辺領域Ｒｐのうちの周辺ｎ型領域Ｒｐｎおよびメモリ領域Ｒｍには、このイオン注入ｄｐ３は施さない。そのために、イオン注入ｄｐ３を施す際には、メモリ領域Ｒｍおよびｎ型周辺領域Ｒｐｎなどのシリコン基板１の主面ｓ１を、フォトリソグラフィ法によってパターニングしたフォトレジスト膜５で覆い、これをイオン注入マスクとしてイオン注入ｄｐ３を施す。
また、本工程によって、ｐ型周辺領域Ｒｐｐの周辺チャネル領域ｃｈ３に、チャネル濃度を調整するためのイオン注入を施しても良い。その場合、上記のイオン注入ｄｐ３と同様に、フォトレジスト膜５をイオン注入マスクとして用いることで、新たにイオン注入マスクを形成する必要が無く、工程数を削減できる。
次に、図１０に示すように、シリコン基板１の主面ｓ１を覆うようにして、順に、酸化シリコン膜６および多結晶シリコン膜７を形成する。酸化シリコン膜６は、酸化シリコンを主体とする絶縁膜であり、例えば、熱酸化法によって形成する。また、多結晶シリコン膜７は、多結晶シリコンを主体とする導体膜であり、例えば、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって形成する。これらの酸化シリコン膜６および多結晶シリコン膜７は、後の工程で加工して、周辺回路としてのＭＩＳトランジスタのゲート絶縁膜およびゲート電極となる（後に詳しく説明する）。従って、続く工程では、メモリ領域Ｒｍの酸化シリコン膜６および多結晶シリコン膜７を除去する。
図１１に示すように、周辺領域Ｒｐｎ，Ｒｐｐの多結晶シリコン膜７を覆うようにして、フォトレジスト膜８を形成する。フォトレジスト膜８は、フォトリソグラフィ法などによって、上記のようにパターニングする。そして、このフォトレジスト膜８をエッチングマスクとして、多結晶シリコン膜７および酸化シリコン膜６に対して、順に異方性エッチングを施す。このようにして、メモリ領域Ｒｍの多結晶シリコン膜７および酸化シリコン膜６を除去する。その後、フォトレジスト膜８を除去する。
次に、図１２に示すように、メモリ領域Ｒｍのシリコン基板１の主面ｓ１に、電荷蓄積膜ＭＩ１として、下部バリア膜Ｂｂ１、電荷ストレージ膜ＳＴ１、および、上部バリア膜Ｂｔ１を形成し、その上に、メモリゲート導体膜Ｅｍ１を形成する。即ち、電荷蓄積膜ＭＩ１を隔てて、メモリゲート導体膜Ｅｍ１を形成する。
下部バリア膜Ｂｂ１および上部バリア膜Ｂｔ１は、電荷の漏出を防ぐ機能を有する絶縁膜であり、例えば、上述のように、酸化シリコンを主体とする絶縁膜を形成する。これらは、熱酸化法によって形成する。また、電荷ストレージ膜ＳＴ１は、電荷を捕獲する機能を有する絶縁膜であり、例えば、上述のように、窒化シリコン、ハフニウムシリケート、ハフニウムアルミネート、酸化ハフニウム、または、酸化アルミニウムなどを主体とする絶縁膜などを形成する。ここでは、電荷ストレージ膜ＳＴ１として、窒化シリコンを主体とする絶縁膜を、ＣＶＤ法によって形成する。
また、メモリゲート導体膜Ｅｍ１として、多結晶シリコンからなる導体膜を、ＣＶＤ法によって形成する。メモリゲート導体膜Ｅｍ１は、後の加工でメモリゲート電極ＭＧ１となる導体膜である。メモリゲート電極ＭＧ１は、所望の電気特性となるように、所定の不純物濃度の不純物を含んでいる。そこで、本工程では、当該不純物を予め含む多結晶シリコン膜をメモリゲート導体膜Ｅｍ１として堆積しても良いし、堆積後、イオン注入を施して所定の不純物を導入しても良い。
本工程では、周辺回路領域Ｒｐｎ，Ｒｐｐにはマスク等を形成せずに、上記の電荷蓄積膜ＭＩ１およびメモリゲート導体膜Ｅｍ１を形成する。従って、同様の膜は、周辺領域Ｒｐｎ，Ｒｐｐの多結晶シリコンン膜７上にも形成されるが、これは、後の工程で除去するので差し支え無い。
続く工程では、上記のメモリゲート導体膜Ｅｍ１を加工することで、メモリゲート電極を形成する。図１３に示すように、メモリ領域Ｒｍのメモリゲート導体膜Ｅｍ１のうち、メモリゲート電極ＭＧ１として残す部分を覆うようにして、フォトレジスト膜９を形成する。そして、このフォトレジスト膜９をエッチングマスクとして、メモリゲート導体膜Ｅｍ１に対して異方性エッチングを施す。これにより、メモリゲート導体膜Ｅｍ１からなるメモリゲート電極ＭＧ１が形成される。続けて、電荷蓄積膜ＭＩ１に対しても異方性エッチングを施す。これにより、メモリゲート電極ＭＧ１とシリコン基板１との間に配置するように、電荷蓄積膜ＭＩ１が加工される。本工程では、シリコン基板１の主面ｓ１のうち、ｐウェルｐｗ１に平面的に含まれる位置に、電荷蓄積膜ＭＩ１を隔てて、メモリゲート電極ＭＧ１を形成したことになる。
なお、本工程では、周辺領域Ｒｐｎ，Ｒｐｐにはフォトレジと膜９を形成しないため、周辺領域Ｒｐｎ，Ｒｐｐのメモリゲート導体膜Ｅｍ１および電荷蓄積膜ＭＩ１は、全面的に除去される。
また、本実施の形態１の製造方法では、電荷蓄積膜ＭＩ１として、ＯＮＯ構造の絶縁膜を形成した。このほか、絶縁膜で挟んでフローティング状にした導体膜も、電荷を捕獲する機能を有し、これを電荷蓄積膜ＭＩ１として形成しても良い。ただし、本実施の形態１の製造方法では、上記のようなＯＮＯ構造の電荷蓄積膜ＭＩ１とした方が、より好ましい。その理由は、上記図１を用いて説明した通りである。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
次に、図１４に示すように、多結晶シリコン膜７が所望の電気特性となるように、周辺領域Ｒｐｎ，Ｒｐｐの多結晶シリコン膜７に対して、イオン注入ｄｐ４によって不純物を注入する。例えば、ｎ型周辺領域Ｒｐｎの多結晶シリコン膜７にはｎ型となる不純物を注入し、ｐ型周辺領域Ｒｐｐの多結晶シリコン膜７にはｐ型となる不純物を注入する。
これには、まず、メモリ領域Ｒｍおよびｐ型周辺領域Ｒｐｐをフォトレジスト膜１０で覆い、これをイオン注入マスクとしてイオン注入ｄｐ４を施す。これにより、ｎ型周辺領域Ｒｐｎの多結晶シリコン膜７にｎ型の不純物を導入することで、ｎ型多結晶シリコン膜７ｎを形成する。また、同様にして、メモリ領域Ｒｍおよびｎ型周辺領域Ｒｐｎにフォトレジスト膜を形成し、これをイオン注入マスクとしてイオン注入を施す（図示しない）。これにより、ｐ型周辺領域Ｒｐｐの多結晶シリコン膜７にｐ型の不純物を導入することで、ｐ型多結晶シリコン膜７ｐを形成する。その後、熱処理を施すことで、導入した各不純物を拡散および活性化させる。なお、ｎ型多結晶シリコン膜７ｎとｐ型シリコン膜７ｐとは、どちらを先に形成しても良い。
次に、図１５に示すように、メモリ領域Ｒｍ全体と、周辺領域Ｒｐｎ，Ｒｐｐのうち、ゲート電極として残したい部分の多結晶シリコン膜７ｎ，７ｐとを覆うようにして、フォトレジスト膜１１を形成する。ここでは、フォトリソグラフィ法によってパターニングすることで、上記のような形状のフォトレジスト膜１１を形成する。
その後、上記のフォトレジスト膜１１をエッチングマスクとして、多結晶シリコン膜７ｎ，７ｐに対して異方性エッチングを施す。これにより、露出した部分の多結晶シリコン膜７ｎ，７ｐを除去することで、ｎ型周辺領域Ｒｎには、ｎ型多結晶シリコン膜７ｎからなるｎ型周辺ゲート電極Ｇｎを形成する。また、ｐ型周辺領域Ｒｐには、ｐ型多結晶シリコン膜７ｐからなるｐ型周辺ゲート電極Ｇｐを形成する。ｎ型およびｐ型周辺ゲート電極Ｇｎ，Ｇｐは、酸化シリコン膜６を隔てて、シリコン基板１の主面ｓ１上に配置されるようにして形成する。
続いて、同様のフォトレジスト膜１１をエッチングマスクとして、酸化シリコン膜６に対して異方性エッチングを施すことで、露出した部分の酸化シリコン膜６を除去する。これにより、ｎ型およびｐ型周辺ゲート電極Ｇｎ，Ｇｐとシリコン基板１との間に配置するような、酸化シリコン膜６からなる周辺ゲート絶縁膜ＩＧを形成する。
次に、図１６に示すように、メモリ領域Ｒｍにおいて、メモリゲート電極ＭＧ１の側方下部のうち、ｐウェルｐｗ１内のシリコン基板１の主面ｓ１に、ｎ型のメモリエクステンション領域ｅｘ１を形成する。ここでは、シリコン基板１上のうち、周辺領域Ｒｐはフォトレジスト膜１２で覆っておく。そして、フォトレジスト膜１２をイオン注入マスクとして、イオン注入ｄｐ５を施す。
このとき、メモリ領域Ｒｍにおいては、メモリゲート電極ＭＧ１が、イオン注入ｄｐ５に対するイオン注入マスクとなる。従って、シリコン基板１の主面ｓ１のうち、メモリゲート電極ＭＧ１の側方下部の領域に、イオン注入ｄｐ５によって不純物を導入することができる。その後、熱処理を施すことで、導入した不純物を拡散および活性化させ、メモリエクステンション領域ｅｘ１を形成する。
次に、図１７に示すように、周辺領域Ｒｐｎ，Ｒｐｐのシリコン基板１の主面ｓ１において、ｎ型周辺ゲート電極Ｇｎの側方下部にはｎ型周辺エクステンション領域ｅｘ２を形成し、ｐ型周辺ゲート電極Ｇｐの側方下部にはｐ型周辺エクステンション領域ｅｐ３を形成する。ｎ型周辺エクステンション領域ｅｘ２はｎ型の半導体領域であり、ｐ型周辺エクステンション領域ｅｘ３はｐ型の半導体領域である。
これらは、メモリ領域Ｒｍにメモリエクステンション領域ｅｘ１を形成した方法と同様にして形成する。即ち、フォトレジスト膜１３をイオン注入マスクとして、イオン注入ｄｐ６を施し、その後、拡散および活性化を目的とした熱処理を施すことで、両周辺エクステンション領域ｅｘ２，ｅｘ３を形成する。図には、一例として、ｐ型周辺領域Ｒｐｐにｐ型周辺エクステンション領域ｅｘ３を形成している様子を示している。
次に、図１８に示すように、シリコン基板１の主面ｓ１上のうち、メモリ領域Ｒｍにおけるメモリゲート電極ＭＧ１の側壁を覆う位置、および、周辺領域Ｒｐｎ，Ｒｐｐにおけるｎ型およびｐ型周辺ゲート電極Ｇｎ，Ｇｐの側壁を覆う位置に、サイドウォールスペーサｓｗを形成する。サイドウォールスペーサｓｗは、酸化シリコンを主体とする絶縁膜を用いて形成する。例えば、ＣＶＤ法によってシリコン基板１上に酸化シリコン膜を堆積し、全面的に異方性エッチングを施す（エッチバックを施す）ことで、上記のようなサイドウォールスペーサｓｗが形成できる。
なお、上記図１を用いて説明したように、サイドウォールスペーサｓｗに応力作用を持たせるためには、酸化シリコン膜、窒化シリコン膜、および、酸化シリコン膜の３層構造からなるサイドウォールスペーサｓｗとしても良い。この場合、上記の３層をＣＶＤ法などによって形成した後に、エッチバックを施すことで、上記３層構造のサイドウォールスペーサｓｗを形成できる。本工程では、酸化シリコン膜のみからなるサイドウォールスペーサｓｗを形成したとして、続く工程を説明する。
続いて、メモリ領域Ｒｍにおいて、メモリゲート電極ＭＧ１の側方下部のうち、ｐウェルｐｗ１内のシリコン基板１の主面ｓ１であって、かつ、平面的に見て、メモリエクステンション領域ｅｘ１の外側の位置に、ｎ型のメモリソース・ドレイン領域ｓｄ１を形成する。ここでは、シリコン基板１上のうち、周辺領域Ｒｐはフォトレジスト膜１４で覆っておく。そして、フォトレジスト膜１４をイオン注入マスクとして、イオン注入ｄｐ７を施す。
このとき、メモリ領域Ｒｍにおいては、メモリゲート電極ＭＧ１およびサイドウォールスペーサｓｗが、イオン注入ｄｐ７に対するイオン注入マスクとなる。従って、シリコン基板１の主面ｓ１のうち、サイドウォールスペーサｓｗの側方下部の領域に、イオン注入ｄｐ７によって不純物を導入することができる。結果的に、この領域は、平面的に見て、メモリエクステンション領域ｅｘ１の外側となる。その後、熱処理を施すことで、導入した不純物を拡散および活性化させ、メモリソース・ドレイン領域ｓｄ１を形成する。ここでは、メモリソース・ドレイン領域ｓｄ１は、メモリエクステンション領域ｅｘ１よりもｎ型不純物濃度が高く、かつ、メモリエクステンション領域ｅｘ１の深さよりも深くなるようにして形成する。
次に、図１９に示すように、ｎ型周辺領域Ｒｐｎのシリコン基板１の主面ｓ１において、ｎ型周辺ゲート電極Ｇｎの側方下部であって、かつ、平面的に見て、ｎ型周辺エクステンション領域ｅｘ２の外側の位置に、ｎ型周辺ソース・ドレイン領域ｓｄ２を形成する。また、ｐ型周辺領域Ｒｐｐのシリコン基板１の主面ｓ１において、ｐ型周辺ゲート電極Ｇｐの側方下部であって、かつ、平面的に見て、ｐ型周辺エクステンション領域ｅｘ３の外側の位置に、ｐ型周辺ソース・ドレイン領域ｓｄ３を形成する。ｎ型周辺ソース・ドレイン領域ｓｄ２はｎ型の半導体領域であり、ｐ型周辺ソース・ドレイン領域ｓｄ３はｐ型の半導体領域である。
これらは、メモリ領域Ｒｍにメモリソース・ドレイン領域ｓｄ１を形成した方法と同様にして、イオン注入法および熱処理によって形成する。ここでは、ｎ型周辺ソース・ドレイン領域ｓｄ２は、ｎ型周辺エクステンション領域ｅｘ２よりもｎ型不純物濃度が高く、かつ、ｎ型周辺エクステンション領域ｅｘ２の深さよりも深くなるようにして形成する。また、ｐ型周辺ソース・ドレイン領域ｓｄ３は、ｐ型周辺エクステンション領域ｅｘ３よりもｐ型不純物濃度が高く、かつ、ｐ型周辺エクステンション領域ｅｘ３の深さよりも深くなるようにして形成する。
以上のようにして、シリコン基板１のメモリ領域Ｒｍに本実施の形態１の不揮発性メモリセルＮＶＭ１を形成することができる。また、シリコン基板１のｎ型周辺領域Ｒｐｎにｎ型ＭＩＳトランジスタＱｎを形成し、ｐ型周辺領域Ｒｐｐにｐ型ＭＩＳトランジスタＱｐを形成することができる。
特に、上記図７を用いて説明した工程では、第１イオン注入ｄｐ１ａによってメモリチャネル領域ｃｈ１ａにフッ素を注入し、第１熱処理によってそのフッ素を活性化することで、メモリチャネル領域ｃｈ１ａにフッ素を導入している。このようにして、メモリチャネル領域ｃｈ１ａのダングリングボンドや欠陥を不活性化することができる。これにより、本実施の形態１の不揮発性メモリセルＮＶＭ１では、電荷蓄積膜ＭＩ１に蓄積された電荷がより漏出し難くなり、リテンション特性が向上する。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
本実施の形態１の製造方法において、メモリチャネル領域ｃｈ１ａにフッ素を導入するための第１イオン注入ｄｐ１ａおよび第１熱処理は、少なくとも、メモリ領域Ｒｍのシリコン基板１の主面ｓ１にｐウェルｐｗ１を形成した後に施せば、そのタイミングによらず、上記と同様の効果が得られる。
また、ｐ型周辺領域Ｒｐｐに形成したｐ型ＭＩＳトランジスタＱｐの閾値電圧を調整することなどを目的として、周辺チャネル領域ｃｈ３にフッ素を導入しても良い。この場合、上記の製造方法は、更に、周辺チャネル領域ｃｈ３に対してフッ素をイオン注入する工程と、拡散および活性化のための熱処理を施す工程とを有する。周辺チャネル領域ｃｈ３に対してフッ素をイオン注入するタイミングは、例えば、上記図９のイオン注入ｄｐ３のように、ｐ型周辺領域Ｒｐｐにイオン注入する工程の前後が好適である。これにより、ｐ型周辺領域Ｒｐｐを開口するフォトレジスト膜５などをイオン注入マスクとして併用することで、工程数を削減できる。この場合のフッ素のドーズ量は、１×１０１５ｃｍ−２程度である。また、拡散および活性化のための熱処理は、他の工程で施す熱処理（例えば、周辺ゲート絶縁膜ＩＧを形成するための熱酸化工程）と共有させても良い。これにより、工程数を削減できる。
（実施の形態２）
本実施の形態２では、上記実施の形態１の半導体装置が有する不揮発性メモリセルＮＶＭ１において、メモリチャネル領域ｃｈ１ａにフッ素を導入する方法に関して、種々の方法を説明する。以下では、不揮発性メモリセルＮＶＭ１を形成する工程の途中の工程として、本実施の形態２の製造方法を説明するが、それ以外の工程は、上記実施の形態１で説明したものと同様であり、重複した説明は省略する。
まず、上記実施の形態１の製造方法で説明したフッ素の導入方法に関して、別の観点からより詳しく説明する。上記実施の形態１の製造方法で説明したように、第１イオン注入ｄｐ１ａおよび第１熱処理は、少なくとも、ｐウェルｐｗ１を形成した後に施せば、メモリチャネル領域ｃｈ１ａのダングリングボンドを不活性化させ、リテンション特性を向上させるという点で効果的である。
ただし、上記実施の形態１で説明したように、メモリチャネル領域ｃｈ１ａにフッ素を注入するための第１イオン注入ｄｐ１ａは、ｐウェルｐｗ１を形成した後、電荷蓄積膜ＭＩ１およびメモリゲート電極ＭＧ１を形成する前に施した方が、より好ましい。なぜなら、電荷蓄積膜ＭＩ１などに第１イオン注入ｄｐ１ａのダメージを与えることなく、メモリチャネル領域ｃｈ１ａにフッ素を注入できるからである。これにより、より高品質な電荷蓄積膜ＭＩ１を、不揮発性メモリセルＮＶＭ１に適用できる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
更に、電荷蓄積膜ＭＩ１などにダメージを与えることがないから、より大きいドーズ量で第１イオン注入ｄｐ１ａを施すことができる。これにより、より効率的にメモリチャネル領域ｃｈ１ａにフッ素を導入することができ、不揮発性メモリセルＮＶＭ１のリテンション特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
また、この場合、メモリチャネル領域ｃｈ１ａに注入したフッ素を活性化するための第１熱処理は、その後のいずれかの工程で必要となる熱処理を併用して施す方が、より好ましい。その理由を以下で説明する。
上記実施の形態１では、上記図７の工程で第１イオン注入ｄｐ１ａを施した後に、酸化シリコン膜６（上記図１０）、下部バリア膜Ｂｂ１（上記図１２）、または、上部バリア膜Ｂｔ１（上記図１２）を形成するために、熱酸化工程を施す。これらの熱酸化工程では、上記で説明した、メモリチャネル領域ｃｈ１ａのフッ素を活性化するための第１熱処理の温度（８００〜１１００℃程度）と同様の温度での加熱を要する。従って、本実施の形態１の第１熱処理は、上記の各酸化シリコン膜を形成するための熱酸化工程と同一の工程で施すことができる。これにより、本実施の形態１でメモリチャネル領域ｃｈ１ａにフッ素を導入する構成とした場合でも、特別な熱処理を追加することなく同様の効果が得られ、結果として工程数をより削減できる。
なお、上記実施の形態１のように、メモリ領域Ｒｍにｐウェルｐｗ１を形成した後に、メモリチャネル領域ｃｈ１ａに第１イオン注入ｃｈ１ａを施した場合、第１熱処理として作用し得る既存の熱処理は、上記に限られない。例えば、上記図１６のメモリエクステンション領域ｅｘ１を形成する工程や、上記図１８のメモリソース・ドレイン領域ｓｄ１を形成する工程においても、導入した不純物の拡散および活性化のための熱処理工程を要する。これらの熱処理工程においても、第１熱処理と同様の作用を有する。
次に、メモリチャネル領域ｃｈ１ａにフッ素を導入する他の方法として、図２０を用いて説明する。ただし、この方法では、上記図７の工程では、第１イオン注入ｄｐ１ａおよび第１熱処理は施していない。
図２０は、上記図１２に続く工程を示している。ここでは、上記図１２の工程でメモリゲート導体膜Ｅｍ１を形成した後、上記図１３の工程でメモリゲート電極ＭＧ１として加工する前に、第１イオン注入ｄｐ１ｂを施す。これにより、メモリチャネル領域ｃｈ１ａにフッ素を注入する。これには、まず、周辺領域Ｒｐのメモリゲート導体膜Ｅｍ１を覆い、メモリ領域Ｒｍを開口するようにパターニングしたフォトレジスト膜１５を形成する。その後、フォトレジスト膜１５をイオン注入マスクとして、第１イオン注入ｄｐ１ｂを施す。ここでは、メモリゲート導体膜Ｅｍ１および電荷蓄積膜ＭＩ１を透過させるようにして、第１イオン注入ｄｐ１ｂを施すことで、メモリチャネル領域ｃｈ１ａにフッ素を注入できる。その後、上記実施の形態１の第１熱処理と同様の第１熱処理を施して、導入したフッ素を活性化する。
以上のような方法によっても、上記実施の形態１で説明したような、メモリチャネル領域ｃｈ１ａにフッ素を導入することの効果を同様に得られる。
本発明者の検証によれば、本工程では、第１イオン注入ｄｐ１ｂとして１×１０１３〜１×１０１５ｃｍ−２程度のドーズ量でフッ素を導入することが、より効果的である。また、注入したフッ素の濃度分布のピークが、シリコン基板１の主面ｓ１から５０ｎｍ以内の位置にくるような加速エネルギーで第１イオン注入ｄｐ１ｂを施すことが、より効果的である。
以下では、本実施の形態２の製造方法において、上記実施の形態１の製造方法とは異なる上記のタイミングで第１イオン注入ｄｐ１ｂを施して、メモリチャネル領域ｃｈ１ａにフッ素を注入することの効果を説明する。
メモリチャネル領域ｃｈ１ａのダングリングボンドを不活性化させるという目的から、注入したフッ素が、電荷蓄積膜ＭＩ１直下のシリコン基板１の主面ｓ１付近から離れてしまうのは望ましくない。ただし、メモリチャネル領域ｃｈ１ａに注入されたフッ素は、種々の熱処理によって拡散されてしまう。従って、メモリチャネル領域ｃｈ１ａにフッ素イオンを注入した後は、それを活性化するために十分な第１熱処理を施し、他の過度の熱処理は施さない方が、より好ましい。
ここで、下部バリア膜Ｂｂ１や上部バリア膜Ｂｔ１などの酸化シリコン膜を形成するための熱酸化工程は、より高い温度での熱処理を要する。この観点から、上記図２０の工程によれば、少なくとも、電荷蓄積膜ＭＩ１を形成した後に、第１イオン注入ｄｐ１ｂを施すことができる。即ち、上記の酸化シリコン膜を形成するための熱酸化工程を回避して、フッ素の第１イオン注入ｄｐ１ｂを施すことができる。従って、メモリチャネル領域ｃｈ１ａに注入したフッ素における、所望の領域を越えた拡散を抑制できる。これにより、より効率的に、メモリチャネル領域ｃｈ１ａのダングリングボンド等を不活性化でき、不揮発性メモリセルＮＶＭ１のリテンション特性をより向上させことができる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
次に、メモリチャネル領域ｃｈ１ａにフッ素を導入する更に他の方法として、図２１を用いて説明する。ただし、この方法では、上記図７または上記図２０の工程では、第１イオン注入ｄｐ１ａ，ｄｐ１ｂおよび第１熱処理は施していない。
図２１は、上記図１６に続く工程を示している。ここでは、上記図１６の工程でメモリエクステンション領域ｅｘ１を形成するためのイオン注入ｄｐ５を施した直後に、第１イオン注入ｄｐ１ｃを施す。これにより、メモリチャネル領域ｃｈ１ａにフッ素を注入する。ここでは、メモリゲート電極ＭＧ１および電荷蓄積膜ＭＩ１を透過させるようにして、第１イオン注入ｄｐ１ｃを施すことで、メモリチャネル領域ｃｈ１ａにフッ素を注入できる。その後、上記実施の形態１の第１熱処理と同様の第１熱処理を施して、導入したフッ素を活性化する。
以上のような方法によっても、上記実施の形態１で説明したような、メモリチャネル領域ｃｈ１ａにフッ素を導入することの効果を同様に得られる。
本発明者の検証によれば、本工程では、第１イオン注入ｄｐ１ｃとして１×１０１３〜１×１０１５ｃｍ−２程度のドーズ量でフッ素を導入することが、より効果的である。また、注入したフッ素の濃度分布のピークが、シリコン基板１の主面ｓ１から５０ｎｍ以内の位置にくるような加速エネルギーで第１イオン注入ｄｐ１ｃを施すことが、より効果的である。
以下では、本実施の形態２の製造方法において、上記実施の形態１の製造方法、および、上記図２０を用いて説明した方法とは異なる上記のタイミングで第１イオン注入ｄｐ１ｃを施して、メモリチャネル領域ｃｈ１ａにフッ素を注入することの効果を説明する。
上述のように、メモリチャネル領域ｃｈ１ａにフッ素を導入した後は、過度の熱処理を施さない方が、より好ましい。この観点から、本工程によれば、上記実施の形態１および上記図２０の第１イオン注入ｄｐ１ａ，ｄｐ１ｂと比較して、より後の工程によって第１イオン注入ｄｐ１ｃを施すことができる。これにより、高温を要する熱酸化工程に加え、多結晶シリコン膜７に注入した不純物の活性化および拡散のための熱処理工程（上記図１４）などをも回避することができる。従って、メモリチャネル領域ｃｈ１ａに注入したフッ素における、所望の領域を越えた拡散を、より抑制できる。これにより、より効率的に、メモリチャネル領域ｃｈ１ａのダングリングボンド等を不活性化でき、不揮発性メモリセルＮＶＭ１のリテンション特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
また、本工程でフッ素を注入する第１イオン注入ｄｐ１ｃは、メモリエクステンション領域ｅｘ１を形成するためのイオン注入ｄｐ５と同様の領域に対してイオン注入を施す。従って、イオン注入マスクとして既に形成しているフォトレジスト膜１２を併用できる。これにより、工程数を削減できる。この観点から、上記では、イオン注入ｄｐ５の直後に第１イオン注入ｄｐ１ｃを施すと説明したが、フォトレジスト膜１２を形成した後、イオン注入ｄｐ５の直前に第１イオン注入ｄｐ１ｃを施しても良い。
また、本工程の第１イオン注入ｄｐ１ｃによって注入したフッ素を活性化するための第１熱処理は、メモリエクステンション領域ｅｘ１を形成するための熱処理と同一の工程で施す方が、より好ましい。なぜなら、これにより、フッ素を活性化することに特化した第１熱処理を新たに追加する必要が無く、工程数を削減できるからである。なお、本発明者の検証によれば、メモリエクステンション領域ｅｘ１を形成するための熱処理は、メモリチャネル領域ｃｈ１ａに注入したフッ素を活性化させる第１熱処理と同様の温度帯で施すため、これらは問題なく併用できる。
次に、メモリチャネル領域ｃｈ１ａにフッ素を導入する更に他の方法として、図２２を用いて説明する。ただし、この方法では、上記図７、上記図２０または上記図２１の工程では、第１イオン注入ｄｐ１ａ，ｄｐ１ｂ，ｄｐ１ｃおよび第１熱処理は施していない。
図２２は、上記図１８に続く工程を示している。ここでは、上記図１８の工程でメモリソース・ドレイン領域ｓｄ１を形成するためのイオン注入ｄｐ７を施した直後に、第１イオン注入ｄｐ１ｄを施す。これにより、メモリチャネル領域ｃｈ１ａにフッ素を注入する。ここでは、メモリゲート電極ＭＧ１および電荷蓄積膜ＭＩ１を透過させるようにして、第１イオン注入ｄｐ１ｄを施すことで、メモリチャネル領域ｃｈ１ａにフッ素を注入できる。その後、上記実施の形態１の第１熱処理と同様の第１熱処理を施して、導入したフッ素を活性化する。
以上のような方法によっても、上記実施の形態１で説明したような、メモリチャネル領域ｃｈ１ａにフッ素を導入することの効果を同様に得られる。
本発明者の検証によれば、本工程では、第１イオン注入ｄｐ１ｄとして１×１０１３〜１×１０１５ｃｍ−２程度のドーズ量でフッ素を導入することが、より効果的である。また、注入したフッ素の濃度分布のピークが、シリコン基板１の主面ｓ１から５０ｎｍ以内の位置にくるような加速エネルギーで第１イオン注入ｄｐ１ｄを施すことが、より効果的である。
以下では、本実施の形態２の製造方法において、上記実施の形態１の製造方法、上記図２０を用いて説明した方法、および、上記図２１を用いて説明した方法とは異なる上記のタイミングで第１イオン注入ｄｐ１ｄを施して、メモリチャネル領域ｃｈ１ａにフッ素を注入することの効果を説明する。
上述のように、メモリチャネル領域ｃｈ１ａにフッ素を導入した後は、過度の熱処理を施さない方が、より好ましい。この観点から、本工程によれば、上記実施の形態１、上記図２０、および、上記図２１の第１イオン注入ｄｐ１ａ，ｄｐ１ｂ，ｄｐ１ｃと比較して、より後の工程によって第１イオン注入ｄｐ１ｃを施すことができる。これにより、高温を要する熱酸化工程に加え、メモリエクステンション領域ｅｘ１として注入した不純物の拡散および活性化のための熱処理工程（上記図１６）などをも回避することができる。従って、メモリチャネル領域ｃｈ１ａに注入したフッ素における、所望の領域を越えた拡散を、より抑制できる。これにより、より効率的に、メモリチャネル領域ｃｈ１ａのダングリングボンド等を不活性化でき、不揮発性メモリセルＮＶＭ１のリテンション特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
また、本工程でフッ素を注入する第１イオン注入ｄｐ１ｄは、メモリソース・ドレイン領域ｓｄ１を形成するためのイオン注入ｄｐ７と同様の領域に対してイオン注入を施す。従って、イオン注入マスクとして既に形成しているフォトレジスト膜１４を併用できる。これにより、工程数を削減できる。この観点から、上記では、イオン注入ｄｐ７の直後に第１イオン注入ｄｐ１ｄを施すと説明したが、フォトレジスト膜１４を形成した後、イオン注入ｄｐ７の直前に第１イオン注入ｄｐ１ｄを施しても良い。
また、本工程の第１イオン注入ｄｐ１ｄによって注入したフッ素を活性化するための第１熱処理は、メモリソース・ドレイン領域ｓｄ１を形成するための熱処理と同一の工程で施す方が、より好ましい。なぜなら、これにより、フッ素を活性化することに特化した第１熱処理を新たに追加する必要が無く、工程数を削減できるからである。なお、本発明者の検証によれば、メモリソース・ドレイン領域ｓｄ１を形成するための熱処理は、メモリチャネル領域ｃｈ１ａに注入したフッ素を活性化させる第１熱処理と同様の温度帯で施すため、これらは問題なく併用できる。
（実施の形態３）
本実施の形態３の半導体装置が有する不揮発性メモリセルの構造を、図２３を用いて詳しく説明する。図２３は、本実施の形態３の不揮発性メモリセルＮＶＭ２の要部断面図である。本実施の形態３の不揮発性メモリセルＮＶＭ２は、上記実施の形態１の不揮発性メモリセルＮＶＭ１と比較して、以下の異なる構成を有する。
本実施の形態３の不揮発性メモリセルＮＶＭ２は、シリコン基板１の主面上のうち、ｐウェルｐｗ１に平面的に含まれる位置に、制御ゲート絶縁膜ＣＩ１を隔てて配置された制御ゲート電極ＣＧ１を有している。制御ゲート絶縁膜ＣＩ１は酸化シリコンを主体とする絶縁膜からなり、制御ゲート電極ＣＧ１は多結晶シリコンを主体とする導体膜からなる。
そして、メモリゲート電極ＭＧ１は、電荷蓄積膜ＭＩ１を隔てて、制御ゲート電極ＣＧ１に隣り合うようにして配置されている。言い換えれば、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧ１とは互いに隣り合い、電荷蓄積膜ＭＩ１は、シリコン基板１とメモリゲート電極ＭＧ１との間から、制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間に渡って、一体的に配置されている。
また、メモリエクステンション領域ｅｘ１およびメモリソース・ドレイン領域ｓｄ１は、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧ１との側方下部のシリコン基板１の主面ｓ１のうち、互いに隣接しない方の側方下部に配置されている。言い換えれば、互いに隣り合うメモリゲート電極ＭＧ１と制御ゲート電極ＣＧ１とは、平面的に見て、ｐウェルｐｗ１内において、メモリエクステンション領域ｅｘ１およびメモリソース・ドレイン領域ｓｄ１に挟まれるようにして配置されている。
また、サイドウォールスペーサｓｗは、シリコン基板１の主面ｓ１上において、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧ１との側壁のうち、互いに隣接しない方の側壁を覆うようにして配置されている。
以上が、本実施の形態３の不揮発性メモリセルＮＶＭ２の構成において、上記実施の形態１の不揮発性メモリセルＮＶＭ１と相違する構成である。上記で言及しなかった構成およびそれらの機能に関しては、上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様である。
以上のような構造の不揮発性メモリセルＮＶＭ２では、メモリゲート電極ＭＧ１と制御ゲート電極ＣＧ１とを一つのゲート電極と見れば、通常のＭＩＳトランジスタと見なせる。言い換えれば、本実施の形態３の不揮発性メモリセルＮＶＭ２は、ＭＩＳトランジスタのゲート電極が２つに分裂され（スプリットゲート）、それぞれ独立して電圧を印加できるような構成である。更に、一方のゲート（メモリゲート電極ＭＧ１および電荷蓄積膜ＭＩ１）は電荷を蓄積してメモリ動作を行えるようになっており、もう一方のゲート電極はその電荷の授受をより複雑に制御できるようになっている。
特に、本実施の形態３の不揮発性メモリセルＮＶＭ２は、書き込み、消去動作に関しては、上記図２、図３を用いて説明したＦＮトンネリング方式による動作と異なり、ホットキャリアを用いた動作が可能となる。これらに関しては、スプリットゲートタイプのＭＯＮＯＳ型メモリにおいて、ＳＳＩ（Source Side Injection）方式の書き込み動作、および、ＢＴＢＴ（Band To Band Tunneling）方式の消去動作として知られている。ここでの詳細な説明は省略する。本実施の形態３の不揮発性メモリセルＮＶＭ２では、これらの方式によるメモリ動作が可能になることで、より高速で、より消費電力の低いＭＯＮＯＳ型メモリを構成することができる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
このような効果を有する本実施の形態２の不揮発性メモリセルＮＶＭ２に関して、更に、以下のような構成を有する。即ち、電荷蓄積膜ＭＩ１の直下のシリコン基板１の主面ｓ１の領域であるメモリチャネル領域ｃｈ１ｂにおいて、フッ素を含んでいる。これは、上記実施の形態１の不揮発性メモリセルＮＶＭ１のメモリチャネル領域ｃｈ１ａの構成と同様であり、その特徴、効果も同様である。即ち、電荷蓄積膜ＭＩ１に捕獲されている電荷が、シリコン基板１により漏出し難い構造とすることができる。これにより、本実施の形態２の不揮発性メモリセルＮＶＭ２のリテンション特性を向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
なお、制御ゲート絶縁膜ＣＩ１の直下のシリコン基板１の主面ｓ１の領域である、制御チャネル領域ｃｈ４においても、同様にフッ素を含んでいても良い。ただし、上記の効果を得るためには、メモリチャネル領域ｃｈ１ｂがフッ素を含んでいれば十分である。
以下では、本実施の形態３の不揮発性メモリセルＮＶＭ２を有する半導体装置の製造方法を説明する。ここでは、シリコン基板１上に２セル分の不揮発性メモリセルＮＶＭ２を形成する工程を説明する。なお、同一シリコン基板１上においては、周辺回路を構成するＭＩＳトランジスタを形成することになるが、その方法は上記実施の形態１で説明した方法と同様であるので、ここでの重複した説明は省略する。
まず、図２４に示すように、シリコン基板１の主面ｓ１上にｐ型の半導体領域ｐ１を形成し、更に、不揮発性メモリセルＮＶＭ２を形成するためのｐウェルｐｗ１を形成する。これらは、上記実施の形態１の上記図６、図７で説明した工程と同様にして形成する。
次に、図２５に示すように、制御チャネル領域ｃｈ４を所望の不純物濃度とするために、イオン注入を施す。制御チャネル領域ｃｈ４とは、上記図２３で説明したように、シリコン基板１の主面ｓ１のうち、後に形成する制御ゲート絶縁膜ＣＩ１の下に位置し、反転層が形成される領域である。本工程の段階では、まだ制御ゲート絶縁膜ＣＩ１は形成しておらず、他のシリコン基板１の主面ｓ１との区別が無い。即ち、本工程では、後に制御チャネル領域ｃｈ４となる部分だけでなく、例えば、後にメモリチャネル領域ｃｈ１ｂとなる部分にも、チャネル濃度調整用のイオン注入を施すことになる。図中は、シリコン基板１の主面ｓ１付近の領域を、制御チャネル領域ｃｈ４またはメモリチャネル領域ｃｈ１ｂとして表記している。ここでは、上記実施の形態１の上記図７で説明した工程と同様にして、チャネル濃度を調整する。
ここで、本実施の形態３の製造方法では、続く工程として、メモリチャネル領域ｃｈ１ｂにフッ素を導入する工程を有する。これには、シリコン基板１の主面ｓ１のメモリチャネル領域ｃｈ１ｂに対して、第１イオン注入ｄｐ１ｅによってフッ素を注入する。その後、８００〜１１００℃程度の熱処理（第１熱処理）を施すことで、チャネル領域に注入したフッ素を活性化する。これにより、メモリチャネル領域ｃｈ１ｂに含まれ、電荷とラップとなるダングリングボンドや他の欠陥などを、フッ素により不活性化させることができる。このようにして、上記図２３を用いて説明したような効果を発現する不揮発性メモリセルＮＶＭ２の構成を形成することができる。なお、本工程では、後にメモリチャネル領域ｃｈ１ｂとなる領域のほかに、制御チャネル領域ｃｈ４に対してもフッ素を導入したことになる。
本発明者の検証によれば、本工程では、第１イオン注入ｄｐ１ｅとして１×１０１３〜１×１０１５ｃｍ−２程度のドーズ量でフッ素を導入することが、より効果的である。また、注入したフッ素の濃度分布のピークが、シリコン基板１の主面ｓ１から５０ｎｍ以内の位置にくるような加速エネルギーで第１イオン注入ｄｐ１ｅを施すことが、より効果的である。
このような効果を有するフッ素の導入工程（第１イオン注入ｄｐ１ｅおよび第１熱処理）は、少なくとも、ｐウェルｐｗ１を形成した後に施せば、同様の効果が得られる。ただし、上記のように、第１イオン注入ｄｐ１ｅは、電荷蓄積膜ＭＩ１やメモリゲート電極ＭＧ１を形成する前に施す方が、より好ましい。これは、上記実施の形態２の説明と同様の効果を有する。即ち、電荷蓄積膜ＭＩ１にダメージを与えることなく、第１イオン注入ｄｐ１ｅを施すことができる。これにより、より高品質な電荷蓄積膜ＭＩ１を、不揮発性メモリセルＮＶＭ２に適用できる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
次に、図２６に示すように、シリコン基板１の主面ｓ１上に、順に、制御ゲート絶縁膜ＣＩ１および制御ゲート導体膜Ｅｃ１を形成する。制御ゲート導体膜Ｅｃ１は、後の工程で加工して、制御ゲート電極ＣＧ１となる要素である。ここでは、熱酸化法によってシリコン基板１の主面ｓ１を表面酸化することで、酸化シリコン膜からなる制御ゲート絶縁膜ＣＩ１を形成する。その後、ＣＶＤ法によって、多結晶シリコン膜からなる制御ゲート導体膜Ｅｃ１を形成する。このとき、制御ゲート導体膜Ｅｃ１には、制御ゲート電極ＣＧ１として要求される濃度の不純物を含んだ多結晶シリコン膜を形成しても良いし、多結晶シリコン膜を形成後にイオン注入および熱処理によって不純物を導入しても良い。
ここで、上記図２５の工程で説明した、フッ素を活性化するための第１熱処理は、上記の制御ゲート絶縁膜ＣＩ１を熱酸化によって形成する際に要する熱処理と同一の工程で施す方が、より好ましい。なぜなら、これにより、フッ素を活性化することに特化した第１熱処理を新たに追加する必要が無く、工程数を削減できるからである。なお、本発明者の検証によれば、制御ゲート絶縁膜ＣＩ１を形成するための熱酸化は、メモリチャネル領域ｃｈ１ｂに注入したフッ素を活性化させる第１熱処理と同様の温度帯で施すため、これらは問題なく併用できる。
次に、図２７に示すように、制御ゲート導体膜Ｅｃ１を加工して、制御ゲート電極ＣＧ１を形成する。これには、まず、制御ゲート電極ＣＧ１として残す部分の制御ゲート導体膜Ｅｃ１を覆うようにパターニングしたフォトレジスト膜１５を形成する。その後、フォトレジスト膜１５をエッチングマスクとして、制御ゲート導体膜Ｅｃ１に異方性エッチングを施すことにより、露出した部分の制御ゲート導体膜Ｅｃ１を除去する。このようにして、制御ゲート導体膜Ｅｃ１からなる制御ゲート電極ＣＧ１を形成する。
続いて、同様にして、フォトレジスト膜１５をエッチングマスクとして、制御ゲート絶縁膜ＣＩ１にエッチングを施す。このようにして、シリコン基板１と制御ゲート電極ＣＧ１との間に配置するように、制御ゲート絶縁膜ＣＩ１を加工する。
次に、図２８に示すように、メモリチャネル領域ｃｈ１ｂのチャネル濃度を調整するためのイオン注入ｄｐ８を施す。これは、例えば、上記図７を用いて説明したチャネル濃度調整と同様の方法を用いる。ただし、不純物種、濃度は所望の条件とする。
ここで、制御チャネル領域ｃｈ４に対しては、先の工程でチャネル濃度を調整しているから、イオン注入ｄｐ８を施さない方が良い。この点、制御ゲート電極ＣＧ１がイオン注入マスクとして機能し、制御チャネル領域ｃｈ４に対しては、イオン注入ｄｐ８の影響は及ばない。また、制御ゲート電極ＣＧ１に覆われていない部分のシリコン基板１の主面ｓ１付近は、その全てがメモリチャネル領域ｃｈ１ｂとなるものでは無いが、ここでは、その部分も含めてイオン注入ｄｐ８を施しても差し支え無い。なぜなら、メモリチャネル領域ｃｈ１ｂとならない部分には、後の工程によって他の構成が形成されるからである。
また、本実施の形態３の製造方法では、上記図２５の工程で施した第１イオン注入ｄｐ１ｅを、本工程のチャネル濃度調整用のイオン注入ｄｐ８の直前または直後に施しても良い。これにより、例えば制御ゲート絶縁膜ＣＩ１を形成するための熱酸化に要する熱処理を回避して、第１イオン注入ｄｐ１ｅを施すことができる。メモリチャネル領域ｃｈ１ｂにフッ素を注入するための第１イオン注入ｄｐ１ｅを施した後には、過度の熱処理を施さない方がより好ましい理由に関しては、上記実施の形態２で説明した通りである。即ち、本工程で、イオン注入ｄｐ８の直前または直後に第１イオン注入ｄｐ１ｅを施し、熱処理を回避することで、所望の領域を越えた拡散を、より抑制できる。これにより、より効率的に、メモリチャネル領域ｃｈ１ｂのダングリングボンド等を不活性化でき、不揮発性メモリセルＮＶＭ２のリテンション特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
次に、図２９に示すように、制御ゲート電極ＣＧ１を含むシリコン基板１の主面を覆うようにして、順に、下部バリア膜Ｂｂ１、電荷ストレージ膜ＳＴ１、および、上部バリア膜Ｂｔ１からなる電荷蓄積膜ＭＩ１を形成する。続いて、電荷蓄積膜ＭＩ１を覆うようにして、メモリゲート導体膜Ｅｍ１を形成する。これらのより詳しい構成および方法は、上記実施の形態１の製造方法で上記図１２を用いて説明した工程と同様である。
その後、メモリゲート導体膜Ｅｍ１をエッチバックすることで、制御ゲート電極ＣＧ１の側壁を、電荷蓄積膜ＭＩ１を介して覆うような形状に、メモリゲート導体膜Ｅｍ１を加工する。
次に、図３０に示すように、制御ゲート電極ＣＧ１の一対の側壁を覆うメモリゲート導体膜Ｅｍ１のうち、いずれか一方を除去することで、メモリゲート電極ＭＧ１を形成する。これには、まず、除去せずに残すメモリゲート導体膜Ｅｍ１を覆うように、フォトレジスト膜１６を形成する。その後、フォトレジスト膜１６をエッチングマスクとして、メモリゲート導体膜Ｅｍ１に対してエッチングを施す。これにより、フォトレジスト膜１６に覆われていないメモリゲート導体膜Ｅｍ１を除去することで、残ったメモリゲート導体膜Ｅｍ１からなるメモリゲート電極ＭＧ１を形成する。本工程により、制御ゲート電極ＣＧ１に対して、電荷蓄積膜ＭＩ１を隔てて隣り合うような、メモリゲート電極ＭＧ１を形成できる。
次に、図３１に示すように、メモリゲート電極ＭＧ１に覆われていない部分の電荷蓄積膜ＭＩ１を除去する。これには、メモリゲート電極ＭＧ１をエッチングマスクとして、電荷蓄積膜ＭＩ１に異方性エッチングを施す。本工程により、シリコン基板１とメモリゲート電極ＭＧ１との間から、制御ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間に渡って、一体的に配置されるような形状の電荷蓄積膜ＭＩ１を形成できる。
その後、メモリゲート電極ＭＧ１および制御ゲート電極ＣＧ１の側方下部のシリコン基板１の主面ｓ１に、メモリエクステンション領域ｅｘ１を形成する。これには、まず、メモリゲート電極ＭＧ１および制御ゲート電極ＣＧ１をイオン注入マスクとして、イオン注入ｄｐ９を施して、所望の不純物を注入する。その後、注入した不純物を拡散および活性化させるための熱処理を施すことで、上記の領域に、メモリエクステンション領域ｅｘ１を形成できる。
なお、メモリエクステンション領域ｅｘ１は、メモリゲート電極ＭＧ１側と、制御ゲート電極ＣＧ側とで、要求される不純物濃度が異なる場合がある。この場合には、イオン注入マスクとしてのフォトレジスト膜を形成し（図示しない）、それぞれの領域に対して選択的に、異なる条件でイオン注入ｄｐ９を施す。
また、本実施の形態３の製造方法では、上記図２５の工程で施した第１イオン注入ｄｐ１ｅを、本工程のメモリエクステンション領域ｅｘ１形成用のイオン注入ｄｐ９の直前または直後に施しても良い。これにより、例えば電荷蓄積膜ＭＩ１を形成するための熱酸化に要する熱処理を回避して、第１イオン注入ｄｐ１ｅを施すことができる。メモリチャネル領域ｃｈ１ｂにフッ素を注入するための第１イオン注入ｄｐ１ｅを施した後には、過度の熱処理を施さない方がより好ましい理由に関しては、上記実施の形態２で説明した通りである。即ち、本工程で、イオン注入ｄｐ９の直前または直後に第１イオン注入ｄｐ１ｅを施し、熱処理を回避することで、所望の領域を越えた拡散を、より抑制できる。これにより、より効率的に、メモリチャネル領域ｃｈ１ｂのダングリングボンド等を不活性化でき、不揮発性メモリセルＮＶＭ２のリテンション特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
次に、図３２に示すように、シリコン基板１の主面ｓ１のうち、メモリゲート電極ＭＧ１および制御ゲート電極ＣＧ１の側壁を覆うようにして、サイドウォールスペーサｓｗを形成する。サイドウォールスペーサｓｗのより詳しい構成および方法は、上記実施の形態１の製造方法で上記図１８を用いて説明した工程と同様である。
続いて、上記図１８を用いて説明した工程と同様にして、メモリソース・ドレイン領域ｓｄ１を形成する。
また、本実施の形態３の製造方法では、上記図２５の工程で施した第１イオン注入ｄｐ１ｅを、本工程のメモリソース・ドレイン領域ｓｄ１形成用のイオン注入の直前または直後に施しても良い。これにより、例えば電荷蓄積膜ＭＩ１などを形成するための熱酸化に要する熱処理に加え、メモリエクステンション領域ｅｘ１を形成するための熱処理をも回避して、第１イオン注入ｄｐ１ｅを施すことができる。メモリチャネル領域ｃｈ１ｂにフッ素を注入するための第１イオン注入ｄｐ１ｅを施した後には、過度の熱処理を施さない方がより好ましい理由に関しては、上記実施の形態２で説明した通りである。即ち、本工程で、メモリソース・ドレイン領域ｓｄ１を形成するためのイオン注入の直前または直後に第１イオン注入ｄｐ１ｅを施し、熱処理を回避することで、所望の領域を越えた拡散を、より抑制できる。これにより、より効率的に、メモリチャネル領域ｃｈ１ｂのダングリングボンド等を不活性化でき、不揮発性メモリセルＮＶＭ２のリテンション特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
以上のようにして、シリコン基板１上に本実施の形態３の不揮発性メモリセルＮＶＮ２を形成することができる。
特に、上記図２５などを用いて説明した工程では、第１イオン注入ｄｐ１ｅによってメモリチャネル領域ｃｈ１ｂにフッ素を注入し、第１熱処理によってそのフッ素を活性化することで、メモリチャネル領域ｃｈ１ｂにフッ素を導入している。このようにして、メモリチャネル領域ｃｈ１ｂのダングリングボンドや欠陥を不活性化することができる。これにより、本実施の形態３の不揮発性メモリセルＮＶＭ２では、電荷蓄積膜ＭＩ１に蓄積された電荷がより漏出し難くなり、リテンション特性が向上する。結果として、不揮発性メモリを有する半導体装置の特性を、より向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態１では、不揮発性メモリセルＮＶＭ１の動作方法として、ＦＮトンネリング方式によって書き込み、消去動作を施す方法を説明したが、この限りではない。他にも、チャネルホットキャリア方式やＢＴＢＴ方式などで、書き込みまたは消去動作を施すことができる。同様に、上記実施の形態３では、不揮発性メモリセルＮＶＭ３の動作方法として、ＳＳＩ方式によって書き込み動作を施し、ＢＴＢＴ方式によって消去動作を施す方法を説明したが、この限りではない。他にも、ＦＮトンネリング方式やチャネルホットキャリア方式などで、書き込みまたは消去動作を施すことができる。
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
本発明の実施の形態１である半導体装置の要部断面図である。 本発明の実施の形態１である半導体装置の書き込み動作を説明するための要部断面図と、その一部拡大図である。 本発明の実施の形態１である半導体装置の消去動作を説明するための要部断面図と、その一部拡大図である。 本発明の実施の形態１である半導体装置の読み出し動作を説明するための要部断面図である。 本発明の実施の形態１である半導体装置の特性を示すグラフ図である。 本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１８に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態２である半導体装置の製造工程中であって、図１２に続く工程中における要部断面図である。 本発明の実施の形態２である半導体装置の他の製造工程中であって、図１６に続く工程中における要部断面図である。 本発明の実施の形態２である半導体装置の他の製造工程中であって、図１８に続く工程中における要部断面図である。 本発明の実施の形態３である半導体装置の要部断面図である。 本発明の実施の形態３である半導体装置の製造工程中における要部断面図である。 図２４に続く半導体装置の製造工程中における要部断面図である。 図２５に続く半導体装置の製造工程中における要部断面図である。 図２６に続く半導体装置の製造工程中における要部断面図である。 図２７に続く半導体装置の製造工程中における要部断面図である。 図２８に続く半導体装置の製造工程中における要部断面図である。 図２９に続く半導体装置の製造工程中における要部断面図である。 図３０に続く半導体装置の製造工程中における要部断面図である。 図３１に続く半導体装置の製造工程中における要部断面図である。
符号の説明
１ シリコン基板（半導体基板）
２ 分離部
３〜５，８〜１６ フォトレジスト膜
６ 酸化シリコン膜
７ 多結晶シリコン膜
７ｎ ｎ型多結晶シリコン膜
７ｐ ｐ型多結晶シリコン膜
Ｂｂ１ 下部バリア膜（第１絶縁膜）
Ｂｔ１ 上部バリア膜（第３絶縁膜）
ＣＧ１ 制御ゲート電極
ｃｈ１ａ，ｃｈ１ｂ メモリチャネル領域（チャネル領域）
ｃｈ２，ｃｈ３ 周辺チャネル領域
ｃｈ４ 制御チャネル領域
ＣＩ１ 制御ゲート絶縁膜
ｄｐ１ａ〜ｄｐ１ｅ 第１イオン注入
ｄｐ２〜ｄｐ９ イオン注入
ｅ 電子
Ｅｃ１ 制御ゲート導体膜
Ｅｍ１ メモリゲート導体膜
ｅｒ１ 消去特性
ｅｘ１ メモリエクステンション領域（第２半導体領域）
ｅｘ２ ｎ型周辺エクステンション領域
ｅｘ３ ｐ型周辺エクステンション領域
Ｇｎ ｎ型周辺ゲート電極
Ｇｐ ｐ型周辺ゲート電極
ｈ 正孔（ホール）
Ｉｄｓ ソース・ドレイン電流
ＩＧ 周辺ゲート絶縁膜
ＭＧ１ メモリゲート電極
ＭＩ１ 電荷蓄積膜
ＮＶＭ１，ＮＶＭ２ 不揮発性メモリセル
ｎｗ１ 周辺ｎウェル
ｐ１ 半導体領域
ｐｗ１ ｐウェル（第１半導体領域）
ｐｗ２ 周辺ｐウェル
Ｑｎ ｎ型ＭＩＳトランジスタ
Ｑｐ ｐ型ＭＩＳトランジスタ
Ｒｍ メモリ領域
Ｒｐ 周辺領域
Ｒｐｎ ｎ型周辺領域
Ｒｐｐ ｐ型周辺領域
ｓ１ 主面
ｓｄ１ メモリソース・ドレイン領域（第３半導体領域）
ｓｄ２ ｎ型周辺ソース・ドレイン領域
ｓｄ３ ｐ型周辺ソース・ドレイン領域
ＳＴ１ 電荷ストレージ膜（第２絶縁膜）
ｓｗ サイドウォールスペーサ
Ｖｇｍ メモリゲート電圧
ｗｒ１，ｗｒ２ 書き込み特性

Claims (16)

  1. 半導体基板の主面に複数の不揮発性メモリセルを形成する工程を有する半導体装置の製造方法であって、
    前記不揮発性メモリセルを形成する工程は、
    （ａ）前記半導体基板の主面に、第１導電型の第１半導体領域を形成する工程と、
    （ｂ）前記半導体基板の主面上のうち、前記第１半導体領域に平面的に含まれる位置に、電荷蓄積膜を隔ててメモリゲート電極を形成する工程と、
    （ｃ）前記半導体基板の主面のうちチャネル領域に、第１イオン注入によってフッ素を注入した後、第１熱処理によって前記フッ素を活性化する工程とを有し、
    前記チャネル領域は、前記半導体基板の主面のうち、前記（ｂ）工程で形成する前記電荷蓄積膜下に位置する領域であり、
    前記（ｃ）工程は、少なくとも前記（ａ）工程を終えた後に施し、
    前記不揮発性メモリセルは、前記電荷蓄積膜に対して電荷を授受して記憶動作を行うことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程の前記第１イオン注入では、前記チャネル領域に対し、１×１０１３〜１×１０１５ｃｍ−２のドーズ量でフッ素を注入することを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記電荷蓄積膜として、第１絶縁膜、第２絶縁膜、および、第３絶縁膜を順に形成し、
    前記第２絶縁膜は、電荷を捕獲する機能を有する絶縁膜であり、
    前記第２絶縁膜を挟む前記第１および第３絶縁膜は、前記第２絶縁膜に捕獲された電荷の外部への漏出を防ぐ機能を有する絶縁膜であり、
    前記第１および第３絶縁膜として、酸化シリコンを主体とする絶縁膜を形成することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｃ）工程の前記第１イオン注入は、前記（ａ）工程を終えた後、前記（ｂ）工程の前に施すことを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記半導体基板を熱酸化することで前記第１絶縁膜を形成し、
    前記（ｃ）工程の前記第１熱処理は、前記（ｂ）工程で前記第１絶縁膜を形成するための熱酸化と同一の工程で施すことを特徴とする半導体装置の製造方法。
  6. 請求項３記載の半導体装置の製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記半導体基板の主面上に、前記電荷蓄積膜を隔ててメモリゲート導体膜を形成する工程と、
    （ｂ２）前記メモリゲート導体膜を加工して、前記メモリゲート電極を形成する工程とを有し、
    前記（ｃ）工程の第１イオン注入は、前記（ｂ１）工程の後、前記（ｂ２）工程の前に施すことを特徴とする半導体装置の製造方法。
  7. 請求項３記載の半導体装置の製造方法において、
    前記不揮発性メモリセルを形成する工程は、更に、
    （ｄ）前記メモリゲート電極の側方下部のうち、前記第１半導体領域内の前記半導体基板の主面に、前記第１導電型と逆導電型である第２導電型の第２半導体領域を形成する工程を有し、
    前記（ｄ）工程では、該当の前記半導体基板の主面に第２導電型となる不純物をイオン注入し、熱処理を施すことで前記第２半導体領域を形成し、
    前記（ｃ）工程の第１イオン注入は、前記（ｄ）工程における前記第２半導体領域を形成するためのイオン注入の直前または直後に施すことを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｃ）工程の前記第１熱処理は、前記（ｄ）工程における前記第２半導体領域を形成するための熱処理と同一の工程で施すことを特徴とする半導体装置の製造方法。
  9. 請求項３記載の半導体装置の製造方法において、
    前記不揮発性メモリセルを形成する工程は、更に、
    （ｄ）前記メモリゲート電極の側方下部のうち、前記第１半導体領域内の前記半導体基板の主面に、前記第１導電型と逆導電型である第２導電型の第２半導体領域を形成する工程と、
    （ｅ）前記メモリゲート電極の側方下部のうち、前記第１半導体領域内の前記半導体基板の主面であって、かつ、平面的に見て、前記第２半導体領域の外側に、第２導電型の第３半導体領域を形成する工程とを有し、
    前記（ｄ）および（ｅ）工程では、前記第３半導体領域の第２導電型不純物濃度は前記第２半導体領域の第２導電型不純物濃度よりも高くなるようにして、それぞれ、前記第２および第３半導体領域を形成し、
    前記（ｅ）工程では、該当の前記半導体基板の主面に第２導電型となる不純物イオンを注入し、熱処理を施すことで前記第３半導体領域を形成し、
    前記（ｃ）工程の第１イオン注入は、前記（ｅ）工程における前記第２半導体領域を形成するためのイオン注入の直前または直後に施すことを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｃ）工程の前記第１熱処理は、前記（ｅ）工程における前記第３半導体領域を形成するための熱処理と同一の工程で施すことを特徴とする半導体装置の製造方法。
  11. 請求項３記載の半導体装置の製造方法において、
    前記不揮発性メモリセルを形成する工程は、前記（ａ）工程の後、前記（ｂ）工程の前に、更に、
    （ｄ）前記半導体基板の主面上のうち、前記第１半導体領域に平面的に含まれる位置に、制御ゲート絶縁膜を隔てて制御ゲート電極を形成する工程を有し、
    前記（ｄ）工程では、前記制御ゲート絶縁膜として、酸化シリコンを主体とする絶縁膜を形成し、
    前記（ｂ）工程では、前記（ｄ）工程で形成した前記制御ゲート電極に隣り合うようにして、前記電荷蓄積膜を隔てて前記メモリゲート電極を形成することを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｃ）工程の前記第１イオン注入は、前記（ａ）工程を終えた後、前記（ｄ）工程の前に施すことを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記半導体基板を熱酸化することで前記制御ゲート絶縁膜を形成し、
    前記（ｃ）工程の前記第１熱処理は、前記（ｄ）工程で前記制御ゲート絶縁膜を形成するための熱酸化と同一の工程で施すことを特徴とする半導体装置の製造方法。
  14. 半導体基板に形成された複数の不揮発性メモリセルを有する半導体装置であって、
    前記不揮発性メモリセルは、
    （ａ）前記半導体基板の主面に形成された、第１導電型の第１半導体領域と、
    （ｂ）前記半導体基板の主面上のうち、前記第１半導体領域に平面的に含まれる位置に、電荷蓄積膜を隔てて配置されたメモリゲート電極とを有し、
    前記半導体基板の主面のうち、前記電荷蓄積膜下に位置するチャネル領域はフッ素を含み、
    前記不揮発性メモリセルは、前記電荷蓄積膜に対して電荷を授受して記憶動作を行うことを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記電荷蓄積膜は、前記半導体基板に近い方から順に配置された、第１絶縁膜、第２絶縁膜、および、第３絶縁膜を有し、
    前記第２絶縁膜は、電荷を捕獲する機能を有する絶縁膜であり、
    前記第２絶縁膜を挟む前記第１および第３絶縁膜は、前記第２絶縁膜に捕獲された電荷の外部への漏出を防ぐ機能を有する絶縁膜であり、
    前記第１および第３絶縁膜は、酸化シリコンを主体とする絶縁膜であることを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記不揮発性メモリセルは、更に、
    （ｃ）前記半導体基板の主面上のうち、前記第１半導体領域に平面的に含まれる位置に、制御ゲート絶縁膜を隔てて配置された制御ゲート電極を有し、
    前記メモリゲート電極は、前記電荷蓄積膜を隔てて、前記制御ゲート電極に隣り合うようにして配置されていることを特徴とする半導体装置。
JP2008199487A 2008-08-01 2008-08-01 半導体装置の製造方法 Expired - Fee Related JP5406479B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008199487A JP5406479B2 (ja) 2008-08-01 2008-08-01 半導体装置の製造方法
US12/495,957 US7994012B2 (en) 2008-08-01 2009-07-01 Semiconductor device and a method of manufacturing the same
US13/186,466 US20110272757A1 (en) 2008-08-01 2011-07-19 Semiconductor device and a method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008199487A JP5406479B2 (ja) 2008-08-01 2008-08-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010040635A true JP2010040635A (ja) 2010-02-18
JP5406479B2 JP5406479B2 (ja) 2014-02-05

Family

ID=41607437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008199487A Expired - Fee Related JP5406479B2 (ja) 2008-08-01 2008-08-01 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7994012B2 (ja)
JP (1) JP5406479B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8329545B1 (en) * 2008-12-30 2012-12-11 Micron Technology, Inc. Method of fabricating a charge trap NAND flash memory
KR20150028189A (ko) 2013-09-05 2015-03-13 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
CN105449003A (zh) * 2014-08-28 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
JP6407644B2 (ja) * 2014-09-24 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN106409838A (zh) * 2016-10-31 2017-02-15 上海华虹宏力半导体制造有限公司 Sonos存储器的工艺方法
US11233148B2 (en) * 2017-11-06 2022-01-25 Intel Corporation Reducing band-to-band tunneling in semiconductor devices
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012802A (ja) * 1998-06-17 2000-01-14 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2002190535A (ja) * 2000-12-21 2002-07-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2004247633A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置
US6949433B1 (en) * 2003-02-07 2005-09-27 Fasl Llc Method of formation of semiconductor resistant to hot carrier injection stress
JP2007281092A (ja) * 2006-04-04 2007-10-25 Renesas Technology Corp 半導体装置およびその製造方法
WO2008059768A1 (fr) * 2006-11-14 2008-05-22 Nec Corporation Dispositif à semi-conducteur

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191463B1 (en) * 1997-07-15 2001-02-20 Kabushiki Kaisha Toshiba Apparatus and method of improving an insulating film on a semiconductor device
JP2000236074A (ja) 1998-12-17 2000-08-29 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000269492A (ja) * 1999-03-16 2000-09-29 Nec Corp 半導体装置の製造方法
US6670664B1 (en) * 2002-10-22 2003-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Single transistor random access memory (1T-RAM) cell with dual threshold voltages
JP2005197547A (ja) 2004-01-09 2005-07-21 Elpida Memory Inc 半導体装置の製造方法
KR20060076011A (ko) * 2004-12-29 2006-07-04 삼성전자주식회사 반도체 소자 및 그 형성 방법
JP2007048882A (ja) 2005-08-09 2007-02-22 Toyohashi Univ Of Technology 半導体装置およびその製造方法
US20070202645A1 (en) * 2006-02-28 2007-08-30 Tien Ying Luo Method for forming a deposited oxide layer
US7449753B2 (en) * 2006-04-10 2008-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Write margin improvement for SRAM cells with SiGe stressors
CN100590853C (zh) * 2006-12-15 2010-02-17 中芯国际集成电路制造(上海)有限公司 半导体存储器及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012802A (ja) * 1998-06-17 2000-01-14 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2002190535A (ja) * 2000-12-21 2002-07-05 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6949433B1 (en) * 2003-02-07 2005-09-27 Fasl Llc Method of formation of semiconductor resistant to hot carrier injection stress
JP2004247633A (ja) * 2003-02-17 2004-09-02 Renesas Technology Corp 半導体装置
JP2007281092A (ja) * 2006-04-04 2007-10-25 Renesas Technology Corp 半導体装置およびその製造方法
WO2008059768A1 (fr) * 2006-11-14 2008-05-22 Nec Corporation Dispositif à semi-conducteur

Also Published As

Publication number Publication date
US20110272757A1 (en) 2011-11-10
JP5406479B2 (ja) 2014-02-05
US20100025754A1 (en) 2010-02-04
US7994012B2 (en) 2011-08-09

Similar Documents

Publication Publication Date Title
JP5142494B2 (ja) 半導体装置の製造方法
US9673339B2 (en) Semiconductor storage device and manufacturing method thereof
JP5007017B2 (ja) 半導体装置の製造方法
US7709315B2 (en) Semiconductor device and method of manufacturing the same
JP5406479B2 (ja) 半導体装置の製造方法
KR101038873B1 (ko) 플래시 메모리 소자의 제조 방법
JP2008288503A (ja) 半導体装置
TWI731066B (zh) 半導體裝置之製造方法
KR20040093404A (ko) 반도체장치 및 그 제조방법
US20070269972A1 (en) Method of manufacturing a semiconductor device
JP2008277530A (ja) 不揮発性半導体記憶装置
US8546862B2 (en) Memory cell, an array, and a method for manufacturing a memory cell
KR20030086823A (ko) 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법
JP5161494B2 (ja) 半導体記憶装置
US8044455B2 (en) Semiconductor device and method of manufacturing the same
US20160064226A1 (en) Method of manufacturing semiconductor device
EP2074649A2 (en) A multi-transistor based non-volatile memory cell with dual threshold voltage
JP2006332143A (ja) 半導体装置及びその製造方法
JP2011096772A (ja) 半導体装置およびその製造方法
US20150008507A1 (en) Semiconductor device and manufacturing method thereof
JP2010062359A (ja) 半導体装置の製造方法
JP2006080567A (ja) 半導体集積回路装置およびその製造方法
JP2009283731A (ja) 半導体装置およびその製造方法
JP5091546B2 (ja) 半導体装置の製造方法
JP2014103345A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131101

R150 Certificate of patent or registration of utility model

Ref document number: 5406479

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees