TW548703B - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
TW548703B
TW548703B TW091116214A TW91116214A TW548703B TW 548703 B TW548703 B TW 548703B TW 091116214 A TW091116214 A TW 091116214A TW 91116214 A TW91116214 A TW 91116214A TW 548703 B TW548703 B TW 548703B
Authority
TW
Taiwan
Prior art keywords
insulating film
film
region
gate electrode
semiconductor substrate
Prior art date
Application number
TW091116214A
Other languages
English (en)
Inventor
Keita Kumamoto
Original Assignee
Nec Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Electronics Corp filed Critical Nec Electronics Corp
Application granted granted Critical
Publication of TW548703B publication Critical patent/TW548703B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

548703 五、發明說明（1) 【發明背景】 1 ·發明領域 本發明係關於一種具有渠溝隔絕構造之半導體襞置之 製造方法。 2 ·相關技藝之說明 近年來，伴隨著用以獲得半導體裝置之更高集積度的 技術之進步，不雇更加要求裝置構造之微小化而且要求隔 絕構造之微小化。為此目的，已經發展出適合用於形成微 小的元件隔絕構造之渠溝隔絕方法，取代習知的 L0C0S(Local Oxidation of Silicon，石夕之區域性氧化） 方法。 藉由渠溝隔絕方法形成隔絕構造係進行如下。首先， 藉由蝕刻半導體基板足夠深以分離兩鄰近的裝置元件，形 成凹陷部或渠溝。接著，在絕緣膜例如氧化矽膜形成以填 滿此渠溝之後，藉由化學機械拋光（CMP)或類似者進行平 坦化處理以移除位於非渠溝内之區域上的絕緣膜，藉以形 成由埋入渠溝中的絕緣膜（嵌埋絕緣膜）所組成的隔絕區 域。 在習知的半導體記憶裝置例wSRAM(Static Rand〇m
Access Memory，靜態隨機存取記憶器）之製造方法中，電 晶體以下列方式形成於形成有此種渠溝隔絕構造的半導體 基板上。 圖11至圖1 3係'一系列剖面m/ 4 j m圖係顯不具有LDD(Light ly
548703 五、發明說明（2) 一
Doped Drain，輕摻雜汲極）構造的M〇s(Metal 〇xide
Semiconductor，金屬氧化物半導體）電晶體之製造方法之 步驟。 首先’在形成有渠溝隔絕構造之隔絕區域丨〇2的矽基 板1 0 1上，形成一作為閘極絕緣體的熱氧化膜（未圖示）， 隨後形成摻雜的多晶矽膜。藉由藉由光刻術與蝕刻圖案化 此多晶矽膜，形成閘極電極1 0 4 (圖1 1 ( a ))。 接著，使用斕極電極1 〇 4作為遮罩，進行離子佈植以 形成LDD區域105，所植入的雜質之濃度低，且導電型態相 反於基板（圖11(b))。 " 隨後’形成氧化矽膜106以覆蓋閘極電極1〇4(圖 11 (c )) ’然後藉由非等向性蝕刻此膜1 〇 6，形成側壁丨〇 6 a 於閘極電極104之侧面上（圖12(a))。此非等向性蝕刻（下 文稱為侧壁回敍）需要徹底移除在閘極電極1 〇 4與石夕基板 1 0 1上的氧化矽，使得在移除中必須進行過度银刻。然 而，此過度蝕刻亦造成渠溝隔絕區域丨〇 2内部的氧化矽膜 之嵌埋絕緣膜之蝕刻，導致嵌埋絕緣膜之頂表面相對於基 板表面平面而下降。 接著，通道防止膜107形成於表面上，如圖12(1))所 示。通道防止膜1 〇 7為氧化矽膜，用以防止後續的離子佈 植步驟中之雜質形成通道，以形成源極/汲極區域丨〇8。源 極/汲極區域1 0 8藉由高劑量的離子佈植經過通道防止膜 107而形成。侧壁l〇6a用作為遮罩以形成LDD區域1〇5a於侧 壁106a之下方。以此方式，形成LDD構造，其中LD])區域之
第9頁 548703 五、發明說明（3) 低雜質濃度區域位於源極/汲極區域之高雜質濃度區域附 近0 繼而’形成氮化矽膜之蝕刻防止膜丨〇 9，隨後形成氧 化矽膜或類似著之層間絕緣膜丨〗〇 (圖丨2 ( c ))。 然後藉由光刻術與餘刻而形成接觸孔丨n於源極/汲極 區域1 0 8上（圖1 3 ( a ))。隨後，使用濺鍍方法，阻障金屬膜 形成於接觸孔内部，繼而，使用CVD (Chemical Vap〇r
Deposi tion，化學蒸氣沉積）方法，以w或類似者的金屬膜 填滿接觸孔，藉以形成接觸（未圖示）。 、 近來，為了符合微小化與更高集積度之要求，傾向在 渠溝隔絕區域附近打開接觸孔。自於對準偏移或類似者， 接觸孔可能會形成為重疊於隔絕區域。此外，源'極"及極 區域因電晶體尺寸收縮而傾向具有較淺的接面深度。因 此，接觸與基板間可能產生漏逸之問題，如圖l3(b) 示0
此問題係 面相對於基板 源自於侧壁回 係以受到蝕刻 言之，受到蝕 形成侧壁之氧 度，故侧壁回 之嵌埋絕緣膜 若矽化金屬膜 由渠溝隔絕區域丨02中之嵌埋絕緣狀 表面平面而下降所造成，如圖12(a)所示二 餘步驟：之過度姓刻。一般言之，過 之膜的整個厚度之額外5〇%厚度來實行。換 二厚I?刻時期變得愈長。既然用以 飯必須進行—Λ: n:等等之合理的厚 夕1矣& ^ β時間。因而，隔絕區域中 之頂表面變侍下降至較深的位準。再 形成於源極/及極區域上’則因為移除位於
548703
膜之處…以嵌埋絕緣膜之頂表面更下降 當接觸孔11 1形成重疊於隔絕區域丨02且頂表面位準下 降時’在移除隔絕區域1〇2之表面上的蝕刻防止膜1〇9之 後’接觸孔之底達到比源極/汲極區域丨〇8之接面深度之為 準更深的位準。在移除蝕刻防止膜1 0 9之步驟中下挖夂至深 過源極/汲極區域之接面深度的部112處，接觸與基板間木發 生漏逸。當源極/汲極區域之接面深度設定為形成得較淺x 時’此漏逸變得更可能發生。 更且’藉由在側壁回钱步驟中過度餘刻較長的時間， 曰曰體缺陷變得更容易形成於基板表面上，導致裝置特徵變 差例如漏逸產生。 【發明概述】 有蓉於前述問題，本發明之目的在於提供一種能以高 良率製造具有絕佳特徵的半導體裝置之方法，其中防止隔 絕區域内部之接觸與基板間之前述漏逸發生，或者此外， 藉由抑制在乾蝕刻中電漿對基板表面之損害，成功地防止 由缺陷所造成的前述漏逸之產生。 依據本發明之第一態樣，提供一種半導體裝置之製造 方法，該半導體裝置包含具有一渠溝隔絕構造的一隔絕區 域’遠渠溝隔絕構造包含形成於一半導體基板上之一渠溝 以及埋入該渠溝内之一嵌埋絕緣膜，該製造方法包含下列
第11頁 548703 五、發明說明（5) 形成一閘 的 主 使 體基板 區域； 依 板的主 使 該第二 其間存 藉 絕緣膜 使 動區域 用該閘 上，以 極電極於該半導體基板上相鄰於該隔絕區域 中； 極電極作為遮罩而施加一離子佈植於該半導 形成將用作為一LDD區域的一笛 ' 禾一雜質擴散 序形成一第一 平面之包括該 用该第一絕緣 絕緣膜形成一 有該第一絕緣 由整個表面回 第二側 極電極 進行另一離子佈植， 一第二雜質擴散區域 成一層間絕緣 形成一 用該閘 一離子 形 面上； 以及 絕緣媒與一第二絕緣犋於該半導體基 閘極電極的整個表面上； 膜作為姓刻防止部而進行回蝕，以從 第一側壁於該閘極電極之一側面上， 膜； 钮而钱刻該第—絕緣膜，以從該第一 壁於該閘極電極之該侧面上. 以及該第一與該第二側壁作為遮罩而 以形成將用作為一源極/汲極區域的 膜於該半導體基板的主平面之整個表 形成一接觸孔 一雜質擴散區域上 從該層間絕緣臈之頂表面打開於該第 依據本發明之第二態樣，提供 方法，該半導體裝置包含具有一渠 域，該渠溝隔絕構造包含形成於一 以及埋入該渠溝内之一嵌埋絕緣膜 步驟： 一種半導體裝置之製造 溝隔絕構造的一隔絕區 半導體基板上之一渠溝 ’该製造方法包含下列
第12頁 548703 五、發明說明（6) 形成一閘極電極於該半導體基板上相鄰於該隔絕區域 的一主動區域中； 使用該閘極電極作為遮罩而施加一離子佈植於該半導 體基板上，以形成將用作為一LDD區域的一第一雜質擴散 區域； 依序形成一第一絕緣膜與一第二絕緣膜於該半導體基 板的主平面之包括該閘極電極的整個表面上； 使用該第一/絕緣膜作為蝕刻防止部而進行回蝕，以從 該第二絕緣膜形成一第一側壁於該閘極電極之一側面上， 其間存有該第一絕緣膜； 藉由整個表面回蝕而蝕刻該第一絕緣膜，以從該第一 絕緣膜形成一第二侧壁於該閘極電極之該侧面上； 、使用該閘極電極以及該第一與該第二侧壁作為遮罩而 進行另一離子佈植，以形成將用作為一源極/汲極區域 一第二雜質擴散區域； 形成一第三絕緣膜於該半導體基板的主平面之整個 形成一層間絕緣膜於該第三絕緣膜上；以及 使用該第三絕緣膜作為蝕刻防止部而選擇性蝕刻該層 =絕緣膜’以暴露出該第三絕緣膜，然後，選擇性蚀刻該 =二絕緣膜，藉以從該層間絕緣膜之頂表面形成一接 達到該第二雜質擴散區域。 、依據本發明之第三態樣，提供一種半導體裝置之製造 去及半導體裝置包含具有一渠溝隔絕構造的一隔絕區
548703 五、發明說明（7) 域，該渠溝隔絕構造包含形成於一半導體基板上之一渠溝 以及埋入該渠溝内之一嵌娌絕緣膜，該製造方法包含下列 步驟： 形成一閘極電極於該半導體基板上相鄰於該隔絕區域 的一主動區域中； 使用該閘極電極作為遮罩而施加一離子佈植於該半導 體基板上，以形成將用作為一LDD區域的一第一雜質擴散 區域； 依序形成一第一絕緣膜與一第二絕緣膜於該半導體基 板的主平面之包括該閘極電極的整個表面上； 使用該第一絕緣膜作為蝕刻防止部而進行回蝕，以從 该第二絕緣膜形成一第一側壁於該閘極電極之一側面上， 其間存有該第一絕緣膜； 形成一阻膜，將其圖案化以覆蓋該隔絕區域； 使用忒阻膜作為遮罩藉由整個表面回蝕而蝕刻該第一 絕緣膜，藉以從該第一絕鏠瞪浓少 唆 ,t ^ ^ 緣膜形成一第二側壁於該閘極電 極之側面上以及從該第一頌鏠瞪枥氺 _ ^ ^ 麁从_ ^ 、毛緣膜形成一渠溝隔絕覆蓋膜以 覆蓋該隔絕區域； 使用該閘極電極以及續筮—纺？ #结 進行另-離子佈植，以=用第二侧壁作為遮罩而 -第二雜質擴Γ區域成將用作為一源極/汲極區域的 面上形ί:層間絕緣膜於該半導體基板的主平面之整個表 在該渠溝隔絕覆蓋膜作用為蝕刻防止部之條件下選擇 ΙΗ1 第14頁 548703 五、發明說明（8) 性蝕刻該層間絕緣膜，藉以從該層間絕緣膜之頂表面形成 一接觸孔達到該第二雜質擴散區域。 依據本發明之第四態樣，提供如第一、第二、或第三 態樣之半導體裝置之製造方法，其中該第二絕緣膜係由蝕 刻速率實質上相同於該嵌埋絕緣膜的一材料所形成。 依據本發明之第五態樣，提供如第二態樣之半導體裝 置之製造方法，其中該第二絕緣膜與該嵌埋絕緣膜皆由氧 化矽膜所形成，/而該第一絕緣膜與該第三絕緣膜皆由氮化 矽膜所形成。 依據本發明之第六態樣，提供如第一或第三態樣之半 導體裝置之製造方法，其中該第二絕緣膜與該嵌埋絕緣膜 皆由氧化矽膜所形成，而該第一絕緣膜由氮化矽膜所形 成。 依據本發明之第七態樣，提供如第一至第六態樣中之 任一態樣之半導體裝置之製造方法，更包含一步驟：形成 一下方絕緣膜於該半導體基板的主平面之包括該閘極電極 的整個表面上， 其中該第一絕緣膜係於該下方絕緣膜形成之後才形 成。 依據本發明之第八態樣，提供如第七態樣之半導體裝 置之製造方法，其中，在進行整個表面回蝕以形成該第二 側壁中，該下方絕緣膜與該第一絕緣膜一起被蝕刻，且該 閘極電極之頂表面與該基板之頂表面暴露*，藉以從該下 方絕緣膜形成一第三侧壁於該閘極電極之侧面上。
第15頁 548703
五、發明說明（9) 依據本發明之第九態樣，提供如第八態樣之半導體f 置之製造方法，其中，在形成該第二雜質擴散區域中，^ 一通道防止膜至少形成於該主動區域中之後，使用該閑極 電極以及該第一、該第二、與該第三侧壁作為遮罩，藉著 經由該通道防止膜施加離子佈植而形成一第二雜質擴^ ^ 域。 、欣區 依據本發明之第十態樣，提供如第七態樣之半導體 置之製造方法，身中，在進行整個表面回蝕以形成該第二
側壁中，該第一絕緣膜係以得保留該下方絕緣膜之方 a 飿刻；且 八又 猎耆經由該下……_______。w雕丁 γ 源極/汲極區域的一第二雜質擴散區域。 依明之第十一態樣’提供如第十態樣之半導 '置之^方法，其中一通道防止膜形成於該下方 ，且错者經由該下方絕緣膜與該通道防止膜施加離子 域而形成將作為一源極"及極區域的該第二雜質擴散區 依據本發明之第十二態樣， 中任一態樣之半導體裝置之製 ς •苐十一態樣 膜形成之後但在該第二絕緣以法：其！在該下方絕緣 第-雜質擴散區域之離子佈植：之刖·r仃用以形成該 中任：態樣’提供如第-至第十二態樣 膜刑忐：德徊乂兮笛、置之製造方法’其中在該第-絕緣 膜升/成之後仁在该第二絕緣膜形成之前，實行用以形成該
第16頁 548703 五、發明說明(ίο) 第一雜質擴散區域之離子佈植。 依據本發明之第十四態樣，提供如第一至第十三態樣 之半導體裝置之製造方法，其中該接觸孔形成為部分延伸 至該第二雜質擴散區域與該隔絕區域。 依據本發明之第十五態樣，提供一種半導體裝置之製 造方法，該半導體裝置包含具有一渠溝隔絕構造的一隔絕 區域，該渠溝隔絕構造包含形成於一半導體基板上之一渠 溝以及埋入該渠j冓内之一嵌埋絕緣膜，該製造方法包含下 列步驟： 形成一閘極電極於該半導體基板上相鄰於該隔絕區域 的一主動區域中； 使用該閘極電極作為遮罩而施加一離子佈植於該半導 體基板上，以形成將用作為一LDD區域的一第一雜質擴散 區域， 形成一第一絕緣膜於該半導體基板上； 進行整個表面回蝕以從該第一絕緣膜形成一側壁於該 閘極電極之一側面上； 使用該閘極電極與該側壁作為遮罩而進行另一離子佈 植，以形成將作為一源極/汲極區域的一第二雜質擴散區 域； 形成一第二絕緣膜於該半導體基板的主平面之整個表 面上； 形成一阻膜，將其圖案化以覆蓋該隔、絕區域； 蝕刻該第二絕緣膜，使用該阻膜作為遮罩，藉以從該
第17頁 548703 五、發明說明（11) 第一絕緣膜形成一渠溝隔絕覆蓋膜以覆蓋該隔絕區域；
形成一層間絕緣膜於該半導體基板之主平面之整個表 面上；以及 I w I 在該渠溝隔絕覆蓋膜作用為蝕刻防止部之條件選 性蚀刻該層間絕緣臈，藉 = 、 一柢讎：^丨一# 精以伙該層間絕緣膜之頂表面形成 接觸孔達到該第二雜質擴散區域。 依據本發明之第十六態樣，提供一種半導體裝置製 $方法：該半導ϋ裝置包含具有一渠溝隔絕構 =域，该渠溝隔絕構造包含形成於一半導體基板上之一渠 列=埋入該渠溝内之一喪埋絕緣膜，該製造方法包含ΐ 的電極於該半導艘基板上相鄰於該隔絕區域 使用該閘極電極作為遮罩而施加一離子佈植 :广’以形成將用作為一 LDD區域的_第一雜二半， 形成一第一絕緣膜於該半導體基板上. 形成一阻膜，將其圖案化以覆蓋該隔絕區域； 使用該阻膜作為遮罩而回蝕該第一絕緣膜，難 第一絕緣膜形成一渠溝隔絕覆蓋臈以蓋兮隔胃以從該 隨著形成一側壁於該閘極電極之一側面上了隔，，邑區域，伴 使用該閘極電極與該側壁作為遮罩而進 植’以形成將作為一源極/汲極 離子佈 域； 枣一雜質擴散區
第18頁 548703 一接觸 據本發 導體裝 質上相 據本發 七態樣 嵌埋絕 矽膜所 據本發 一態樣 通道防 施加離 據本發 一態樣 部份延 據本發 法，該 成一第二絕緣膜於該半導體基板的主平面之整個'表 成一層間絕緣膜於該半導體基板的主平面之整個表 以及 用該第 膜，以 緣膜與 五、發明說明（12) 形 面上； 形 面上； 使 間絕緣 第二絕 面形成 依 樣之半 速率實 依 或第十 膜與該 由氮化 依 樣中任 形成一 防止膜 依 樣中任 形成為 依 製造方 二絕緣膜作 暴露出該第 該通道防止 孔龙到該第 明之第十七 置之製造方 同於該嵌埋 明之第十八 之半導體裝 緣膜皆由氧 形成。 明之第十九 之半導體裝 止膜至少於 子佈植以形 明之第二十 之半導體裝 伸至該第二 明之第二十 半導體裝置 為蝕刻防止 二絕緣膜， 膜，藉以從 二雜質擴散 態樣，提供 法，其中該 絕緣膜的一 態樣，提供 置之製造方 化石夕膜所形 態樣， 置之製 該主動 成該第 態樣， 置之製 雜質擴 一態樣 包含具 部而選擇性蚀刻該廣 然後，選擇性蝕刻該 該層間絕緣膜之頂表 區域。 如第十五或第十六態 _ 第二絕緣膜係由蝕刻 材料所形成。 如第十五、第十六、 法，其中該第一絕緣 成，而該第二絕緣膜 提供如第十五至第十八態 迨方法，更包含一步驟： 區域中，其中經由該通道 二雜質擴散區域。 ^供如第十五至第十九態 造方法，其中該接觸孔係 散區域與該隔絕區域。 ’提供一種半導體裝置之 有一渠溝隔絕構造的一隔
548703 五、發明說明（13) 絕區域，該渠溝隔絕構造包含形成於一 渠溝以及埋入該渠溝内之—嵌緣+ =基板上之一 下列步驟： 緣膜，該製造方法包含 形成一絕緣膜於該半導體美 上； 千等體基板的主平面之整個表面 形成一阻膜，將其圖案化以覆 邑 使用該阻膜作為遮罩而韻刻該絕緣：、:邑】域，· 絕緣渠Ϊ隔則蓋•，以覆蓋該隔絕區：◎成從該 面上=層間絕緣膜於該半導體基板的主平面之整個表 在該渠溝隔絕覆蓋作用為蝕 絕緣膜，藉以從該層間絕ΐ膜性 接觸孔達到一雜質擴散區域。 面形成一 、依據本發明之第二十二態樣，提供如 ，體裝置之製造方法，其中該嵌埋絕緣膜:氧:2之 形成，而該絕緣膜由氮化石夕膜所形成。、 石夕膜所 α依據本發明之第二十三態樣，提供如第一至宽一 態樣中任一態樣之半導體裝置之製造方法， 二十二 ::係由蚀刻速率實質上相同於該嵌埋絕緣膜的：‘：:; $本發明+，當接觸孔形成為重叠於渠溝隔絕 止或抑制渠溝内的嵌埋絕緣膜之頂表面位準下降，且”方 功地防止接觸與基板間之漏逸。所以， 古可成 徵與高良率之半導體裝置。 ？良特 第20頁 548703
五、發明說明（14) 在本發明之第一至第三態 钱刻防止膜形成於基板之·包括 有效地抑制渠溝内的喪埋絕緣 然防止膜在形成第一侧壁之步 絕緣膜之過度蝕刻，故渠溝隔 南。因此理由，當接觸孔形成 接觸孔之底不會達到渠溝隔絕 止膜在形成第一侧壁之步騍中 境’且抑制電漿對於基板表面 P曰所造成的漏逸。 在本發明之第三、第十五 成層間絕緣膜之步驟之前先形 有效地防止接觸孔達到渠溝隔 孔形成為重疊於渠溝隔絕區域 的覆蓋膜保護隔絕區域，作用 止渠溝隔絕内的嵌埋絕緣膜下 在本發明之第十六態樣中 驟之前先形成覆蓋膜於隔絕區 達到渠溝隔絕内之更深的位準 埋絕緣膜不被蝕刻且渠溝隔絕 南，故當接觸孔形成為重疊於 底不會達到渠溝隔絕内之更深 ^隔絕上方的覆蓋膜可於形成 蓋膜形成之進行係簡單且便利 樣中，用以形成第一側壁之 隔絕區域的整個表面上方 膜之頂表面位準之下降。既 驟中防止隔絕區域内的嵌埋 絶區域之頂表面位準維持為 為重疊於渠溝隔絕區域時了 内之更深的位準。再者]防 防止基板表面暴露至電漿譬 之損害。因此，亦抑制由缺 、、與第二十一態樣中，在形 成覆蓋膜於隔絕區域上方， 絕内之更深的位準。當接觸 時，位於渠溝隔絕區域上方 如蝕刻防止膜，因此，可 降。 ，在用以形成侧壁之回蚀步 域上方，有效地防止接觸孔 。既然渠溝隔絕區域内的嵌 區域内的頂表面位準形成為 渠溝隔絕區域時，接觸孔之 的位準。更且，因為位於渠 侧壁之步驟中形成，所以覆 ，無須成長另一膜之額外步
第21頁 548703 五、發明說明（15) 驟，導致製造成本降低。 【較佳實施例之詳細說明】 下文將說明本發明之較佳實施例。 ϋ 一實施例 參照圖示，詳細說明本發明之第一實施例。圖1至圖3 係顯示具有LDD構造的MOS電晶體之製造方法之步驟之一系 列示意剖面圖。- 首先’在半導體基板1之預定的區域中，藉由已知方 法形成渠溝隔絕區域，其中埋入氧化石夕膜。 在石夕基板1上’厚度從2 nm至1 5 nm的熱氧化膜之閘極 絕緣體（未圖示）形成，繼而，厚度從1〇〇 nm至2〇〇 nm之摻 雜的多晶矽膜形成於閘極絕緣體上。藉由藉由光刻術與蝕 刻圖案化此多晶矽膜，形成閘極電極4(圖丨（a))。此際， 藉由濺鍍矽化金屬膜例如矽化鎢膜於摻雜的多晶矽膜上且 沉積絕緣膜例如氧化矽膜於矽化金屬膜上，可形成矽化金 屬膜與包覆絕緣膜於閘極電極上，隨後實行圖案化。 接著，使用閘極電極4作為遮罩，在導電型態相反於 基板、加速能量從5 keV至50 keV、且劑量從1 x 10i2/cm2 至5 x LOiVcf等等之條件下進行用以形成L])D區域5之離 子佈植（圖1(b)) 型LDD區域係藉由使用硼（B)或之雜 質而形成，、然而η型LDD區域係藉由使用磷（p)或砷（As)之 雜質而形成。請注意用以形成LDD區域5之離子佈植可在後 續步驟中氧化矽膜21沉積於基板表面上之後。甚至亦可在
548703 五、發明說明（16) ^化石夕膜21與氮化石夕膜22形成之後，.進行用以⑽ 域5之離子佈植。 ·. ^ 描，藉由CVD方法形成厚度從5 至10㈣的氧化矽 、乂匕括有閘極電極4的整個表面上方基板，且厚度從5 η:、厂广的氮化石夕膜22沉積於其上。然後，藉由CVD方法 nm至細nm的氧化矽膜6於基板之整個表面 氣化H ) °舉例而言’氧切膜21、氮切膜22、與 夕膜6之厚度可分別設定為1〇 nm、1〇 鱼 nm ° u 性餘氮化石夕膜22作為蚀刻防止部，施加非等向 Π:34氧化石夕膜6，且形成侧壁6a於間極電極之侧 繼而ΐ田膜21 8與氮化石夕膜…皆位於其間（圖2(a))。 氧夕膜21，以露出閑極電極4與石夕基板兩 者之頂表面 '结果，在閘極電極4之 ：：= 化矽臈21β、氮化矽膜22a、與氧化矽/ 狀膜之側壁6b(圖2(b))。相較於=序=疊成的層 厚度的厚氧化矽膜所組成的侧壁=由過度蝕刻大量 刻中止於氮化石夕膜22上=务因/厚氧化補之钱 薄膜之過度颠刻厚度小到=;=22與氧化補1之 部的歲埋氧化膜之頂表二：;：隔=域2之渠溝内、 侧壁之乾蝕刻步驟中基板表 =t在形成 更縮短，“出較小量的過度兹刻時間變得 表面之損宝。 又降低電漿對於基板
第23頁 548703 五、發明說明（17) 請注意氧化矽膜21用以防止倘若氮化矽膜22直接形成 ，基板上所可能產生的界面能階。然而，在閘極蝕刻之後 乳化矽，之閘極絕緣體存留於整個基板表面上之情況中， 或者在氮化矽膜22由不會與基板產生界面能階且可在氧化 矽膜6之回蝕步驟中作為蝕刻防止部之絕緣膜所替代之情 況中’可移除氧化石夕膜2 1。 一更且，可在形成層狀侧壁中移除氮化矽膜2 2之後留下 氧化矽膜21於整個基板表面上。在此情況中， 後續離子佈植步料之通道防止膜，以形成源極/沒極乍區為 域。亦可在氮化矽膜22移除之後形成額外的絕緣膜例如 化矽膜於氧化矽膜21上，作為離子佈植之通道防止膜。葬 膜21於整個基板表面上’基板表面變成“ 7於乾蝕刻中之電聚環境，使得基板表面上所產生的晶 缺陷小。 接著，為了在用以形成源極/汲極區域的後續離子 植步驟中防止通道，形成厚度從5 nm至3〇 η 或類似者之通道防止膜卜然而，倘若可採取另外的= 通道之策略，則得移除通道防止膜7。繼而’經由通道防 止膜7，用以形成源極/汲極區域8的離子佈植於 相反於基板、加速能量從5 ^¥至6〇 keV、以 等等之條件下實行（圖2(cf)里 源極//及極區域係藉由使用蝴⑻或Eh的雜質而形成，然 而η型源極/汲極區域係藉由使用磷⑺或砷(As)的雜質‘、而 形成。侧壁6a用作為遮罩以形成LDD區域5a於侧壁6
548703 五、發明說明（18) 方。以此方式，形成I η η操、生 ^ r- ^ ^ ^ ^ ^ ^ 4 構坆，其中LDD區域之低雜質濃度 區域源極/、及極區域之高雜質濃度區域附近。在用以 形成源極/ >及極區域8的離早你姑 .. 。 佈植之後，藉由進行於80〇 C 至1 0 0 0 C寺等之熱處理活化雜皙、店k _ ,,地工 深度變成大約u "m至0.2?m等：極"及極區域之接面 ::f ϊ ΐ形成於源極/汲極區域8與閘極電極4 上。形成矽化金屬膜之例子如下。 首先’進行濕蝕刻以移除通道 閘極電極兩者之頂表面。在渠溝隔 層之上部亦受到蝕刻。 防止膜7且暴露基板與 絕區域2内的嵌埋絕緣 ，而，因為所採用的用以移除薄通道防止膜7之過度 蝕刻為1、量厚度，所以渠溝隔絕表面之下降較小。 第:，藉由濺鍍方法形成c〇或類似者之金屬膜於基板 2個表面上。然後施加6()(rc至8G(rc等等之熱處理以使 金屬膜與閘極電極中之多晶石夕以及源極/汲極區域中之石夕 :生父互作用’且僅於矽表面上轉化成矽化金屬膜。絕緣 體例如渠溝隔絕區域之表面上的金屬與侧壁未發生反應， 藉由濕㈣將之移除。結果，⑦化金屬㈣自對準地形成 於閘極電極與源極/汲極區域兩者上。在包覆絕緣層設於 閘極電，上之情況中，無矽化金屬臈形成於閉極電極上。 接著，厚度從10 nm至100 nm等等的氮化矽膜之蝕刻 防止膜9形成於基板之整個表面上，然後形成厚度從3〇〇 μ至1 0 00 nm等等的氧化矽膜或類似者之層間絕緣膜u 548703
接者，精由光刻術與非望a ^ 極/没極區域8上（圖3(b))M迄向，^刻广開接觸孔11於源 處，然後回復以移除防止膜^亭止於防止膜9 m 士、4·上 騰9興通道防止膜7。隨後，使用 =方法或滅鑛方法，形成阻障金屬膜於 藉著W或類似者之金屬膜填滿接觸孔、， 籍以形成接觸（未圖示）。
:前f方法中’在渠溝隔絕區域2内的嵌埋氧化膜之 :表面ί準於侧壁形成步驟中維持為高（圖2⑷與(b))。 因而^接觸孔形成為重疊於渠溝隔絕區域2時防止接觸 孔之底達到低於源極/沒極區域之接面深度，因此可防止 接觸與基板間之漏逸。 篇二實施例 圖4至圖5係顯示依據本發明製造方法之第二實施例之 步驟之-系列示意剖面_。迄今，圖4(a)與圖2(a)顯示相 同的圖。圖4 (a)所示的構造以相似於圖丨（a)至圖2( a)所示 的步驟而形成。 圖4(b)顯示阻膜31形成於氮化矽膜22上以覆蓋渠溝隔 絕區域2上方的區域。阻膜3 1之圖案相同於渠溝隔絕區域 之圖案。因此，在圖案化阻膜31中，可使用相同於渠溝隔 絕區域圖案化中所用的遮罩。 繼而，藉由非等向性蝕刻進行側壁之形成，以移除氮 化石夕膜22與氧化矽膜21且暴露閘極電極4與矽基板兩者之 頂表面。結果，由氧化矽膜21a、氮化矽膜22a、與氧化矽 膜6a所組成的侧壁6b之層狀膜形成於閘極電極4之侧面
第26頁 548703 五、發明說明（20) 二因相同於第一實施例所說明的理由，電漿對於基板表 損害更多地降低，亦即，厚氧化矽膜6之蝕刻停止於 m膜22上且氮切膜22與氧切膜21之薄膜之過度截 為小。請注意氧切膜21b與氮切膜22b存留於 賴下方，防止在侧壁形成步驟中渠溝隔絕區域2内的 氧化矽膜之蝕刻。 接著，在移除阻膜31之後，厚度從5⑽至“ μ等等 2:2矽膜7形成’以作為在後續用以形成源極/汲極區域 :離子佈植步驟中之通道防止膜。然#，倘若可採用另外 =防士通道策略’則得移除氧化石夕膜7。繼而，卩相同於 第二=施例之方法，經由氧化矽膜7施加離子佈植，以使 農度雜質形成源極/没極區域8 ’隨後進行熱處理以啟 勁源極/汲極區域（圖5 (a ))。 更且，矽化金屬膜可以相同於第一實施例之方 於源極^沒極區域與閘極電極兩者之頂表面上。 、接著，在厚度從300⑽至^“ nm等等的氧化矽膜或 =似者之層間絕緣膜1 〇形成之後，藉由光刻術與非等向性 告刻打開接觸孔1 1於源極/汲極區域8上（圖5 ( b ))。迄今， 當接，孔形成為重疊於渠溝隔絕區域2時，接觸蝕刻停止 於覆蓋渠溝隔絕區域的氮化矽膜22b上。因此，防止接觸 2之底達到低於渠溝隔絕區域内的源極/汲極區域之接面 沬度二再者，可形成層間絕緣膜1 0，無須第一實施例所述 的另一蝕刻防止膜例如氮化矽膜9，導致膜成長步驟之數 目降低且促進製造成本之削減。
548703
隨後，使用CVD方法或濺鍍方法，1 接觸孔11内，且使用CVD方..法使接觸^ P早金屬膜於 屬膜，藉以形成接觸（未圖示）。 填滿w或類似者之金 在第一貫施例中，在側壁形成步驟一 的氣化㈣幾乎不受_，且渠溝隔⑽mm内 化膜之頂表面位準一點也不會下降。因而， '里乳
源極/沒極區域之接面深度的裝置中，接觸與ϋ較淺的 逸比渠溝隔絕區域2内的敌埋氧化膜之頂表面ς準^侧 壁形成之乾蝕刻處理稍微降低的第一實施例更加改良。換 言之，第二實施例適合於更細微的裝置。 '。、 第三實施例 圖6至圖8係顯示依據本發明製造方法之第三實施例之 步驟之一系列示意剖面圖。 如圖6(a)所示’藉由已知方法形成埋有氧化石夕膜的渠 溝隔絕區域於石夕基板1上’隨後熱氧化膜之閘極絕緣體（未 圖示）與摻雜的多晶矽層形成且藉由圖案化多晶石夕膜形成 閘極電極4。
接著，以相同於第一實施例之方式，使用閘極電極4 作為遮罩，進行低雜質濃度且導電型態相反於基板的離子 佈植，以形成LDD區域5(圖6(b))。 接著，在基板之整個表面上方，藉由CVD方法形成厚 度從50 nm至20 0 nm的氧化矽膜6，以覆蓋閘極電極4(圖 6(c))，然後，藉由回蝕此氧化矽膜6，侧壁6a形成於閘極 電極4之側面上（圖Ή a))。此回蝕之實行係藉由施加非等
548703 五、發明說明（22) 向性蝕刻於氧化矽膜6上，以暴露出閘極電極4與矽基板1 兩者的頂表面。 接著’形成厚度從5 nm至30 nm的氧化矽膜或類似者 之通道防止膜7，以在後續用以形成源極/汲極區域的離子 佈植步驟防止通道。然而，倘若可採取另外的防止通道策 略’則可移除此通道防止膜7。繼而，以相同於第一實施 例之方式，經由此通道防止膜7施加離子佈植，以高雜質 /辰度形成源極/承極區域8，隨後進行熱處理以活化源極/ 汲極區域（圖7 (b ))。可以相同於第一實施例之方式形成矽 化金屬膜於源極/汲極區域與閘極電極兩者上。 接著，形成厚度從1 〇 nm至1 00 nm的氮化矽膜之姓刻 防止膜9於基板之整個表面上（圖7(c))。 阻膜41形成於氮化矽膜9上以霜貧退番
隨後，藉著阻膜41實行乾蝕 化矽膜7且暴露出閘極電極4與矽 後，移除阻膜41。結果，僅氯'化 &渠溝隔絕區Μ夕主工，/ 隨後，藉著阻膜41實行乾蝕刻以 订乾姓刻以移除氮化石夕膜g與氧 &4與矽基板兩者之頂表面，然 僅氣彳h石々胺7 q伽客a 一一 .
一移除氮化矽膜9。在此 主乾蝕刻中之電漿環境，使得 隨後，阻 '渠溝隔絕區域之表面上（ =氧化矽膜7而留下氧化矽 一
nm專等的氧化石夕膜 表面之損害。 nm 至1〇〇〇 nm 548703
、者之層間絕緣膜1 〇 ’隨後藉由光刻術盥非等向性飾 極極區域8上二 Μ π μ认@二重疊於渠溝隔絕區域2時，用於接觸孔的蝕 Α ^ '蓋渠溝隔絕區域的氮化矽膜9a上。因此，防止 t之底達到低於渠溝隔絕區域内的源極/汲極區域之 接面=度，且防止接觸與基板間之漏逸。 技_ Ρ：?ι後’使用CVD方法或濺鍍方法，形成阻障金屬膜於 内，然後，使用CVD方法，藉著W或類似者之金屬 臈真滿接觸孔，藉以形成接觸（未圖示）。
+ <圖9與/1〇係顯示依據本發明製造方法之第四實施例之 步驟之一系列示意剖面圖。請注意圖9(&)相同於圖。 圖9 (a)所示的構造係以相同於第三實施例之圖6(a)至圖 6 (c)所示的步驟而形成。 么。圖9(b)顯示阻膜51形成於氧化矽膜6上以覆蓋渠溝隔 =區域2上方的區域（圖9(b))。阻膜51之圖案相同於渠溝 隔絕區域之圖案。因此，在圖案化阻膜5丨中，可使用相同 於渠溝隔絕區域圖案化中所用的遮罩。
^ 接著’藉由非等向性蝕刻回蝕氧化矽膜6，藉以形成 ^化石夕之側壁6a於閘極電極4之側面上（圖9(c))。請注意 渠溝隔絕區域上方的氧化矽膜6(：因為阻膜51而不受蝕刻， 防止渠溝隔絕區域2内的嵌埋氧化膜之頂表面位準下降。 在移除阻膜51之後，形成厚度從5 nm至30 nm的氧化 石夕膜之通道防止膜7，以在後續用於形成源極/汲極區域的
第30頁 548703 五、發明說明（24) 離=佈植步驟中防止通道（圖1〇(a))。隨後，在相同於第 一實施例之，件下，經由此通道防止膜7施加離子佈植， 且藉以形成咼雜質濃度的源極/汲極區域8。然後實行熱斤 理以活化源極/没極區域8。可以相同於第—實施例之^ 形成矽化金屬膜於源極/汲極區域8與閘極電極4兩者上。工 明庄μ倘若可採取另外的防止通道策略，則可移除 化石夕膜7。在此情況中，用於形成源極/汲極區域 植步驟係於氧化，膜6之回蚀後立即進行，且隨後進行阻佈 膜51之f除與用於活化源極/汲極區域的熱處理。 接著，形成厚度從10 nm至1〇〇 nm等等的氮化矽膜 蝕刻止膜9於基板之整個表面上方（圖i〇(b)) 隨後，形成氧化矽膜或類似者之層間絕緣膜1〇， ==非等向性触刻以相同於第一實施例之方式打： ί = :ϊ極"及極區域8上(圖10(c))。請注意當接觸 形成為重噎於渠溝隔絕區域2時，用於接觸孔的蝕 :渠溝隔絕區域2之頂表面上方的氮化矽膜9上。了 4 =區域之表面上方已經在侧壁形成中形成有足夠厚^ ^膜，所以防止接觸孔之底達到低於渠溝隔絕 :源極"及極區域之接面深度，I防止接觸與基板間之： 接觸1使用CVD方法或減鑛方法’形成阻障金屬膜於 孔11内，且藉著1或類似者之金屬膜填滿接觸孔， 以形成接觸（未圖示）。 籍
548703 據本發明 一系列示 據本發明 驟之一系 據本發明 驟之一系 據本發明 一系列示 據本發明 驟之一系 據本發明 一系列示 據本發明 驟之一系 據本發明 驟之一系 據本發明 一系列示 依據本發 步驟之一 習知的半 置之製造 置之製造 圖。 置之製造 圖。 置之製造 置之製造 圖。 置之製造 置之製造 圖。 置之製造 圖。 置之製造 裝置之製 面圖。 製造方法 圖式簡單說明 圖1 (a)至1 ( c)係顯示依 方法之第一實施例之步驟之 圖2 ( a )至2 ( c)係顯示依 方法之第一實施例之更多步 圖3(a)與3(b)係顯示依 方法之第一實施例之更多步 圖4(a)至4(c)係顯示依 方法之第二實施;[列之步驟之 圖5(a)與5(b)係顯示依 方法之第二實施例之更多步 圖6(a)至6(c)係顯示依 方法之第三實施例之步驟之 圖7(a)至7(c)係顯示依 方法之第三實施例之更多步 圖8(a)至8(c)係顯示依 方法之第三實施例之更多步 圖9(a)至9(c)係顯示依 方法之第四實施例之步驟之 圖10(a)至1 0(c)係顯示 造方法之第四實施例之更多 圖11(a)至1 1(c)係顯示 之步驟之一系列示意剖面圖 圖12(a)至1 2(c)係顯示 之更多步驟之一系列示意剖 之半導體裝 意剖面圖。 之半導體裝 列示意剖面 之半導體裝 列示意剖面 之半導體裝 意剖面圖。 之半導體裝 列示意剖面 之半導體裝 意剖面圖。 之半導體裝 列示意剖面 之半導體裝 列示意剖面 之半導體裝 意剖面圖。 明之半導體 系列示意剖 導體裝置之 習知的半導體裝置之製造方法 面圖 。
第32頁 548703 圖式簡單說明 圖13(a)與1 3(b)係一對示意剖面圖，各顯示藉由習知 的半導體裝置之製造方法形成接觸孔後之狀態。 【符號說明】 1 $夕基板 2 隔絕區域 4 閘極電極 5 LDD區域 5a LDD區域 6 氧化矽膜 6a 侧壁 6b 側壁 6c 氧化矽膜 7 通道防止膜 7a 氧化矽膜 8 源極/汲極區域 9 蝕刻防止膜 9a 氮化矽膜 10 層間絕緣膜 11 接觸孔 21 氧化矽膜 21a 氧化矽膜 21b 氧化秒膜 22 氮化矽膜
第33頁 548703 圖式簡單說明 22a 氮化$夕膜 22b 氮化矽膜 31 阻膜 41 阻膜 51 阻膜 101 矽基板 102 隔絕區域 104 閘極電極/ 105 LDD區域 105a LDD區域 106 氧化矽膜 106a 側壁 107 通道防止膜 108 源極/ >及極區 109 蝕刻防止膜 110 層間絕緣膜 111 接觸孔 112 深過源極/汲
第34頁

Claims (1)

  1. 548703
    六、申請專利範圍 1 · 一種半導體裝置之製诰太 一渠溝隔絕構造的一隔絕區找 μ半導體裝置包含具有 於-半導體基板上之一渠；=:亥渠溝隔絕構造包含形成 緣膜，該製造方法包含下、列^埋人該渠溝内之—嵌埋絕 M tSr:?電極於该半導體基板上相鄰於該隔絕區域 的一主動區域中； ％
    使用該閘極電極作為遮罩，而施加一離子佈植於該半 導體基板上，以，成將用作為一輕摻雜汲極（LDD)區域的 一第一雜質擴散區域； 第二絕緣膜於該半導體基 整個表面上； 板 該 其 依序形成一第一絕緣膜與一 的主平面之包括該閘極電極的 使用該第一絕緣膜作為蝕刻防止部而進行回蝕，以從 第二絕緣膜形成一第一側壁於該閘極電極之一側面上， 間存有該第一絕緣膜； 藉由整個表面回蝕而蝕刻該第一絕緣膜，以從該第一 絕緣膜形成一第二侧壁於該閘極電極之該侧面上； 使用該閘極電極以及該第一與該第二侧壁作為遮罩而 進行另一離子佈植，以形成將用作為一源極/汲極區域的 一第二雜質擴散區域； 形成一層間絕緣膜於該半導體基板的主平面之整個表 面上；以及 形成一接觸孔，從該層間絕緣膜之頂表面打開於該第 二雜質擴散區域上。
    第35頁 548703 六、申請專利範圍 2· —種半導體裝置之製造方法，該半導體裝置包含具有 一渠溝隔絕構造的一隔絕區域，該渠溝隔絕構造包含形成 於一半導體基板上之一渠溝以及埋入該渠溝内之一嵌埋絕 緣膜，該製造方法包含下列步驟： 形成一閉極電極於該半導體基板上相鄰於該隔絕區域 的一主動區威中； 使用該閘極電極作為遮罩，而施加一離子佈植於該半 導體基板上’以,成將用作為一輕摻雜汲極（LDD)區域的 一第一雜質擴散區域； 依序形成一第一絕緣膜與一第二絕緣膜於該半導體基 板的主平面之包括該閘極電極的整個表面上； 使用§亥第一絕緣膜作為餘刻防止部而進行回蚀，以從 该第二絕緣膜形成一第一側壁於該閘極電極之一侧面上， 其間存有該第一絕緣膜； 藉由整個表面回蝕而蝕刻該第一絕緣膜，以從該第一 絕緣膜形成一第二側壁於該閘極電極之該侧面上； …使用該閘極電極以及該第一與該第二側壁作為遮罩而 _ 5 :另a :子佈植’以形成將用作為-源極/汲極區域的 一第一雜質擴散區域； 形成一第三絕緣膜於該半導體基板的主平面之整個表 面， 形成 >一層間絕緣膜於該第三絕緣膜上；以及 鬥紹5:忒第二絕緣膜作為蝕刻防止部而選擇性蝕刻該層 ' 、以暴路出该第二絕緣膜，然後，選擇性蝕刻該
    第36頁 5487〇3
    第三絕緣膜，藉以從該層間絕緣膜 達於該第/二雜質擴散區域 之頂表面形成一接觸孔 丄一種.半導體裝置之製造方法，該半導體裝置包含具有 —渠溝隔絕構造的一隔絕區域，該渠溝隔絕構造包含形成 '半導體基板上之渠溝以及埋入該渠溝内之一嵌埋絕 緣膜’該製造方法包含下列步驟： 形成一閘極;t極於該半導體基板上相鄰於該隔絕區域 的一主動區威中； 、使用忒閘極電極作為遮罩，而施加一離子佈植於該半 導體基板上，以形成將用作為一輕摻雜汲極（LDD)區域的 一第一雜質擴散區域； 依序形成一第一絕緣膜與一第二絕緣膜於該半導體基 板的主平面之包括該閘極電極的整個表面上·， 使用該第一絕緣膜作為蝕刻防止部而進行回蝕，以從 該第二絕緣膜形成一第一側壁於該閘 其間存有該第一絕緣膜； 1J 形成一阻膜，將其圖案化以覆蓋兮 使用該阻膜作為遮罩，藉由整=隔、、、邑區域， -絕緣膜，藉以從該第一絕緣膜形：表：回餘而触刻該第 電極之側面上以及從該第一絕緣媒第二侧壁於該，極 以覆蓋該隔絕區域； 、/成一渠溝隔絕覆蓋膜 使用該閘極電極以及該第一鱼 而推耔s /籬早欲括 , >、邊第二側壁作為遮罩， 而進仃另一離子佈植，以形成將用 、1 / 作為一源極/汲極區域
    548703 六、申請專利範圍 的一第二雜質擴散區域； 形成一層間絕緣臈於該半導體基板的主平面之 面上；以及 1U ^ 在該渠溝隔絕覆蓋膜作用為蝕刻防止部之條件下 性蝕刻該層間絕緣膜，藉以從該層間絕緣膜/释 一接觸孔達到該第二雜質擴散區域。 $成 4造太如/請專利缚圍第1、第2、或第3項之半導體裝置之製 山/ ，其中該第二絕緣膜係由蝕刻速率實質上相同於 甘欠埋絕緣膜的一材料所形成。 、μ t々如申請專利範圍第2項之半導體裝置之製造方法，其中 ^ f二絕緣膜與該嵌埋絕緣膜皆由氧化矽膜所形成，而該 、、邑緣膜與該第三絕緣膜皆由氮化石夕膜所形成。 6.法成 形 所 膜 化 氧 由 皆 〇 膜成 緣形 絕所 埋膜 :嵌矽 t該化 或與氮 1膜由 第 U 緣M 圍 j > t絕緣 U一一絕Μ ^ - 專‘ 」該第 申 卩其而 方 造 製 之 置 裝 體 導 半 之 項 造如申請專利範圍第1、第2、或第3項之半導體裝置之製 f方去’更包含一步驟：形成一下方絕緣膜於該半導體基 反的主平面之包括該閘極電極的整個表面上， 其中該第一絕緣膜係於該下方絕緣膜形成之後才形 成。
    第38頁 548703 六、申請專利範圍 ^如中請專利範圍w項之半導體裝置之製造方法，1 :’在進仃整個表面回蝕以形成該第二； ”與該第-絕緣膜一起被触刻，且該閉極電極 …亥基板之頂表面暴露^，藉以從該下方絕緣膜一 三側壁於該閘極電極之側面上。 成第 9·如申請專利轉圍第8項之半導體裝置之製造方法， 中:在形成該第二雜質擴散區域中，於形成一通道防止膜 至 >、於該主動區域中之後，使用該閘極電極以及嗦、 該第二、與該第三侧壁作為遮罩，藉著經由該通道防止膜 抛加離子佈植而形成一第二雜質擴散區域。 膘 10.如申請專利範圍第7項之半導體裝置之製造方法，盆 中，在進行整個表面回蝕以形成該第二側壁中，該/、 緣膜係以得保留該下方絕緣膜之方式受蚀刻；且Μ " 、藉著經由該下方絕緣膜施加離子饰植^形成將 源極/汲極區域的一第二雜質擴散區域。 11·如申請專利範圍第1〇項之半導體裝置之製造方法，1 中於該下方絕緣膜上形成一通道防止膜，且藉著經由嗜ς 方絕緣膜與該通道防止膜施加離子佈植而形成將作為二 極/汲極區域的該第二雜質擴散區域。 ^ 取
    第39頁 548703
    12·如 中在該 實行用 ;;專利範圍第7項之半導體裝置之製造方法，, 下方絕緣膜形成之後作·够一 以形成該第一雜質垆t亥第二絕緣膜形成之前 风豕弟雜負擴散區域之離子佈植。 如申請專利範圍第1、第2 氡造方法，其中在該第一絕 :形成之前，f行用以形成該 或第3項之半導體裝置之 形成之後但在該第二絕緣 一雜質擴散區域之離子佈 ”·如申請專利範圍第1、第2、 2造方法，其中該接觸孔形成為 政區域與該隔絕區域。 或第3項之半導體裝置之 部分延伸至該第二雜質擴
    -準、蓋製造方法，該半導體裝置包含具 ”隔絕構仏的-隔絕區域，㉟渠溝隔絕構造包含形導體基板上之-渠溝以及埋人該渠溝内之一喪埋 緣膜，該製造方法包含下列步驟： 形成一閘極電極於該半導體基板上相鄰於該隔絕區 的一主動區城中； 、 使用該閘極電極作為遮罩，而施加一離子佈植於該半 導體基板上’以形成將用作為一輕摻雜汲極（L])]))區域的 一第一雜質擴散區域； 形成一第一絕緣膜於該半導體基板上；
    進行整個表面回蝕以從該第一絕緣膜形成一侧壁於該
    548703 、申請專利範圍 閘極電極之一 使用該閘 植，以形成將 域； 形成一第 面上； 形成一阻 蝕刻該第 第二絕緣膜形 形成一層 面上；以及 在該渠溝 擇性蝕刻該層 成一接觸孔達 側面上； 極電極與該側壁作為遮罩而進行另一離子佈 作為一源極/汲極區域的一第二雜質擴散區 一絕緣臈於該半導體基板的主平面之整個表 將其圖案化以覆蓋該隔絕區域； 一龙緣膜，使用該阻膜作為遮罩，藉以從該 成一渠溝隔絕覆蓋膜以覆蓋該隔絕區域； 間絕緣膜於該半導體基板之主平面之整個表 隔絕覆蓋膜作用為蝕刻防止部之條件下，選 間絕緣膜，藉以從該層間絕緣膜之頂表面形 到該第二雜質擴散區域。 16·種半導體裝置之製造方法，該半導體裝置包含具有 一渠溝隔絕構造的一隔絕區域，該渠溝隔絕構造包含形成 於半導體基板上之一渠溝以及埋入該渠溝内之一嵌埋絕 緣膜，該製造方法包含下列步驟： 形成一閘極電極於該半導體基板上相鄰於該隔絕區域 的一主動區域中； 使用該閘極電極作為遮罩，而施加一離子佈植於該半 導體基板上’以形成將用作為一輕摻雜汲極“⑽）區域的 一第一雜質擴散區域；
    第41頁 548703 六、申請專利範圍 形成一 形成一 第一 阻膜 絕緣膜於該半導體基、板上· 使用該阻膜 第一絕緣膜形成 隨著形成 使用 佈植，以 區域； 形成一第二 面上； 形成一層間 面上；以及 使用該第二 間絕緣膜，以暴 第二絕緣膜與該 面形成一接觸孔 =圖案化以覆蓋該隔絕區域； =罩而回餘該第—絕緣膜，藉以從該 該閘極 形成將 一渠溝隔、絕覆蓋膜以覆蓋該隔絕區域，伴 侧壁於該閘極電極之一側面上· 電極與該侧壁作為遮罩，而進行另一離子 作為一源極/汲極區域的一第二雜質擴散 絕緣膜於該半導體基板的主平面之整個表 絕緣膜於該半導體基板的主平面之整個表 絕緣膜作為蝕刻防止部而選擇性蝕刻該層 露出該第二絕緣膜，然後，選擇性蝕刻該 通道防止膜，藉以從該層間絕緣膜之頂表 達到該第二雜質擴散區域。 公，利範圍第15或第16項之半導體裝置之製造方 $ $腺^ μ ^〜絕緣膜係由蝕刻速率實質上相同於該嵌埋 絕緣膜的一材料所形成。 利範圍第15或第16項之半導體裝置之製造方 / :二〜絕緣膜與該喪埋絕緣膜皆由氧化碎膜所形 一絕緣膜由氮化矽膜所形成。 548703
    1 9 ·如申請專利範圍第丨5或 法’更包含一步驟：形成一 中，其中經由該通道防止膜 吳擴散區域。 第16項之半導體裝置之製造方 通道防止膜至少於該主動區域 施加離子佈植以形成該第二雜 2 0.如申咕專利範圍第1 5或第1 6項之半導體裝置之製造方 法，其中該接觸孔係形成為部份延伸至該第二雜質擴散區 域與該隔絕區域。 、 21· 一種半導體裝置之製造方法，該半導體裝置包含具有 一渠溝隔絕構造的一隔絕區域，該渠溝隔絕構造包含形成 於一半導體基板上之一渠溝以及埋入該渠溝内之一被埋絕 緣膜，該製造方法包含下列步驟： 形成一絕緣膜於該半導體基板的主平面之整個表面 上； 形成一阻膜，將其圖案化以覆蓋該隔絕區域； 使用該阻膜作為遮罩而蝕刻該絕緣膜，藉以形成從該 絕緣膜一渠溝隔絕覆蓋膜，以覆蓋該隔絕區域； 形成一層間絕緣膜於該半導體基板的主平面之整個表 面上；以及 在3渠溝隔絕覆蓋作用為餘刻防止部之條件下選擇性 蚀刻該層間絕緣膜，藉以從該層間絕緣膜之頂表面形成一 接觸孔達到一雜質擴散區域。
    548703 六、申請專利範圍 22. 如申請專利範圍第21項之半導體裝置之製造方法，其 中該嵌埋絕緣膜由氧化矽膜所形成，而該絕緣膜由氮化矽 膜所形成。 23. 如申請專利範圍第1、第2、第3、第15、第16、或第 2 1項之半導體裝置之製造方法，其中該層間絕緣膜係由蝕 刻速率實質上相调於該嵌埋絕緣膜的一材料所形成。
    第44頁
TW091116214A 2001-07-25 2002-07-19 Manufacturing method of semiconductor device TW548703B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001224546A JP4733869B2 (ja) 2001-07-25 2001-07-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW548703B true TW548703B (en) 2003-08-21

Family

ID=19057685

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091116214A TW548703B (en) 2001-07-25 2002-07-19 Manufacturing method of semiconductor device

Country Status (4)

Country Link
US (1) US6962862B2 (zh)
JP (1) JP4733869B2 (zh)
KR (1) KR20030010507A (zh)
TW (1) TW548703B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3648499B2 (ja) 2002-07-19 2005-05-18 株式会社東芝 半導体装置の製造方法、及び、半導体装置
KR100485388B1 (ko) 2003-02-28 2005-04-27 삼성전자주식회사 트렌치 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US6797587B1 (en) * 2003-08-13 2004-09-28 Taiwan Semiconductor Manufacturing Co., Ltd Active region corner implantation method for fabricating a semiconductor integrated circuit microelectronic fabrication
KR20050070627A (ko) * 2003-12-30 2005-07-07 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
JP2005209836A (ja) * 2004-01-22 2005-08-04 Toshiba Corp 半導体装置の製造方法
KR101115092B1 (ko) * 2004-07-29 2012-02-28 인텔렉츄얼 벤처스 투 엘엘씨 전하운송효율을 향상시키기 위한 이미지 센서 및 제조 방법
JP2006228950A (ja) * 2005-02-17 2006-08-31 Sony Corp 半導体装置およびその製造方法
DE102005063131B4 (de) * 2005-12-30 2011-12-15 Advanced Micro Devices, Inc. Halbleiterbauelement und Verfahren zum Reduzieren von Leckströmen, die durch eine Fehljustierung einer Kontaktstruktur hervorgerufen werden, durch Erhöhen einer Fehlertoleranz des Kontaktstrukturierungsprozesses
KR100772833B1 (ko) * 2006-07-21 2007-11-01 동부일렉트로닉스 주식회사 반도체 소자 및 반도체 소자의 제조 방법
JP2008053553A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100840661B1 (ko) * 2006-09-13 2008-06-24 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
KR100874957B1 (ko) 2007-02-26 2008-12-19 삼성전자주식회사 오프셋 스페이서를 갖는 반도체 소자의 제조방법 및 관련된소자
JP2009010126A (ja) * 2007-06-27 2009-01-15 Sharp Corp 半導体装置及びその製造方法
JP5448082B2 (ja) 2010-03-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2012084636A (ja) * 2010-10-08 2012-04-26 Panasonic Corp 半導体装置及びその製造方法
US8324058B2 (en) * 2010-11-06 2012-12-04 International Business Machines Corporation Contacts for FET devices
CN102931087A (zh) * 2011-08-10 2013-02-13 无锡华润上华科技有限公司 半导体器件及其制造方法
US9111746B2 (en) * 2012-03-22 2015-08-18 Tokyo Electron Limited Method for reducing damage to low-k gate spacer during etching
CN103811314B (zh) * 2012-11-08 2017-06-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9379106B2 (en) 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
KR102025309B1 (ko) 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
JPH0697190A (ja) 1992-09-17 1994-04-08 Sanyo Electric Co Ltd Ｍｏｓトランジスタの製造方法
JPH07122737A (ja) * 1993-10-22 1995-05-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP3238551B2 (ja) 1993-11-19 2001-12-17 沖電気工業株式会社 電界効果型トランジスタの製造方法
JPH08335698A (ja) * 1995-06-07 1996-12-17 Sony Corp 半導体装置の製造方法
JPH0927619A (ja) * 1995-07-12 1997-01-28 Sony Corp 半導体装置の製造方法
US5783475A (en) * 1995-11-13 1998-07-21 Motorola, Inc. Method of forming a spacer
US5714413A (en) * 1995-12-11 1998-02-03 Intel Corporation Method of making a transistor having a deposited dual-layer spacer structure
JPH1117166A (ja) * 1997-06-23 1999-01-22 Nec Corp 半導体装置の製造方法
JPH1140766A (ja) * 1997-07-16 1999-02-12 Fujitsu Ltd 半導体装置、ｄｒａｍ、フラッシュメモリ、およびその製造方法
JPH1168094A (ja) * 1997-08-11 1999-03-09 Hitachi Ltd 半導体集積回路装置の製造方法
US5851890A (en) * 1997-08-28 1998-12-22 Lsi Logic Corporation Process for forming integrated circuit structure with metal silicide contacts using notched sidewall spacer on gate electrode
US5972760A (en) * 1997-09-05 1999-10-26 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device containing shallow LDD junctions
US6018180A (en) * 1997-12-23 2000-01-25 Advanced Micro Devices, Inc. Transistor formation with LI overetch immunity
US6074922A (en) * 1998-03-13 2000-06-13 Taiwan Semiconductor Manufacturing Company Enhanced structure for salicide MOSFET
TW437052B (en) * 1998-03-30 2001-05-28 United Microelectronics Corp Manufacturing method for electrostatic protection circuit with reduced photomask processing
JPH11340456A (ja) * 1998-05-22 1999-12-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000012687A (ja) * 1998-06-23 2000-01-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
GB9815654D0 (en) 1998-07-17 1998-09-16 Lucas Ind Plc Fuel injector
JP2000260953A (ja) * 1998-11-10 2000-09-22 Texas Instr Inc <Ti> ソースとドレイン端子用の拡大されたコンタクト領域を有するゲートデバイス及びその製造方法
JP2000150873A (ja) * 1998-11-12 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6153483A (en) * 1998-11-16 2000-11-28 United Microelectronics Corp. Method for manufacturing MOS device
US6235606B1 (en) * 1999-01-04 2001-05-22 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6133105A (en) * 1999-04-27 2000-10-17 United Microelectronics Corp. Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure
TW410387B (en) * 1999-05-18 2000-11-01 United Microelectronics Corp Fabrication of a semiconductor device
US6200840B1 (en) * 1999-06-25 2001-03-13 United Microelectronics Corp. Method for producing PMOS devices
US6140192A (en) * 1999-06-30 2000-10-31 United Microelectronics Corp. Method for fabricating semiconductor device
US6255152B1 (en) * 1999-10-01 2001-07-03 United Microelectronics Corp. Method of fabricating CMOS using Si-B layer to form source/drain extension junction
US6165857A (en) * 1999-12-21 2000-12-26 United Micoelectronics Corp. Method for forming a transistor with selective epitaxial growth film
JP2001189380A (ja) * 1999-12-28 2001-07-10 Nec Corp 半導体装置の製造方法及び半導体装置
KR20010066327A (ko) 1999-12-31 2001-07-11 박종섭 듀얼 게이트전극 제조방법
US6297112B1 (en) * 2000-02-04 2001-10-02 United Microelectronics Corp. Method of forming a MOS transistor
US6391732B1 (en) * 2000-06-16 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned, L-shaped sidewall spacers
US6291351B1 (en) * 2000-06-28 2001-09-18 International Business Machines Corporation Endpoint detection in chemical-mechanical polishing of cloisonne structures
US6316304B1 (en) * 2000-07-12 2001-11-13 Chartered Semiconductor Manufacturing Ltd. Method of forming spacers of multiple widths
US6432784B1 (en) * 2001-03-12 2002-08-13 Advanced Micro Devices, Inc. Method of forming L-shaped nitride spacers
US6440875B1 (en) * 2001-05-02 2002-08-27 Taiwan Semiconductor Manufacturing Co., Ltd Masking layer method for forming a spacer layer with enhanced linewidth control

Also Published As

Publication number Publication date
US20030022426A1 (en) 2003-01-30
KR20030010507A (ko) 2003-02-05
JP4733869B2 (ja) 2011-07-27
JP2003037115A (ja) 2003-02-07
US6962862B2 (en) 2005-11-08

Similar Documents

Publication Publication Date Title
TW548703B (en) Manufacturing method of semiconductor device
TWI324386B (en) Semiconductor device and method for manufacturing the same
TWI235457B (en) Fin FET devices from bulk semiconductor and method for forming
US7358142B2 (en) Method for forming a FinFET by a damascene process
TW495916B (en) System and method of forming a vertically oriented device in an integrated circuit
US7659171B2 (en) Methods and structure for forming self-aligned borderless contacts for strain engineered logic devices
JP2001148472A (ja) 半導体装置及びその製造方法
JP3132435B2 (ja) 半導体装置の製造方法
JPH0574806A (ja) 半導体装置及びその製造方法
KR100507856B1 (ko) Ｍｏｓ트랜지스터 제조방법
JP2655157B2 (ja) 積層ｍｏｓ構造の製造方法
US6667227B1 (en) Trenched gate metal oxide semiconductor device and method
TW200929378A (en) Semiconductor device and method for manufacturing the device
TW200832528A (en) Transistor gates including cobalt silicide, semiconductor device structures including the transistor gates, precursor structures, and methods of fabrication
JP2007005575A (ja) 半導体装置およびその製造方法
TWI305054B (en) Semiconductor device and fabricating method for thereof
US6274441B1 (en) Method of forming bitline diffusion halo under gate conductor ledge
TW455997B (en) A semiconductor device and a method of producing the same
TWI240414B (en) A double-gate field effect transistor (DGFET) structure and method of forming such a structure
KR20040080235A (ko) 반도체소자의 형성방법
US7179713B2 (en) Method of fabricating a fin transistor
US6080625A (en) Method for making dual-polysilicon structures in integrated circuits
TW200924080A (en) Semiconductor device and method of fabricating the same
US5569962A (en) Split polysilicon SRAM cell
US7674681B2 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees