DE4136406A1 - Verfahren zur herstellung einer halbleitereinrichtung - Google Patents

Verfahren zur herstellung einer halbleitereinrichtung

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Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung unter Einschluß von MOS (Metall-Oxid-Halbleiter)-Feldeffekttransistoren (im folgenden als MOSFET bezeichnet) und spezieller auf ein Verfahren zur Herstellung einer Halbleitereinrichtung, deren Source- und Drain-Gebiete zur Verbesserung ihrer Charakteristiken Dreifach- Diffusions-Strukturen haben.
Fig. 1 zeigt einen LDD (schwach dotierte Drain)-MOSFET, der von Tsang et al., IEEE Transaction Electron Devices, BD ED-29, 1982, S. 590-596, als Aufbau zur Entspannung des elektrischen Feldes im Drainabschnitt eines Kurzkanaltransistors angegeben wurde.
Ein n-Kanal-MOSFET mit einer solchen LDD-Struktur, wie er in Fig. 1 gezeigt ist, wird im folgenden als "erster Stand der Technik" bezeichnet. Gemäß Fig. 1 weist ein n-Kanal-MOSFET ein p-Halbleitersubstrat 1 und eine aus Polysilizium darauf über einem Gateisolierfilm 2 gebildete Gateelektrode 3 auf. Seitenwand-Abstandshalter (Spacer) aus Oxidschichten sind längs der Seitenwände der Gateelektrode 3 gebildet. In der Oberfläche des Halbleitersubstrates 1 sind ein Source-Gebiet 5 und ein Drain-Gebiet 6 auf beiden Seiten der Gateelektrode 3 gebildet. Das Source-Gebiet 5 ist durch eine n-Störstellendiffusions­ schicht 5a hoher Konzentration von 1018 cm-3 bis 1020 cm-3 und eine n-Störstellendiffusionsschicht 5b niedriger Konzentration von 1017 cm-3 bis 1018 cm-3 gebildet, während das Draingebiet 6 durch eine n-Störstellendiffusionsschicht hoher Konzentration 6a und eine n-Störstellendiffusionsschicht niedriger Konzentra­ tion 6b gebildet ist. Teile der n-Störstellendiffusions­ schichten 5b und 6b niedriger Konzentration erstrecken sich in ein Gebiet, das einige 100 Å jenseits deren Enden unmittelbar unter der Gateelektrode 3 gelegen ist.
Im folgenden wird unter Bezugnahme auf Fig. 1 die Funktion des LDD-Aufbaus entsprechend dem "ersten Stand der Technik" beschrieben. Das Source-Gebiet 5 und das Halbleitersubatrat 1 des n-MOSFET werden beispielsweise auf Potentiale von O V gesetzt, während das Drain-Gebiet 6 beispielsweise mit einer Quellenspannung von 5 V versorgt wird. Damit wird der pn-Über­ gang zwischen den n-Störstellendiffusionsschichten 6a und 6b des Drain-Gebietes 6 und dem p-Halbleitersubstrat 1 umgekehrt vorgespannt, wodurch ein hohes elektrisches Feld erzeugt wird.
Ein solches Drain-Feld wird entspannt, wenn die Breite der Verarmungsschicht erhöht wird. Die Breite ω einer solchen Verarmungsschicht des pn-Überganges ist wie folgt:
wobei NA die Akzeptorkonzentration, ND die Donatorkonzentra­ tion, εs die dielektrische Konstante des Halbleiters und q die Ladungsmenge bezeichnet. Wenn die n-Störstellenkonzentration sehr viel größer als die p-Störstellenkonzentration, das heißt ND < NA ist, ist die Breite ω der Verarmungsschicht wie folgt:
ω=(2∈s/qNA)
Wenn die n-Störstellenkonzentration gleich der Störstellenkon­ zentration des p-Halbleitersubstrates, das heißt NA = ND ist, ist die Breite der Verarmungsschicht wie folgt:
ω=(4∈s/qNA)
Daher ist zu verstehen, daß die Breite ω der Verarmungsschicht erhöht wird, wenn die Donatorkonzentration ND verringert wird, um die Feldstärke zu entspannen.
Auf der Grundlage des beschriebenen Konzepts ist der LDD-MOSFET gemäß dem "ersten Stand der Technik" nach Fig. 1 längs der pn-Übergangsabschnitte zwischen dem Halbleitersubstrat 1 und den n-Störstellendiffusionsschichten 5a und 6a hoher Konzentration mit n-Störstellendiffusionsschichten 5b und 6b niedriger Konzentration versehen, um die Feldstärke zu entspannen.
Unter Bezugnahme auf die Fig. 2A und 2B werden jetzt die Arbeitsbedingungen des LDD-MOSFET beschrieben. Das Betriebs­ regime eines solchen Transistors ist in ein Pentodtengebiet (Fig. 2A), in dem die Drainspannung VD größer als die Gatespannung VG ist, und ein Triodengebiet (Fig. 2B), wo die Gatespannung VG sehr viel größer als die Drainspannung VD ist, einzuteilen. In dem in Fig. 2A gezeigten Pentodengebiet ist zwischen einer Inversionsschicht 7 und dem Draingebiet 6 eine Verarmungsschicht 8 hohen Widerstands gebildet. In diesem Falle ist die Steuerfähigkeit des Transistors durch den Widerstand, der ein parasitischer Widerstand ist, der n-Störstellendif­ fusionsschicht niedriger Konzentration 5b des Source-Gebietes 5, den der Verarmungsschicht 8 längs des Drain-Gebietes 6 und den der n-Störstellendiffusionsschicht 6b niedriger Konzentration des Drain-Gebietes 6 zusätzlich zum Widerstand eines durch die Inversionsschicht 7 gebildeten Kanals verringert. Im in Fig. 2B gezeigten Triodengebiet ist andererseits die Steuerfähigkeit des Transistors durch den Widerstand, der ein parasitischer Widerstand ist, der n- Störstellendiffusionsschicht 5a des Source-Gebietes 5 und den der n-Störstellendiffusionsschicht 6a des Drain-Gebietes 6 verringert.
Bei der Drain-Struktur des LDD-MOSFET gemäß dem "ersten Stand der Technik" werden des weiteren heiße Ladungsträger mit höherer Energie als im thermischen Gleichgewichtszustand in der Oberfläche der n-Störstellendiffusionsschicht 6b niedriger Konzentration erzeugt. Solche heiße Ladungsträger werden in Seitenwand-Abstandshalter 4, die längs der Seitenwand der Gateelektrode 3 gebildet sind, injiziert, verarmen die Oberfläche der n-Störstellendiffusionsschicht 6b des Drain- Gebietes 6 und erhöhen den Widerstand dieses Gebietes. Damit wird die Steuerfähigkeit des MOSFET weiter verschlechtert.
Fig. 3 zeigt einen weiteren herkömmlichen LDD-MOSFET (im folgenden als "zweiter Stand der Technik" bezeichnet), der beispielsweise in der japanischen Patentoffenlegungsschrift 1-2 12 471 beschrieben ist und vorgeschlagen wurde, um das obenerwähnte Problem des "ersten Standes der Technik" zu lösen. Gemäß Fig. 3 überlappen n-Störstellendiffusions­ schichten 5b und 6b des Source- beziehungsweise Drain-Gebietes 5 und 6 mit der Gateelektrode 3, während die Enden der n-Störstellendiffusionsschichten 5a und 6a hoher Konzentration mit denen der Gateelektrode 3 ausgerichtet sind.
Bei der LDD-MOSFET-Struktur nach dem "zweiten Sand der Technik" sind die n-Störstellendiffusionsschichten 5b und 6b niedriger Konzentration vollständig von der Gateelektrode 3 bedeckt. Daher wird die Ladungsträgerkonzentration auf den Oberflächen der Störstellendiffusionsschichten 5b und 6b niedriger Konzentration durch eine an die Gateelektrode 3 angelegte Spannung erhöht, was ein Anwachsen des geregelten Widerstandes im Source-Gebiet 5 unterdrückt. Weiter ist ein Gebiet des Drain-Gebietes 6, das ein hohes elektrisches Feld erzeugt, nicht unmittelbar unter dem Seitenwand-Abstandshalter 4, sondern unmittelbar unterhalb der Gateelektrode 3 angeordnet, wodurch keine heißen Ladungsträger in die Seiten­ wand-Abstandshalter 4 injiziert werden. Infolgedessen wird verhindert, daß die Störstellendiffusionsschicht 6b niedriger Konzentration an ihrer Oberfläche verarmt.
Die Fig. 4A und 4B zeigen Verteilungen der erzeugten Ladungsträger gemäß dem "ersten Stand der Technik" und dem "zweiten Stand der Technik" zur Verdeutlichung des Unter­ schiedes zwischen den jeweiligen Zuständen der Erzeugung heißer Ladungsträger. Die Fig. 5A und 5B zeigen Transistorkenn­ linien des "ersten Stands der Technik" beziehungsweise des "zweiten Stands der Technik".
Wenn die n-Diffusionsschichten niedriger Konzentration 5b und 6b beim "zweiten Stand der Technik" insbesondere mittels Phosphor präpariert werden, werden ihre Gebiete durch die Wärmebehandlung aufgeweitet, da Phosphor einen großen Diffu­ sionskoeffizienten hat. Wenn im Zuge der höheren Integration die Breite der Gateelektrode 3 verringert wird, wird es daher unmöglich, hinreichende Längen der n-Störstellendiffusions­ schichten 5b und 6b niedriger Konzentration zu erreichen, um eine effektive Kanallänge zu gewährleisten, und es kann kein befriedigender Feldstärke-Entspannungseffekt erreicht werden, da die n-Störstellendiffusionsschichten 5a und 6a hoher Konzentration die Enden der Gateelektrode 3 erreichen. Wenn die Konzentration der n-Störstellendiffusionsschichten hoher Konzentration 5a und 6a verringert wird, um dies zu vermeiden, werden die Stromsteuercharakteristiken des Transistors auf problematische Weise verschlechtert. Dieses Problem ist bei einer LDD-Struktur mit doppelten Diffusionsschichten unvermeidlich.
Fig. 6 zeigt einen weiteren herkömmlichen LDD-MOSFET (im folgenden als "dritter Stand der Technik" bezeichnet), der eine dreifache Diffusionsstruktur aufweist und beispielsweise in der japanischen Patentoffenlegungsschrift 61-1 39 070 beschrieben ist, der vorgeschlagen wurde, um das erwähnte Problem des "zweiten Standes der Technik" zu lösen.
Wie Fig. 6 zeigt, ist der MOSFET nach dem "dritten Stand der Technik" im aktiven Gebiet eines p-Halbleitersubstrates 11, das durch Isoliergebiete 12 isoliert ist, gebildet. Dieser MOSFET hat eine Gateelektrode 14, die auf dem Halbleitersubstrat 11 mit einem dazwischen liegendem Gateisolierfilm 13 gebildet ist, und Source- und Drain-Gebiete 15 und 16, die in der Oberfläche des Halbleitersubstrates 11 gebildet sind. Auf beiden Seitenabschnitten der Gateelektrode 14 sind Seitenwand-Spacer 17 gebildet. Die Oberflächen der Gateelektrode 14, die Seitenwand-Spacer 17 und die Isolationsgebiete 12 sind mit Zwischenschichtisolierfilmen 18 bedeckt, während das Source- und Drain-Gebiet 15 und 16 durch Kontaktlöcher 19, die in vorbestimmten Positionen des Zwischenschichtisolierfilms 18 gebildet sind, mit Aluminiumdrähten 20 in Verbindung stehen. Die Source- und Drain-Gebiete 15 und 16 sind durch n-Stör­ stellenschichten niedriger Konzentration 15c und 16c, die mit der Gateelektrode 13 überlappen, n-Störstellenschichten 15b und 16b mittlerer Konzentration, die unmittelbar unterhalb der Seitenwand-Spacer angeordnet sind, und n-Störstellenschichten 15a und 16a hoher Konzentration, die dazu benachbart sind, gebildet.
Fig. 7A bis 7E zeigen ein Verfahren zur Herstellung des MOSFET entsprechend dem "dritten Stand der Technik". Zuerst werden durch eine Maske der Gateelektrode 14 Phosphorionen aus einer Richtung, die im wesentlichen senkrecht zur Oberfläche des Halbleitersubstrates 11 ist, implantiert, um n-Störstellen­ schichten 15c und 16c zu bilden (Fig. 7A). Bei diesem Schritt sollte, um die sogenannte Kanalbildung (channeling) zu vermeiden, die Richtung der Ionenimplantation um 7° gegenüber der Normalen geneigt sein.
Dann werden auf beiden Seitenwänden der Gateelektrode 14 die Seitenwand-Spacer 17 gebildet (Fig. 7B), und Arsen-Ionen werden senkrecht bezüglich der Oberfläche des Halbleitersub­ strates 11 durch Masken der Seitenwand-Spacer 17 implantiert, um die n-Störstellenschichten mittlerer Konzentration 15b und 16b zu bilden (Fig. 7C). Dann wird zur Diffusion der n-Stör­ stellenschichten 15c und 16c niedriger Konzentration und der n- Störstellenschichten 15b und 16b mittlerer Konzentration eine Wärmebehandlung ausgeführt, so daß die entsprechenden n-Stör­ stellenschichten sich zum Zentrum des Kanalgebietes hin ausweiten, wodurch der in Fig. 7D gezeigte Zustand erreicht wird. Danach werden weiter Arsen-Ionen im wesentlichen senk­ recht zum Halbleitersubstrat 11 durch die Masken der Gate­ elektroden 14 und der Seitenwand-Spacer 17 implantiert, um die n-Störstellenschichten 15a und 16a hoher Konzentration zu bilden (Fig. 7E). Die Richtung sollte auch in diesem Schritt um 7° gegenüber der Normalen geneigt sein, um die Kanalbildung zu verhindern.
Die dem "ersten Stand der Technik" und "zweiten Stand der Technik" innewohnenden Probleme werden insoweit gelöst, daß es möglich ist, die n-Störstellenschichten niedriger Konzentration 15c und 16c mit der Gateelektrode 14 zu überlappen und die n-Störstellenschichten mittlerer Konzentration 15b und 16b mit hoher Genauigkeit unmittelbar unterhalb der Seitenwand-Spacer 17 beim LDD-MOSFET des Dreifach-Diffusionsaufbaus entsprechend dem "dritten Stand der Technik" zu bilden.
Bei dem in den Fig. 7A bis 7E gezeigten Verfahren bezüglich des "dritten Standes der Technik" überlappen jedoch die n-Störstellenschichten 15c und 16c niedriger Konzentration mit der Gateelektrode 14, und die n-Störstellenschichten 15b und 16b mittlerer Konzentration sind unmittelbar unterhalb der Seitenwand-Spacer durch thermische Diffusionsschritte gebildet. Damit ist es extrem schwierig, die gewünschten Störstellenkon­ zentrationsverteilungen mit hoher Genauigkeit zu erzeugen.
Insbesondere bei der Herstellung einer Halbleiterspeicherein­ richtung wie einer CMOS (komplementären MOS)-Einrichtung, bei der n-Kanal- und p-Kanal-MOSFETs auf dem gleichen Halbleiter­ substrat gebildet sind, ist es unmöglich, die erforderlichen Konzentrationsverteilungen bei Breiten der Seitenwand-Spacer, wie sie bei MOSFETs üblich sind in Wärmebehandlungsschritten bei den Herstellungsschritten entsprechend dem "dritten Stand der Technik" zu erreichen, da die zur Bildung der Source- und Drain-Gebiete der MOSFETs implantierten Störstellenionen unterschiedliche Diffusionskoeffizienten haben. Beispielsweise sind die Diffusionskoeffizienten von Borionen (B⁺) und BF2- Ionen, die zur Bildung der Source- und Drain-Gebiete des p- Kanal-MOSFET verwendet werden, größer als diejenigen der Phosphor-Ionen und Arsen-Ionen, die zur Bildung der Source- und Drain-Gebiete des n-Kanal-MOSFET verwendet werden, und daher wird die effektive Kanallänge infolge des signifikanten Fortschreitens der Diffusion verringert, wenn die Seitenwand- Spacer gleiche Breite aufweisen.
Die Seitenwand-Spacer für den p-Kanal-MOSFET müssen daher unabhängig von denen des n-Kanal-MOFET gebildet werden, um eine größere Breite zu haben. Dadurch werden die Herstellungs­ schritte verkompliziert.
Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung bereitzustellen, bei dem genau LDD-MOSFETs mit Doppel- oder Dreifachdiffusionsstruk­ turen ohne Erfordernis eines thermischen Diffusionsschrittes erzeugt werden können.
Es ist weiter Aufgabe der Erfindung, die Bildung von LDD- MOSFETs, die Doppel- oder Dreifach-Diffussionsstruktur auf­ weisen, mit hoher Genauigkeit ohne Erfordernis einer getrennten Bildung von Seitenwand-Spacern auch dann zu ermöglichen, wenn p-Kanal- und n-Kanal-MOSFETs auf dem gleichen Substrat gebildet werden.
Beim erfindungsgemäßen Verfahren zur Herstellung einer Halblei­ tereinrichtung zur Lösung der erwähnten Aufgabe wird ein Halbleitersubstrat eines ersten Leitungstyps vorbereitet und eine Gateelektrode auf diesem Halbleitersubstrat über einer Gateisolierschicht gebildet. Dann wird diese Gateelektrode als Maske bei einer schrägen Implantation von Störstellen des zweiten Leitungstyps in einem vorbestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrates verwendet, wodurch Störstellenschichten niedriger Konzentration gebildet werden. Danach werden längs der Seitenwände der Gateelektrode Seitenwand-Spacer gebildet, und eine Verunreinigung des zweiten Leitungstyps wird unter einem vorbestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrates durch die Masken der Gateelektrode und der Seitenwand-Spacer schräg implantiert, um die Störstellenschichten mittlerer Konzentration zu bilden. Danach wird eine Verunreinigung des zweiten Leitungstyps im wesentlichen senkrecht bezüglich der Oberfläche des Halblei­ tersubstrats durch die Masken der Gateelektrode und der Seitenwand-Spacer implantiert, um Störstellenschichten hoher Konzentration zu bilden.
Bei Source- und Drain-Gebieten mit Dreifach-Diffusionsstruktur werden zuerst entsprechend den obenerwähnten Herstellungs­ schritten Störstellenschichten niedriger Konzentration durch schräge Implantation von Ionen des zweiten Leitungstyps mit einem vorbestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrats des ersten Leitungstyps unter Verwendung nur der Gateelektrode als Maske gebildet. Damit ist es möglich, die Störstellenschichten niedriger Konzentration mit der Gateelektrode genau zu überlappen, ohne daß das Erfordernis einer Wärmebehandlung zur thermischen Diffusion besteht.
Nachdem die Seitenwand-Spacer gebildet wurden, werden die Gateelektrode und die Seitenwand-Spacer als Masken zur Bildung der Störstellenschichten mittlerer Konzentration durch schräge Implantation von Verunreinigungsionen des zweiten Leitungstyps unter einem vorbestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrats und dann zur Bildung der Störstellen­ schichten hoher Konzentration durch senkrechte Implantation von Störstellenionen des zweiten Leitungstyps bezüglich der Oberfläche des Halbleitersubstrates benutzt. Damit ist es möglich, die Störstellenschichten mittlerer Konzentration genau in gewünschten Breiten unmittelbar unterhalb der Seitenwand- Spacer zu bilden, ohne daß ein Erfordernis für eine Wärmebe­ handlung durch thermische Diffusion bestünde.
Alternativ ist es auch möglich, ohne Notwendigkeit einer Wärmebehandlung die gewünschten Störstellenschichten mittlerer Konzentration ähnlich zu den obenerwähnten Schritten zu bilden, indem eine Verunreinigung im wesentlichen senkrecht bezüglich der Oberfläche des Halbleitersubstrates nur unter Nutzung der Gateelektrode als Maske implantiert wird, während die Störstellenschichten niedriger Konzentration und hoher Konzentration durch Schritte ähnlich zu den oben beschriebenen gebildet werden.
Das Konzept der vorliegenden Erfindung kann auf die Herstellung von Doppelschicht-LDD-MOSFET ebenso wie Dreischicht-LDD-MOSFET angewendet werden. Das heißt, die obenerwähnten Effekte können auch bei der Herstellung von Doppelschicht-LDD-MOSFET durch Schritte, die ein schräges Implantieren von Verunreinigungen des zweiten Leitungstyps in einem vorbestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrats unter Nutzung der Gateelektrode und der Seitenwand-Spacer als Masken zur Bildung von Störstellenschichten niedriger Konzentration und ein anschließendes Implantieren von Störstellen des zweiten Leitungstyps im wesentlichen senkrecht zur Oberfläche des Halbleitersubstrates ebenfalls unter Nutzung der Gateelektrode und der Seitenwand-Spacer als Masken zur Bildung von Störstellenschichten hoher Konzentration aufweisen, erzielt werden.
Der zweite Teil der Aufgabenstellung wird durch Anwendung der oben beschriebenen Schritte auf die Bildung eines n-Kanal- MOSFET und eines p-Kanal-MOSFET in einem p-Wannengebiet und einem n-Wannengebiet im gleichen Halbleitersubstrat, wobei eines der Wannengebiete mit einer Maske bedeckt wird, erfüllt. Mit anderen Worten ist es möglich, Störstellenschichten mit Störstellenkonzentrationsverteilungen zu bilden, die für die jeweiligen Leitungstypen geeignet sind, ohne die Konfigura­ tionen und Abmessungen der Seitenwand-Spacer zu ändern, indem die Neigungswinkel und Dosen der in die entsprechenden Wannen­ gebiete implantierten Verunreinigungen geeignet gewählt werden. Damit können die Seitenwand-Spacer für das p-Wannengebiet und das n-Wannengebiet gleichzeitig durch einen gemeinsamen Schritt gebildet werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine Querschnittsdarstellung des Aufbaus eines LDD-MOSFET gemäß dem "ersten Stand der Technik",
Fig. 2A eine Querschnittsdarstellung, die den Zustand der Erzeugung einer Verarmungsschicht im sogenannten Pentotengebiet des LDD-MOSFET nach dem "ersten Stand der Technik" zeigt, und
Fig. 2B eine Querschnittdarstellung, die den Zustand der Erzeugung einer Verarmungsschicht im sogenannten Triodengebiet des LDD-MOSFET nach dem "ersten Stand der Technik" zeigt,
Fig. 3 eine Querschnittsdarstellung des Aufbaues eines LDD-MOSFET nach dem "zweiten Stand der Technik",
Fig. 4A eine Ladungsträgererzeugungsverteilung im Hochfeld-Drain-Gebiet des LDD-MOSFET nach dem "ersten Stand der Technik", und
Fig. 4B eine Ladungsträgererzeugungsverteilung im Hochfeld-Drain-Gebiet des LDD-MOSFET nach dem "zweiten Stand der Technik",
Fig. 5A Kennlinien des LDD-MOSFET nach dem "ersten Stand der Technik", und
Fig. 5B Kennlinien des LDD-MOSFET nach dem "zweiten Stand der Technik",
Fig. 6 eine Querschnittsdarstellung eines LDD-MOSFET einer Dreifach-Diffusionsstruktur nach dem "dritten Stand der Technik",
Fig. 7A, 7B, 7C, 7D und 7E Querschnittsdarstellungen, die aufeinanderfol­ gende Schritte der Herstellung des LDD-MOSFET nach dem "dritten Stand der Technik" zeigen,
Fig. 8A, 8B, 8C, 8D, 8E und 8F Querschnittsdarstellungen, die aufeinanderfol­ gende grundsätzliche Schritte eines Verfahrens zur Herstellung einer Halbleitereinrichtung Ausführungsform der Erfindung zeigen,
Fig. 9A, 9B, 9C, 9D, 9E, 9F, 9G, 9H und 9I Querschnittsdarstellungen die aufeinanderfol­ gende grundsätzliche Schritte bei der Herstel­ lung einer Halbleitereinrichtung nach einer weiteren Ausführungsform der Erfindung zeigen, und
Fig. 10 die Querschnittsdarstellung eines CMOSFET mit einen n-Kanal-MOSFET mit Doppelschicht-LDD- Struktur und einem p-Kanal-MOSFET mit Ein­ schicht-Source/Drain-Struktur,
Fig. 11A, 11B, 11C, 11D, 11E und 11F Querschnittsdarstellungen, die aufeinanderfol­ gende grundlegende Herstellungsschritte eines Doppelschicht-LDD-MOSFET nach der Erfindung zeigen.
Im folgenden wird unter Bezugnahme auf die Fig. 8A bis 8F eine Ausführungsform beschrieben.
Die Fig. 8A bis 8F sind Querschnittsdarstellungen, die auf­ einanderfolgend grundsätzliche Schritte eines Verfahrens zur Herstellung eines LDD-MOSFET mit Dreifach-Diffusionsstruktur nach einer Ausführungsform zeigen.
Zuerst wird ein (nicht gezeigtes) Elementisolationsgebiet auf einem p-Halbleitersubstrat 11 gebildet, und eine Verunreinigung wird in dessen Kanal implantiert, um die Schwellspannung zu steuern. Dann werden aufeinanderfolgend eine thermische Oxid­ schicht und eine Polysiliziumschicht zur Herstellung einer Gateisolierschicht 13 und einer Gateelektrode 14 gebildet. Da­ nach wird zur Musterbildung ein Resistmaterial aufgebracht, und dann wird die Polysiliziumschicht anisotrop geätzt, um die Gateelektrode 14 zu bilden (Fig. 8A).
Dann wird die Gateelektrode 14 als Maske bei der schrägen Implantation einer n-Verunreinigung wie z. B. Phophor mit einer Dosis von etwa 1013 cm-2 unter einem Winkel von etwa 45° bezüg­ lich der Oberfläche des Halbleitersubstrates 11 verwendet, wodurch ein Paar von n-Störstellenschichten niedriger Konzentration 15c und 16c gebildet wird (Fig. 8). Um ein solches Paar von n-Störstellenschichten 15c und 16c zu bilden, wird das Halbleitersubstrat 11 mit konstanter Winkelgeschwin­ digkeit in einer Ebene, die parallel zu seiner Oberfläche ist, gedreht, und dabei der oben erwähnten schrägen Ionenimplanta­ tion ausgesetzt. Wenn die entsprechenden MOSFETs in die gleiche Richtung angeordnet sind, ist es auch möglich, zuerst die n-Störstellenschicht niedriger Konzentration 15c durch schräge Implantation der n-Verunreinigung von oberhalb und linksseitig der Elektrode 14 zu bilden, dann das Halbleitersubstrat 11 um 90° oder 180° in der zu seiner Oberfläche parallelen Ebene zu drehen und danach das Substrat 11 zur Bildung der anderen n-Störstellenschichten niedriger Konzentration 16c durch schräge Implantation der n-Verunreinigung von oberhalb und rechts der Gateelektrode 14 zu bilden.
Danach wird über der gesamten Oberfläche des Halbleitersubstra­ tes 11 durch CVD eine Oxidschicht 17a gebildet (Fig. 8C) und anisotrop geätzt, um Seitenwand-Spacer 17 zu bilden.
Dann werden die Gateelektrode 14 und die Seitenwand-Spacer 17 als Masken für die schräge Implantation einer n-Verunreinigung wie z. B. Phosphor oder Arsen mit einer Dosis von etwa 1014 cm-2 unter einem Winkel von etwa 45° mit dem Halbleitersubstrat 11 verwendet, um ein Paar von n-Störstellenschichten 15b und 16b mittlerer Konzentration zu bilden (Fig. 8D). Auch in diesem Falle muß das Halbleitersubstrat 11 in einer Ebene, die parallel zu seiner Oberfläche ist, gedreht werden, wenn es der schrägen Ionenimplantation ausgesetzt wird, um das Paar von n-Störstellenschichten 15b und 16b zu bilden.
Dann werden die Gateelektrode 14 und die Seitenwand-Spacer 17 wieder als Masken genützt, um eine n-Verunreinigung wie bei­ spielsweise Arsen mit einer Dosis von etwa 1015 cm-2 im wesent­ lichen senkrecht zur Oberfläche des Halbleitersubstrates 11 zu implantieren, um die n-Störstellenschichten hoher Konzentration 15a und 16a zu bilden (Fig. 8E). In diesem Schritt sollte die Richtung der Ionenimplantation um etwa 7° von der Normalen ab­ weichen, um eine Kanalbildung zu verhindern.
Danach wird eine Wärmebehandlung ausgeführt, um die implantier­ ten Störstellen zu aktivieren, wodurch schließlich Source- und Drain-Gebiete 15 und 16 mit Störstellenprofilen wie sie in Fig. 8F gezeigt sind, erhalten werden.
Beim oben beschriebenen Verfahren nach dieser Ausführungsform überlappen die n-Störstellenschichten niedriger Konzentration 15c und 16c mit der Gateelektrode 14, und die n-Störstellen­ schichten 15b und 16b mittlerer Konzentration sind unmittelbar unterhalb der Seitenwand-Spacer 17 durch schräge Ionenimplan­ tation, durch die Konzentrationsverteilungen relativ leicht im Vergleich mit der thermischen Konzentration gesteuert werden können, gebildet, ohne daß Wärmebehandlungsschritte zur thermi­ schen Diffusion erforderlich wären. Es ist daher relativ leicht, die Source- und Draingebiete 15 und 16 so zu bilden, daß sie Störstellenkonzentrationsverteilungen mit gewünschten Profil aufweisen. Während eine Wärmebehandlung zum thermischen Diffundieren einer Störstellenschicht bei einer Temperatur von 900 bis 950°C für wenigstens 60 Minuten ausgeführt werden muß, kann die Wärmebehandlung zur Aktivierung der Störstellen bei einer Temperatur von nicht mehr als 900°C für etwa 30 Minuten ausgeführt werden, und es gibt keine Probleme, da in der Stör­ stellenschicht im wesentlichen keine Diffusion abläuft.
Bei den Herstellungsschritten nach dieser Ausführungsform ist es daher relativ leicht möglich, einen LDD-MOSFET mit Dreifach- Diffusionsaufbau zu erzeugen, der den Vorteil aufweist, daß infolge sehr guter Feldstärkerelaxation heiße Ladungsträger vermieden werden und die aus einem Anwachsen des Widerstandes des Source- und Draingebietes in Verbindung mit einer Verringe­ rung der Kanallänge infolge der Hochintegration sich ergebende Verringerung der Stromsteuerfähigkeit unterdrückt wird.
Bei der beschriebenen Ausführungsform werden die n-Störstellen­ schichten 15b und 16b mittlerer Konzentration durch schräge Ionenimplantation nach Bildung der Seitenwand-Spacer 17 gebildet. Alternativ ist es auch möglich, die n-Störstellen­ schichten mittlerer Konzentration 15b und 16b durch senkrechte Ionenimplantation bezüglich der Oberfläche des Halbleitersub­ strates 11 unter Nutzung nur der Gateelektrode als Maske vor der Bildung der Seitenwand-Spacer 17 zu bilden. Die japanische Patentanmeldung 1-1 32 204 der Anmelder beschreibt ein Ver­ fahren zur Herstellung eines LDD-MOSFET unter Nutzung einer Dreifach-Diffusionsstruktur, das diesen Schritt benutzt. Das Verfahren nach der Ausführungsform entwickelt die in dieser Anmeldung beschriebenen Schritte in den folgenden Punkten weiter.
Wenn die n-Störstellenschichten mittlerer Konzentration 15b und 16b durch senkrechte Ionenimplantation bezüglich des Halblei­ tersubstrates 11 unter Nutzung nur der Gateelektrode 14 als Maske vor der Bildung der Seitenwand-Spacer 17 gebildet werden, wie in der obigen Anmeldung beschrieben, wird in der nachfol­ genden Wärmebehandlung zur Bildung der Seitenwand-Spacer 17 eine thermische Diffusion verursacht. Daher wird die Konzentration der mit der Gateelektrode 14 überlappten Stör­ stellenschichten relativ erhöht, was den Effekt der Entspan­ nung der Feldstärke verringert. Bei dieser Ausführungsform werden jedoch die n-Störstellenschichten 15b und 16b mittlerer Konzentration nach der Bildung der Seitenwand-Spacer 17 ge­ bildet, weshalb die n-Störstellenschichten 15b und 16b mittle­ rer Konzentration nicht durch eine Wärmebehandlung zur Bildung der Seitenwand-Spacer 17 beeinflußt werden.
Obgleich die beschriebene Ausführungsform unter Bezug auf die Schritte zur Bildung eines n-Kanal-MOSFET auf einem p-Halb­ leitersubstrat 11 und von n-Störstellenschichten zur Bildung von Source- und Drain-Gebieten 15 und 16 beschrieben wurden, ist die Erfindung auch auf einen p-Kanal MOSFET anwendbar, der aus Elementen gebildet ist, deren Leitungstyp natürlicherweise zu den oben beschriebenen entgegengesetzt ist.
Die Gateelektrode 14, die bei der beschriebenen Ausführungsform durch eine einfache polykristalline Siliziumschicht gebildet wird, kann alternativ aus einem anderen Material, wie einem Metallsilizilid mit hohem Schmelzpunkt oder einem Metall mit hohem Schmelzpunkt oder einer laminierten Schicht dieser Mate­ rialien gebildet sein. Weiter können die Seitenwand-Spacer 17, die bei der Ausführungsform aus Oxidschichten gebildet sind, aus anderen Materialien, wie Nitridschichten oder laminierten Schichten daraus gebildet sein.
Im folgenden wird unter Bezugnahme auf die Fig. 9A bis 9E, die aufeinanderfolgende grundsätzliche Schritte bei der Her­ stellung eines CMOSFET gemäß der Erfindung zeigen, eine weitere Ausführungsform beschrieben.
Bei dieser Ausführungsform werden zuerst eine p-Wanne 22 und eine n-Wanne 23 in der Oberfläche eines p-Halbleitersubstrates gebildet, und Resistschichten 27 werden zum Zwecke des Mustern gebildet (Fig. 9A). Danach werden die Polysiliziumschicht 25 und die Wolframsilizidschicht 26 geätzt, um die Gateelektroden 28 und 29 zu bilden.
Dann wird das Gebiet über der n-Wanne 23 insgesamt mit einer Resistschicht 30 bedeckt, und Phosphorionen werden in die Ober­ fläche der p-Wanne 22 unter Nutzung der Gateelektrode 28 als Maske implantiert, um ein Paar von n-Störstellenschichten 31 niedriger Konzentration zu bilden (Fig. 9B). Um Abschnitte um entgegengesetzte Enden der n-Störstellenschichten 31 niedriger Konzentration um eine vorbestimmte Länge mit der Gateelektrode 28 zu überlappen, wird das Halbleitersubstrat 21 in einer Ebene, die zu seiner Oberfläche parallel ist, zur schrägen Implantation von Phosphorionen unter einem bestimmten Winkel bezüglich der Oberfläche des Halbleitersubstrates 21 gedreht. Die n-Verunreinigungen für eine derartige Implantation sind hauptsächlich Phosphorionen (P⁺), alternativ können aber auch Arsen-Ionen (As⁺) oder Antimon-Ionen (Sb⁺) verwendet werden. Die Bedingungen der Ionenimplantation werden so eingestellt, daß die Implantationsenergie 20 bis 150 keV, vorzugsweise etwa 100 keV, die Dosis 5×1012 bis 1×1014 cm-2, vorzugsweise 2×1013 cm-2 und der Neigungswinkel 20 bis 60°, vorzugsweise 45°, bezüglich der Oberfläche des Halbleitersubstrates 21 betragen. Solche Ionenimplantationsbedingungen müssen im Bezug darauf angemessen ausgewählt werden, daß mit der Gateelektrode 28 eine Überlappung um einen bestimmten Betrag erzeugt werden soll, zu­ sätzlich zu den Konzentrationen und Tiefen der n-Störstellen­ schichten niedriger Konzentration 31, die zu bilden sind.
Dann wird die Resistschicht 30 entfernt, und die gesamte Ober­ fläche der p-Wanne 22 wird mit einer weiteren Resistschicht 32 bedeckt, um eine p-Verunreinigung in die Oberfläche der n-Wan­ ne 23 unter Verwendung der Gateelektrode 29 als Maske zu implantieren, wodurch p-Störstellenschichten 32 niedriger Konzentration gebildet werden (Fig. 9C). Auch in diesem Falle wird das Halbleitersubstrat 21 für eine schräge Ionenimplanta­ tion gedreht, ähnlich wie beim oben beschriebenen Schritt des Bildens der n-Störstellenschichten niedriger Konzentration 31. Die p-Verunreinigung für diese Implantation sind hauptsächlich Bor-Ionen (B⁺), alternativ können aber BF2-Ionen verwendet werden. Wenn Bor-Ionen verwendet werden, werden die Implan­ tationsbedingungen so eingestellt, daß die Implantationsenergie 10 bis 30 keV, die Dosis 5×1012 bis 5×1013 cm-2 und der Neigungswinkel 20 bis 60° beträgt. Wenn BF2-Ionen verwendet werden, muß allerdings die Implantationsenergie 30 bis 60 keV betragen.
Dann wird die Resistschicht 33 entfernt, und danach wird eine Oxidschicht auf die gesamte Oberfläche des Halbleitersubstrates 21 mit einer Dicke von etwa 2000 Å abgeschieden. Danach wird diese Oxidschicht anisotrop geätzt, wodurch Seitenwand-Spacer 34 und 35 auf den jeweiligen Seitenwänden 28 und 29 der Gate­ elektrode gebildet werden (Fig. 9D). Bei dieser Ausführungs­ form werden die Konzentrationsverteilungen der Störstel­ lenschichten im Source- und Drain-Gebiet ohne thermische Dif­ fusion gesteuert, und daher ist es nicht notwendig, die Breite der Seitenwand-Spacer 34 und 35 wegen des Unterschiedes der thermischen Diffusionskoeffizienten der implantierten Störstel­ lenionen unterschiedlich zu machen. Es ist daher möglich, die Seitenwand-Spacer 34 und 35 gleichzeitig zu bilden.
Nachdem die Seitenwand-Spacer 34 und 35 gebildet wurden, wird die Oberfläche über der n-Wanne 23 wieder vollständig mit einer Resistschicht 36 bedeckt, und das Halbleitersubstrat 21 wird so gedreht, daß Phosphor-Ionen bezüglich der Oberfläche des Halb­ leitersubstrates 21 unter Nutzung der Gateelektrode 28 und der Seitenwand-Spacer 34 als Masken schräg implantiert werden, um ein Paar von n-Störstellenschichten mittlerer Konzentration 37 zu bilden (Fig. 9E). Zu diesem Zeitpunkt werden die Ionenim­ plantationsbedingungen so eingestellt, daß die Implantations­ energie 20 bis 150 keV, vorzugsweise 100 keV, die Dosis 1×1013 bis 5×1014 cm-2 (wenigstens größer als die zur Bil­ dung der n-Störstellenschichten 31 und vorzugsweise etwa 1×1014 cm-2) und der Neigungswinkel bezüglich der Oberfläche des Halbleitersubstrates 21 20 bis 60°, vorzugsweise 45°, entspre­ chend der Breite der Seitenwand-Spacer 34 etc. beträgt.
Dann werden die Gateelektroden 28 und die Seitenwand-Spacer 34 wieder als Masken für eine im wesentlichen senkrechte Implanta­ tion von Arsen-Ionen in die Oberfläche des Halbleitersubstrates 21, das zu diesem Zeitpunkt mit einem Neigungswinkel von etwa 7° gegenüber der Normalen fixiert ist, um Kanalbildungseffekte zu vermeiden, verwendet, wodurch ein Paar von n-Störstellen­ schichten hoher Konzentration 38 gebildet wird (Fig. 9F). Zu diesem Zeitpunkt werden die Bedingungen der Ionenimplantation so gewählt, daß die Implantationsenergie 30 bis 80 keV, vor­ zugsweise etwa 50 keV, und die Dosis 1×1015 bis 1×1016 cm-2, vorzugsweise 5×1015 cm-2, beträgt.
Dann wird die Resistschicht 36 entfernt und danach die Oberflä­ che über der p-Wanne 22 insgesamt mit einer Resistschicht 39 bedeckt, und das Halbleitersubstrat 21 wird für eine schräge Implantation von Bor-Ionen oder BF2-Ionen in die Oberfläche der n-Wanne 23 unter Nutzung der Gateelektrode 29 und des Seiten­ wand-Spacers 35 als Masken gedreht, wodurch p-Störstellen­ schichten mittlerer Konzentration 40 gebildet werden (Fig. 9G). Die Implantationsbedingungen für die Bor-Ionen werden so eingestellt, daß die Implantationsenergie 10 bis 30 keV, die Dosis 1×1013 bis 1×1014 cm-2 und der Neigungswinkel bezüg­ lich der Oberfläche des Halbleitersubstrates 21 20 bis 60° beträgt. Im Falle von BF2-Ionen muß nur die Implantationsener­ gie auf 20 bis 60 keV verändert werden, während die anderen Bedingungen denen für den Fall von Bor-Ionen entsprechen können.
Dann werden die Gateelektrode 29 und der Seitenwand-Spacer 35 wieder als Masken für eine im wesentlichen senkrechte Implan­ tation von Bor-Ionen oder BF2-Ionen bezüglich des Halbleiter­ substrates 21 mit einer Neigung von etwa 7° von der Normalen zur Verhinderung von Kanalbildungseffekten benutzt, wodurch p-Störstellenschichten hoher Konzentration 41 gebildet werden (Fig. 9H). Was die Ionenimplantationsbedingungen angeht, wird die Dosis zu 1×1015 bis 1×1016 cm-2 gewählt, während die Implantationsenergie etwa dem oben beschriebenen Fall entspricht.
Danach wird bei 900°C für etwa 30 Minuten eine Wärmebehandlung ausgeführt, um die entsprechenden Störstellenschichten zu akti­ vieren, wodurch Source-Gebiete 42 und 43 sowie Drain-Gebiete 44 und 45 mit einem Dreifach-Diffusions-Aufbau fertiggestellt werden. Dann werden mittels CVD Oxidschichten abgeschieden, um Zwischenschichtisolierfilme 46 zu bilden, und leitende Verdrah­ tungsschichten 47 aus Aluminium oder ähnlichen werden gebildet, um den in Fig. 9I gezeigten Aufbau zu erhalten.
Die Erfindung wird auf die gleichzeitige Bildung von n-Kanal- und p-Kanal-MOSFETs auf dem gleichen Halbleitersubstrat 21 an­ gewendet, wie oben in Bezug auf die dargestellte Ausführungs­ form beschrieben wurde, wodurch es möglich ist, n-Kanal- und p-Kanal-MOSFETs mit Dreifach-Diffusionsaufbau unter Nutzung von Seitenwand-Spacern 34 und 35 gleicher Breite ohne Beachtung des Unterschiedes der thermischen Diffusionskoeffizienten von Phosphor-Ionen und Bor-Ionen oder ähnlichem zu bilden. Daher ist es möglich, die Seitenwand-Spacer 34 und 35 gleichzeitig zu bilden, wodurch sich die Herstellung vereinfacht. Der entspre­ chend der Erfindung erzeugte Aufbau, der sowohl n-Kanal- als auch p-Kanal-MOSFETs auf dem gleichen Halbleitersubstrat ein­ schließt, ist zur Ausbildung einer CMOS-Einrichtung für einen DRAM, einer BiCMOS-Einrichtung für einen DRAM oder einen Mikro­ computer, das heißt einer Einrichtung, die einen npn-Bipolar­ transistor, einen n-Kanal-MOSFET und einen p-Kanal-MOSFET, einer CBiCMOS-Einrichtung, das heißt einer Einrichtung, die einen npn- oder pnp-Bipolartransistor, einen n-Kanal-MOSFET und p-Kanal-MOSFET enthält, oder ähnlichem anwendbar.
Bei der Ausführungsform wurde ein CMOSFET mit einem p-Kanal- MOSFET und einem n-Kanal-MOSFET mit Dreischicht-LDD-Struktur beschrieben, es ist jedoch auch möglich, die Erfindung auf die Herstellung von CMOSFETs mit anderem Aufbau anzuwenden, indem die Ionenimplantationsschritte entsprechend modifiziert werden.
Beispielsweise kann die Erfindung auf ein Verfahren zur Her­ stellung eines CMOSFET mit einem n-Kanal-MOSFET mit einer Zweischicht-LDD-Struktur und einem p-Kanal-MOSFET mit einer Einfach-Source/Drain-Struktur nach Fig. 10 wie folgt ange­ wendet werden. Zuallererst wird, wie in Fig. 9B gezeigt, das Gebiet über der n-Wanne 23 vollständig mit einer Resistschicht 30 bedeckt und das Halbleitersubstrat 21 so gedreht, daß Phosphorionen bezüglich der Oberfläche des Halbleitersubstra­ tes 21 unter Nutzung der Gateelektrode 28 als Maske schräg implantiert werden, wodurch ein Paar von n-Störstellenschichten 31 niedriger Konzentration gebildet wird.
Dann wird die Resistschicht 30 entfernt, und danach wird eine Oxidschicht mit einer Dicke von etwa 2000 Å auf die gesamte Oberfläche des Halbleitersubstrates 21 abgeschieden. Danach wird diese Oxidschicht anisotrop geätzt, wodurch Seitenwand- Abstandshalter (Spacer) 34 und 35 auf entsprechenden Seiten­ wänden der Gateelektroden 28 und 29 gleichzeitig gebildet werden, wie in Fig. 9D gezeigt.
Danach wird, wie in Fig. 9F gezeigt, die Oberfläche über der n-Wanne 23 wieder vollständig mit einer Resistschicht 36 be­ deckt, und Phosphorionen werden im wesentlichen senkrecht zur Oberfläche des Halbleitersubstrates 21 unter Nutzung der Gateelektrode 28 und der Seitenwand-Spacer 34 als Masken implantiert, um ein Paar von n-Störstellenschichten 39 hoher Konzentration zu bilden.
Dann wird die Resistschicht 36 entfernt und danach die gesamte Oberfläche über der p-Wanne 22 mit einer Resistschicht 39 be­ deckt, und Ionen werden im wesentlichen senkrecht zum Halblei­ tersubstrat 21 unter Nutzung der Gateelektrode 29 und der Seitenwand-Spacer 35 als Masken implantiert, wodurch p-Stör­ stellenschichten hoher Konzentration 41 erzeugt werden, wie in Fig. 9H gezeigt.
Danach können - unter Bezugnahme auf Fig. 9I - die gleichen Schritte wie bei der oben beschriebenen Ausführungsform ausge­ führt werden.
Durch die oben beschriebenen Schritte kann ein CMOSFET mit einem n-Kanal-MOSFET mit einer Zweischicht-LDD-Struktur und einem p-Kanal-MOSFET mit einer Einschicht-Source/Drain-Struktur ohne jeden Schritt einer thermischen Diffusion erzeugt werden.
Das Konzept der Erfindung kann ebenso auf Zweischicht-LDD- MOSFETs wie auf Dreischicht-LDD-MOSFETs angewendet werden. Die Fig. 11A bis 11F sind Querschnittsdarstellungen, die aufeinanderfolgend grundsätzliche Schritte eines Verfahrens zur Herstellung eines LDD-MOSFET mit Zweifach-Diffusions-Struk­ tur nach einer Ausführungsform zeigen.
Zuerst wird ein (nicht gezeigtes) Elementisolationsgebiet auf einem p-Halbleitersubstrat 111 gebildet, und in seinen Kanal wird eine Verunreinigung implantiert, um die Schwellspannung einzustellen. Dann werden aufeinanderfolgend eine thermische Oxidschicht und eine polykristalline Siliziumschicht gebildet, um eine Gateisolierschicht 113 bzw. eine Gateelektrode 114 zu bestimmen. Danach wird zur Musterbildung ein Resistmaterial aufgebracht, und dann wird die polykristalline Siliziumschicht anisotrop geätzt, um die Gateelektrode 114 zu bilden (Fig. 11A).
Dann wird auf der gesamten Oberfläche des Halbleitersubstrates 111 mittels CVD eine Oxidschicht 117a gebildet (Fig. 11B) und anisotrop geätzt, um Seitenwand-Spacer 117 zu bilden (Fig. 11C).
Dann werden die Gateelektrode 114 und die Seitenwand-Spacer 117 als Masken bei einer schrägen Implantation einer n-Verunreini­ gung wie z. B. Phosphor oder Arsen mit einer Neigung von 45° zur Oberfläche des Halbleitersubstrates 111 verwendet, um ein Paar von n-Störstellenschichten 115c und 116c niedriger Konzentra­ tion zu bilden (Fig. 11D). Bei dieser schrägen Ionenimplanta­ tion muß das Halbleitersubstrat 111 in einer Ebene parallel zu seiner Oberfläche gedreht werden, während es der Ionenimplanta­ tion ausgesetzt wird.
Danach werden die Gateelektroden 114 und die Seitenwand-Spacer 117 wieder als Masken bei der Implantation einer n-Verunreini­ gung wie z. B. Arsen mit einer Dosis von 1015 cm-2 im wesentli­ chen senkrecht zur Oberfläche des Halbleitersubstrates 111 ver­ wendet, um n-Störstellenschichten 115a und 116a hoher Konzen­ tration zu bilden, wie in Fig. 11E gezeigt. In diesem Falle sollte die Richtung der Ionenimplantation etwa 7° gegen die Normale geneigt sein, um eine Kanalbildung zu vermeiden.
Danach wird eine Wärmebehandlung ausgeführt, um die implantier­ ten Störstellen zu aktivieren, wodurch schließlich Source- Drain-Gebiete 115 und 116 erhalten werden, die die in Fig. 11F gezeigten Störstellenprofile aufweisen.
Beim beschriebenen Verfahren entsprechend der Erfindung können die n-Störstellenschichten niedriger Konzentration 115c und 116c und n-Störstellenschichten hoher Konzentration 115a und 116a mit einer Störstellenverteilung entsprechend vorbestimm­ ter Profile ohne einen thermischen Diffusionsschritt ver­ gleichsweise leicht gebildet werden.

Claims (15)

1. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer Gateelektrode (14) auf einem Halbleitersubstrat (11) eines ersten Leitungstyps mit einer Hauptoberfläche mit einer Gateisolierschicht (13) dazwischen,
Bilden einer Störstellenschicht niedriger Konzentration (15c, 16c) durch schräge Implantation einer Verunreinigung des zweiten Leitungstyps unter einem vorbestimmten Winkel zur Hauptoberfläche des Halbleitersubstrates (11) unter Nutzung der Gateelektrode (14) als Maske,
Bilden von Seitenwand-Spacern (17) auf den Seitenwänden der Gateelektrode (14),
Bilden einer Störstellenschicht mittlerer Konzentration (15b, 16b) durch schräge Implantation einer Verunreinigung des zweiten Leitungstyps unter einem vorbestimmten Neigungswinkel bezüglich der Oberfläche des Halbleitersubstrates unter Nutzung der Gateelektrode (14) und der Seitenwand-Spacer (17) als Masken und
Bilden einer Störstellenschicht hoher Konzentration (15a, 16a) durch im wesentlichen senkrechtes Implantieren einer Verunrei­ nigung des zweiten Leitungstyps in die Oberfläche des Halblei­ tersubstrates (11) unter Nutzung der Gateelektrode (14) und der Seitenwand-Spacer (17) als Masken.
2. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der zwischen der Rich­ tung der Störstellenimplantation und Oberfläche des Halblei­ tersubstrates (11) eingeschlossene Winkel mindestens 20° und nicht mehr als 60° bei beiden Schritten der Bildung der Stör­ stellenschicht niedriger Konzentration (15c, 16c) und der Störstellenschicht mittlerer Konzentration (15b, 16b) beträgt.
3. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Richtung der Störstellenimplantation im Schritt der Herstellung der Stör­ stellenschicht hoher Konzentration (15a, 16a) von der Normalen auf die Oberfläche des Halbleitersubstrates (11) um einen Winkel von etwa 7°, der der minimale Neigungswinkel zur Verhin­ derung von Kanalbildung ist, geneigt ist.
4. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Leitungstyp der p-Typ und der zweite Leitungstyp der n-Typ ist, und daß die Dosis der n-Störstellen in den Schritten der Bildung der Störstellenschicht niedriger Konzentration (15c, 16c), der Störstellenschicht mittlerer Konzentration (15b, 16b) und der Störstellenschicht hoher Konzentration (15a, 16a) etwa 1013 cm-2, etwa 1014 cm-2 bzw. etwa 1015 cm-2 beträgt.
5. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Halbleitersubstrat (11) zum Implantieren der Störstellen in den Schritten der Bildung der Störstellenschicht niedriger Konzen­ tration (15c, 16c) und der Störstellenschicht mittlerer Konzen­ tration (15b, 16b) in einer zu seiner Oberfläche parallelen Ebene gedreht wird.
6. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Präparieren eines p-Halbleitersubstrates (11),
Bilden einer Gateelektrode (14) auf der Hauptoberfläche des Halbleitersubstrates (11) mit einer Gateisolierschicht (13) da­ zwischen,
Bilden einer Störstellenschicht niedriger Konzentration (15c, 16c) unter Drehung des Halbleitersubstrates (11) in einer zu seiner Oberfläche parallelen Ebene und mittels Implantation einer n-Verunreinigung unter einem Neigungswinkel von mindestens 20° und nicht mehr als 60° mit Bezug auf die Ober­ fläche des Halbleitersubstrates (11) mit einer Dosis von etwa 1013 cm-2 unter Nutzung der Gateelektrode (14) als Maske,
Abscheiden einer Oxidschicht (17a) auf der gesamten Oberfläche des Halbleitersubstrates (11) und anisotropes Ätzen derselben zur Bildung eines Seitenwand-Spacers (17) auf einer Seitenwand der Gateelektrode (14),
Bilden einer Störstellenschicht mittlerer Konzentration (15b, 16b) durch Drehen des Halbleitersubstrates (11) in einer zu seiner Oberfläche parallelen Ebene und Implantieren einer n-Verunreinigung unter einem Neigungswinkel von mindestens 20° und nicht mehr als 60° mit Bezug auf die Oberfläche des Halbleitersubstrates (11) mit einer Dosis von etwa 1014 cm-2 unter Nutzung der Gateelektrode (14) und des Seitenwand-Spacers (17) als Masken und
Bilden einer Störstellenschicht hoher Konzentration (15a, 16a) durch Implantation einer n-Verunreinigung unter einem Neigungs­ winkel von etwa 7° mit Bezug auf die Normale zur Oberfläche des Halbleitersubstrates (11) unter Nutzung der Gateelektrode (14) und des Seitenwand-Spacers (17) als Masken.
7. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Präparieren eines Halbleitersubstrates (21) mit einem Wannenbe­ reich eines ersten Leitungstyps (22) und einem Wannenbereich eines zweiten Leitungstyps (23), die durch eine Isolierschicht (24) isoliert sind,
Bilden von Gateelektroden (28, 29) auf den jeweiligen Oberflä­ chen des Wannengebietes des ersten Leitungstyps (22) und des Wannengebietes des zweiten Leitungstyps (23) mit einer Gate­ isolierschicht dazwischen,
Bilden einer Störstellenschicht des ersten Leitungstyps niedriger Konzentration (32) durch Bedecken nur des Wannenge­ bietes des ersten Leitungstyps (22) mit einer Maske (33) und Implantieren einer Verunreinigung des ersten Leitungstyps aus einer Richtung, die einen vorbestimmten Winkel mit der Ober­ fläche des Halbleitersubstrates (21) einschließt, unter Ver­ wendung der Gateelektrode (29) als Maske,
gleichzeitiges Bilden von Seitenwand-Spacern (34, 35) auf ent­ sprechenden Seitenwänden der Gateelektroden (28, 29),
Bilden einer Störstellenschicht mit hoher Konzentration des ersten Leitungstyps (41) durch Bedecken nur des Wannengebietes des ersten Leitungstyps (22) mit einer Maske (39) und Implan­ tieren von Verunreinigungen des ersten Leitungstyps aus einer Richtung, die im wesentlichen senkrecht zur Oberfläche des Halbleitersubstrates (21) ist,
Bilden einer Störstellenschicht hoher Konzentration des zweiten Leitungstyps (38) durch Bedecken nur des Wannengebietes des zweiten Leitungstyps (23) mit einer Maske (36) und Implantieren von Störstellen des zweiten Leitungstyps aus einer Richtung, die im wesentlichen senkrecht zur Oberfläche des Halbleitersub­ strates (21) ist.
8. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Präparieren eines Halbleitersubstrates (21) mit einem p-Wannen­ gebiet (22) und einem n-Wannengebiet (23), die durch eine Iso­ lierschicht (24) isoliert sind,
Bilden von Gateelektroden (28, 29) auf den jeweiligen Oberflä­ chen des p-Wannengebietes (22) und des n-Wannengebietes (23) mit einer Gateisolierschicht dazwischen,
Bilden einer n-Störstellenschicht niedriger Konzentration (31) durch Bedecken nur des n-Wannengebietes (23) mit einer Maske (30) und Implantieren von n-Störstellen aus einer Richtung, die einen vorbestimmten Winkel mit der Oberfläche des Halbleiter­ substrates (21) einschließt, unter Verwendung der Gateelektrode (28) als Maske,
Bilden einer p-Störstellenschicht niedriger Konzentration (32) durch Bedecken nur des p-Wannengebietes (22) mit einer Maske (33) und Implantieren von p-Störstellen aus einer Richtung, die einen vorbestimmten Winkel mit der Oberfläche des Halbleiter­ substrates (21) einschließt, unter Nutzung der Gateelektrode (29) als Maske,
gleichzeitiges Bilden von Seitenwand-Spacern (34, 35) auf ent­ sprechenden Seitenwänden der Gateelektroden (28, 29),
Bilden einer n-Störstellenschicht mittlerer Konzentration (37) durch Bedecken nur des n-Wannengebietes (22) mit einer Maske (36) und Implantieren von n-Störstellen aus einer Richtung, die einen vorbestimmten Neigungswinkel mit der Oberfläche des Halb­ leitersubstrates (21) bildet, unter Nutzung der Gateelektrode (28) und des Seitenwand-Spacers (34) als Maske,
Bilden einer n-Störstellenschicht hoher Konzentration (38) durch Umstellen der Implantationsrichtung auf eine im wesentli­ chen zur Oberfläche des Halbleitersubstrates (21) senkrechte und Umstellen der Implantationsdosis von n-Störstellen bei gleichzeitig andauernder Bedeckung des n-Wannengebietes (23) mit der Maske (36),
Bilden einer p-Störstellenschicht mittlerer Konzentration (40) durch Bedecken nur des p-Wannengebietes (22) mit einer Maske (39) und Implantieren von p-Störstellen aus einer Richtung, die einen vorbestimmten Neigungswinkel mit der Oberfläche des Halb­ leitersubstrates (21) bildet, unter Nutzung der Gateelektrode (29) und des Seitenwand-Spacers (35) als Masken, und
Bilden einer p-Störstellenschicht hoher Konzentration (41) durch Umstellen der Implantationsrichtung auf eine Richtung im wesentlichen senkrecht zur Oberfläche des Halbleitersubstrates (21) und weiteres Umstellen der Implantationsdosis von p-Stör­ stellen unter fortgesetzter Bedeckung nur des p-Wannengebietes (22) mit der Maske (39).
9. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Bilden einer Gateelektrode (114) auf einem ersten Halbleiter­ substrat (111) mit einer Hauptoberfläche mit einer Gateisolier­ schicht (113) dazwischen,
Bilden von Seitenwand-Spacern (117) auf Seitenwänden der Gate­ elektrode (114),
Bilden einer Störstellenschicht niedriger Konzentration (115c, 116c) durch schräge Implantation von Störstellen des zweiten Leitungstyps mit einem vorbestimmten Neigungswinkel bezüglich der Oberfläche des Halbleitersubstrates (111), unter Nutzung der Gateelektrode (114) und des Seitenwand-Spacers (117) als Masken, und
Bilden einer Störstellenschicht hoher Konzentration (115a, 116a) durch im wesentlichen senkrechte Implantation von Stör­ stellen des zweiten Leitungstyps in die Oberfläche des Halblei­ tersubstrates (111) unter Nutzung der Gateelektrode (114) und des Seitenwand-Spacers (117) als Masken.
10. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der von der Implanta­ tionsrichtung und der Oberfläche des Halbleitersubstrates (111) eingeschlossene Winkel mindestens 20° und nicht mehr als 60° in jedem der Schritte der Bildung einer Störstellenschicht niedri­ ger Konzentration (115c, 116c) ist.
11. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Richtung der Störstellenimplantation im Schritt des Herstellens der Störstellenschicht hoher Konzentration (115a, 116a) gegenüber der Normalen auf der Oberfläche des Halbleitersubstrates (111) um einen Winkel von etwa 7°, der der minimale Neigungswinkel zur Verhinderung einer Kanalbildung ist, geneigt ist.
12. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß der erste Leitungstyp, der p-Typ und der zweite Leitungstyp der n-Typ sind, und daß die Dosen bei der Implantation von n-Stör­ stellen bei den Schritten der Bildung von Störstellenschichten niedriger Konzentration (115c, 116c) bzw. der Störstellenschichten hoher Konzentration (115a, 116) etwa 1013 cm-2 bzw. etwa 1015 cm-2 sind.
13. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß das Halbleitersubstrat (111) in einer zu seiner Oberfläche parallelen Ebene gedreht wird, um in den Schritten der Bildung der Störstellenschichten niedriger Konzentration (115c, 116c) Störstellen zu implantieren.
14. Verfahren zur Herstellung einer Halbleitereinrichtung mit einer Dreifach-Verunreinigungsdiffusionsschicht auf einem Halb­ leitersubstrat (11) eines ersten Leitungstyps mit einer Haupt­ oberfläche mit den Schritten:
Bilden einer Gateisolierschicht (13) auf dem Substrat und Bil­ den einer Gateelektrode (14) auf der Isolierschicht (13),
Bilden eines Seitenwand-Spacers auf einer Seitenwand der Gate­ elektrode und
Bilden von Störstellenschichten niedriger Konzentration, mitt­ lerer Konzentration und hoher Konzentration (15a, 15b, 15c, 16a, 16b, 16c) in der Hauptoberfläche des Substrates, wobei die Störstellenschicht niedriger Konzentration (15c, 16c) unterhalb und in etwa ausgerichtet mit der Gateelektrode (14) ist und die Störstellenschicht mittlerer Konzentration (15b, 16b) unterhalb und in etwa ausgerichtet mit einander gegenüberliegenden Seiten des Seitenwand-Spacers (17) ist,
wobei mindestens eine der Störstellenschichten niedriger, mitt­ lerer und hoher Konzentration (15a, 15b, 15c, 16a, 16b, 16c) in einem vorhergehenden Schritt durch schräge Störstellen­ implantation gebildet wird.
15. Verfahren zur Herstellung einer Halbleitereinrichtung mit einer Mehrfach-Störstellendiffusionsschicht auf einem Halblei­ tersubstrat (11) eines ersten Leitungstyps mit einer Hauptober­ fläche mit den Schritten:
Bilden einer Gateisolierschicht (13) auf dem Substrat und Bil­ den einer Gateelektrode (14) auf der Isolierschicht (13),
Bilden eines Seitenwand-Spacers (17) auf einer Seitenwand der Gateelektrode (14) und danach
Bilden von Störstellenschichten niedriger Konzentration und hoher Konzentration (15a, 15c, 16a, 16c) in der Hauptoberfläche des Substrates (11), wobei die Störstellenschicht niedriger Konzentration (15c, 16c) unterhalb und in etwa ausgerichtet mit den Kanten des Seitenwand-Spacers (17) der Gateelektrode (14) und in etwa ausgerichtet mit der Gateelektrode (14) angeordnet ist und die Störstellenschicht (15a, 16a) hoher Konzentration in etwa mit einer Seite des Seitenwand-Spacers (17) ausgerich­ tet ist,
wobei eine der Störstellenschichten (15a, 15b, 15c, 16a, 16b, 16c) in einem vorangehenden Schritt durch schräge Störstellen­ implantation gebildet wird.
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