DE10210434A1 - Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttranistoren - Google Patents

Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttranistoren

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Abstract

Das erfindungsgemäße Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal-Feldeffekttransistoren sieht folgende Schritte vor. In Isolationsgräben (8) wird eine thermische Oxidschicht (10) aufgebracht. Anschließend wird eine TEOS Oxidschicht (15) und ein Nitrid Liner (19) aufgebracht. In einem weiteren Schritt wird im Bereich, in dem ein n-Kanal-Feldeffekttransistor erzeugt werden soll, eine Maske (22) aufgebracht. Der Nitrid Liner (19) wird um die Maske (22) herum entfernt. Schließlich wird auch die Maske (22) entfernt. Dadurch werden die Eigenschaften der n-Kanal-Feldeffekttransistoren verbessert, ohne dass die Eigenschaften der p-Kanal-Feldeffekttransistoren verschlechtert werden.

Description

  • Die Erfindung betrifft ein Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttransistoren.
  • Für die Isolation von aktiven Gebieten auf Halbleiterbausteinen wird in zunehmendem Maße die sogenannte Shallow-Trench- Isolation (STI) eingesetzt. Insbesondere bei den neueren Speichergenerationen (beginnend mit 16 M bis zum heutigen 512 M DRAM) und bei neuen Generationen von Logikbausteinen wird die STI vermehrt eingesetzt. Der Prozessablauf nach dem Stand der Technik für die STI besteht darin, dass zunächst ein Graben (Shallow-Trench) in das Silizium Substrat geätzt wird, danach wird der Graben zum Teil mit Oxid (TEOS oder HDP) ausgefüllt und planarisiert, bis nur das Isolationsoxid im Graben verbleibt. Ein Nitrid Liner, der vor dem Oxid abgeschieden wurde, um den Untergrund bei der weiteren Prozessierung zu schützen, steht nach der STI am Isolationsrand von jedem Transistor. Bisher wurde ein Nitrid Liner vollständig an alle Transistoren angebracht. Dies führte zwar zu verbesserten Eigenschaften bei den n-Kanal Transistoren. Beim chemical mechanical polishing (CMP) setzen sich aber Kalium-Ionen ab und verkürzen den Kanal, was bei p-Kanal Transistoren einen Durchbruch (punch trough) und eine Degradierung der p-Kanal Transistoren zur Folge hatte. Deshalb wurde in jüngerer Zeit auf den Nitrid Liner völlig verzichtet, wobei allerdings der positive Effekt auf die n-Kanal Transistoren verloren ging.
  • Eine Aufgabe der Erfindung ist es daher, ein Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttransistoren anzugeben, das sowohl die Vorteile eines Nitrid Liners für n-Kanal Transistoren ausnutzt als auch keine Verschlechterung für p-Kanal Transistoren mit sich bringt.
  • Die Aufgabe wird durch ein Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttransistoren mit den Merkmalen gemäß den unabhängigen Patentansprüchen 1, 6 und 8 gelöst.
  • Durch die erfindungsgemäße Lösung ergeben sich zudem eine Verbesserung der Speicherdauer der Speicherzellen und eine Erhöhung der Einsatzspannung des Auswahltransistors, was ein cell to bitline leakage reduziert.
  • Das erfindungsgemäße Verfahren gemäß Patentanspruch 1 zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttransistoren, weist folgende Schritte auf. In auf einem Substrat vorhandenen Isolationsgräben wird eine erste Oxidschicht aufgebracht. Anschließend wird eine weitere Oxidschicht und eine Nitrid Schicht aufgebracht. In einem weiteren Schritt wird im Bereich, in dem ein n-Kanal Feldeffekttransistor erzeugt werden soll, eine Maske aufgebracht. Die Nitrid Schicht wird um die Maske herum entfernt. Schließlich wird auch die Maske entfernt.
  • Das erfindungsgemäße Verfahren gemäß Patentanspruch 6 zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttransistoren, weist folgende Schritte auf. In auf einem Substrat vorhandenen Isolationsgräben wird eine Oxid Schicht und darüber eine Nitrid Schicht aufgebracht. Anschließend wird eine Maskierung aufgebracht und die Nitrid Schicht entsprechend der Maskierung entfernt. Schließlich wird auch die Maskierung entfernt.
  • Das erfindungsgemäße Verfahren gemäß Patentanspruch 8 zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttransistoren, weist folgende Schritte auf. In auf einem Substrat vorhandenen Isolationsgräben wird eine Oxid Schicht und eine Nitrid Schicht und darüber eine weitere Oxid Schicht aufgebracht. Anschließend wird eine Resist-Maske aufgebracht und die weitere Oxid Schicht entsprechend der Resist-Maske entfernt. In einem weiteren Schritt wird die Nitrid Schicht in dem Bereich, in dem die weitere Oxid Schicht entfernt wurde, ebenfalls entfernt.
  • Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen.
  • Bei dem Verfahren nach Patentanspruch 2 ist die Oxidschicht eine thermische Oxidschicht.
  • Bei der Weiterbildung gemäß Patentanspruch 3 ist die weitere Oxidschicht eine HDP-TEOS-Schicht.
  • Bei der Weiterbildung gemäß Patentanspruch 4 wird die weitere Oxidschicht derart aufgebracht, dass sie an den Wänden der Isolationsgräben dünner als auf den horizontalen Flächen der Isolationsgräben ist.
  • Bei dem Verfahren gemäß Patentanspruch 5 wird die Nitrid Schicht mittels einer Trockenätzung entfernt.
  • Bei der Weiterbildung gemäß Patentanspruch 7, wird zur Erzeugung der Maskierung auf die Nitrid Schicht eine weitere Oxid Schicht aufgebracht. In einem Bereich, in dem ein n-Kanal Feldeffekttransistor erzeugt werden soll, wird anschließend eine Resist-Maske aufgebracht und in die weitere Oxid Schicht um die Resist-Maske herum N2 oder BF2 implantiert. Anschließend wird die Resist-Maske und die mit N2 oder BF2 implantierte weitere Oxid Schicht entfernt.
  • Bei der Weiterbildung gemäß Patentanspruch 9 wird der die Resist-Maske entfernt.
  • Bei der Weiterbildung gemäß Patentanspruch 10 wird der Rest der weiteren Oxid Schicht entfernt.
  • Bei der Weiterbildung gemäß Patentanspruch 11 wird die Oxid Schicht mittels nasschemischen Ätzens entfernt.
  • Bei der Weiterbildung gemäß Patentanspruch 12 wird an Stelle der weiteren Oxid Schicht (20) eine Poly-Si Schicht verwendet.
  • Das Verfahren gemäß Patentanspruch 13 kann für die Herstellung eines Speicherbausteins, insbesondere eines dynamic random access memory, verwendet werden.
  • Im Folgenden wird die Erfindung anhand von 26 Figuren weiter erläutert. Sämtliche Figuren stellen einen Ausschnitt eines Halbleiterbausteins im Querschnitt dar.
  • Fig. 1 zeigt den Grundaufbau eines Halbleiterbausteins bei einer ersten Ausführungsform der Erfindung.
  • Fig. 2 zeigt den Aufbau des Halbleiterbausteins mit Isolationsgraben bei der ersten Ausführungsform der Erfindung.
  • Fig. 3 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Schicht thermischen Oxids bei der ersten Ausführungsform der Erfindung.
  • Fig. 4 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer HDP-TEOS Schicht bei der ersten Ausführungsform der Erfindung.
  • Fig. 5 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Nitrid Liners bei der ersten Ausführungsform der Erfindung.
  • Fig. 6 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Maske bei der ersten Ausführungsform der Erfindung.
  • Fig. 7 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Nitrid Liners bei der ersten Ausführungsform der Erfindung.
  • Fig. 8 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen der Maske bei der ersten Ausführungsform der Erfindung.
  • Fig. 9 zeigt den Grundaufbau eines Halbleiterbausteins bei einer zweiten Ausführungsform der Erfindung.
  • Fig. 10 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines thermischen Oxids und anschließend eines Nitrid Liners bei der zweiten Ausführungsform der Erfindung.
  • Fig. 11 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Oxid Liners bei der zweiten Ausführungsform der Erfindung.
  • Fig. 12 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Lithographiemaske bei der zweiten Ausführungsform der Erfindung.
  • Fig. 13 zeigt den Aufbau des Halbleiterbausteins während des Implantierens von N2 oder BF2 in den Oxid Liner bei der zweiten Ausführungsform der Erfindung.
  • Fig. 14 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen der Lithographiemaske bei der zweiten Ausführungsform der Erfindung.
  • Fig. 15 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des mit N2 oder BF2 implantierten Oxid Liners bei der zweiten Ausführungsform der Erfindung.
  • Fig. 16 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Nitrid Liners bei der zweiten Ausführungsform der Erfindung.
  • Fig. 17 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des restlichen Oxid Liners bei der zweiten Ausführungsform der Erfindung.
  • Fig. 18 zeigt den Grundaufbau eines Halbleiterbausteins bei einer dritten Ausführungsform der Erfindung.
  • Fig. 19 zeigt den Aufbau des Halbleiterbausteins nach dem STI-Ätzen bei der dritten Ausführungsform der Erfindung.
  • Fig. 20 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Oxid Liners (AAOx-Abscheidung) und eines Nitrid Liners bei der dritten Ausführungsform der Erfindung.
  • Fig. 21 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Oxid- oder Poly-Si-Liners bei der dritten Ausführungsform der Erfindung.
  • Fig. 22 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Maske bei der dritten Ausführungsform der Erfindung.
  • Fig. 23 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Oxid Liners bei der dritten Ausführungsform der Erfindung.
  • Fig. 24 zeigt den Aufbau des Halbleiterbausteins nach dem dem Entfernen der Maske (Resist Strip) bei der dritten Ausführungsform der Erfindung.
  • Fig. 25 zeigt den Aufbau des Halbleiterbausteins nach dem Abätzen des Nitrid-Liners bei der dritten Ausführungsform der Erfindung.
  • Fig. 26 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des restlichen Oxid Liners bei der dritten Ausführungsform der Erfindung.
  • Im Folgenden werden die Figuren im Einzelnen beschrieben.
    • Erste Ausführungsform der Erfindung
  • Fig. 1 zeigt den Grundaufbau eines für die Anwendung des erfindungsgemäßen Herstellungsverfahrens geeigneten Halbleiterbausteins. Auf einem Substrat 1, in der Regel ist dies ein Silizium Substrat, ist ein Pad Nitrid 2 angeordnet. Im Substrat 1 sind zwei Vertiefungen 3 (Recess) vorhandenen, die zum Teil mit einer DT-Poly-Si Füllung 5 aufgefüllt sind. Zwischen und seitlich der beiden Vertiefungen 3 befindet sich das Substrat 1. Im unteren Bereich der Vertiefung 3 ist ein DT-(Deep Trench)-Collar 4 vorhanden.
  • In einem weiteren Prozessschritt wird in das Substrat 1 des Halbleiterbausteins ein Isolationsgraben 8 eingebracht. Dazu werden die DT-Poly-Si Füllung 5 und das Substrat 1, welches zwischen den beiden Vertiefungen 3 vorhanden ist, im Bereich der beiden Vertiefungen 3 zum Teil entfernt. In Fig. 2 ist der entsprechende Aufbau des Halbleiterbausteins mit einem Isolationsgraben 8 gezeigt. Das Entfernen der DT-Poly-Si Füllung 5 und des Substrats 1 kann mittels einer aus dem Stand der Technik hinlänglich bekannten Trockenätzung erfolgen.
  • Auf den Seitenwänden 8.1 und dem Boden 8.2 des Isolationsgrabens 8 wird in einem weiteren Prozessschritt eine dünne thermische Oxidschicht 10 abgeschieden. Fig. 3 gezeigt den Aufbau des Halbleiterbausteins nachdem das thermische Oxid 10 aufgebracht wurde.
  • Fig. 4 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer HDP-TEOS Schicht 15 (HDP-TEOS = high density plasma tetraethylorthosilicate). Die HDP-TEOS Schicht 15 bedeckt dabei das Pad Nitrid 2, die Seitenwände 8.1 und den Boden 8.2 des Isolationsgrabens 8.
  • Das Aufbringen der HDP-TEOS Schicht 15 erfolgt dabei derart, dass das HDP-TEOS auf horizontalen Flächen schneller als auf vertikalen Flächen wächst. Dies kann beispielsweise mittels Sputtern erfolgen. Am Ende ergibt sich ein Verhältnis der vertikalen zur horizontalen Schichtdicke von ca. 1 : 8. Die HDP-TEOS Schicht 15 dient dem Schutz beispielsweise der Kanten vor einer Beschädigung durch einen zu einem späteren Zeitpunkt erfolgenden trockenchemischen Ätzprozess.
  • Fig. 5 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines Nitrid Liners 19. Dieser bedeckt die HDP- TEOS Schicht 15.
  • In einem weiteren Prozessschritt wird in Bereichen, die später als n-Kanal Transistoren N-FET dienen sollen, eine Resist-Maske 22 aufgebracht. Fig. 6 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen der Maske 22. Bei der Maske 22 handelt es sich um eine lithographische Schicht zur partiellen Abdeckung des Nitrid Liners 19.
  • Fig. 7 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Nitrid Liners 19. Der Nitrid Liner 19 wird in diesem Prozessschritt lediglich dort entfernt, wo die Resist-Maske 22 den Nitrid Liner 19 nicht abdeckt.
  • Schließlich wird in einem weiteren Prozessschritt die Resist- Maske 22 entfernt. Der entsprechende Aufbau des Halbleiterbausteins nach dem Entfernen der Maske ist in Fig. 8 gezeigt. Damit wird erreicht, dass der Bereich für den n-Kanal Transistor N-FET den Nitrid Liner 19 aufweist, und dass der Bereich für den p-Kanal Transistor P-FET den Nitrid Liner 19 nicht aufweist.
  • Ein derartiger Aufbau hat zum einen den Vorteil, dass die Speicherzeit (retention time) erhöht werden kann. Zum anderen hat dieser Aufbau auch den Vorteil der höheren Einsatzspannungen der Transistoren. Als weiterer Vorteil ist die Vermeidung des frühzeitigen Durchbruchs (punch trough) an den p- Kanal Feldeffekttransistoren in der Peripherie eines DRAM anzusehen. Die positiven Eigenschaften der n-Kanal Feldeffekttransistoren im Zellfeld des DRAM bleiben jedoch erhalten.
    • Zweite Ausführungsform der Erfindung
  • Fig. 9 zeigt den Grundaufbau eines für die Anwendung des erfindungsgemäßen Herstellungsverfahrens geeigneten Halbleiterbausteins. Auf einem Substrat 1 ist ein Pad Nitrid 2 aufgebracht. Im Substrat 1 ist eine DT-Poly-Si Füllung 5 eingebettet, die einen Graben 8 aufweist. Im unteren Bereich der DT- Poly-Si Füllung 5 ist ein DT-Collar 4 vorhanden. Der Grundaufbau entspricht dem aus der ersten Ausführungsform gemäß Fig. 2.
  • In einem Prozessschritt wird auf der Oberseite der DT-Poly-Si Füllung 5 ein thermisches Oxid (AAOx) 10 abgeschieden. In einem weiteren Prozessschritt wird ein Nitrid Liner 19 auf der Schicht aus thermischem Oxid 10 abgeschieden. Fig. 10 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen des Nitrid Liners 19.
  • Fig. 11 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen einer Oxid-Maske in Form eines Oxid oder Poly-Si- Liners 20. Diese bedeckt den Nitrid Liner 19 flächig mit einer Schichtstärke von ca. 20-40 nm. Die Oxid-Maske 20 erstreckt sich zudem über dem Pad Nitrid 2.
  • Anschließend wird in Bereichen, die später als n-Kanal Transistoren N-FET dienen sollen, eine Resist-Maske 22 aufgebracht. Fig. 12 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen der Maske 22. Bei der Maske 22 handelt es sich um eine lithographische Schicht zur partiellen Abdeckung des Nitrid Liners 19. Die Bereiche, die später als p-Kanal Transistoren P-FET dienen sollen, bleiben unbedeckt.
  • Nun wird N2 oder BF2 in den Bereich des Oxid oder Poly-Si Liners 20, welcher nicht durch die Resist-Maske 22 abgedeckt ist, implantiert. Es entsteht ein mit N2 implantierter Oxid Liner 21 bzw. ein mit BF2 implantierter Poly-Si Liner 21. In Fig. 13 ist der Aufbau des Halbleiterbausteins nach dem Implantieren von N2 oder BF2 in den Oxid bzw. Poly-Si Liner 20 gezeigt.
  • In einem weiteren Prozessschritt wird die Resist-Maske 22 abgenommen. Der entsprechende Aufbau des Halbleiterbausteins nach dem Entfernen der Maske 22 ist in Fig. 14 dargestellt.
  • Fig. 15 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des mit N2 oder BF2 implantierten Oxid bzw. Poly-Si Liners 21. Durch die Implantierung von N2 oder BF2 in den Oxid bzw. Poly-Si Liner 20 wird die Ätzrate verändert. Während des Ätzens wird der Oxid bzw. Poly-Si Liner 20 wesentlich langsamer abgeätzt als der mit N2 oder BF2 implantierte Oxid bzw. Poly-Si Liner 21. Dadurch wird der Nitrid Liner 19 in den für die p-Kanal Transistoren P-FET vorgesehenen Bereichen freigelegt, während er in den für die n-Kanal Transistoren N- FET vorgesehenen Bereichen mit dem, wenn auch etwas dünneren, so doch noch ausreichend vorhandenen Oxid bzw. Poly-Si Liner 20 bedeckt bleibt. Der nicht mit N2 oder BF2 implantierte Oxid bzw. Poly-Si Liner 20 dient somit als Maske für den nachfolgenden Prozessschritt.
  • Im folgenden Ätzprozess wird der freigelegte Nitrid Liner 19 entfernt. Als Ätzprozess kommt wahlweise eine trockene oder nasse Ätzung in Frage. Beide Ätzprozesse sind aus dem Stand der Technik hinlänglich bekannt. Fig. 16 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Nitrid Liners 19.
  • Fig. 17 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des restlichen Oxid Liners 20.
  • Ein derartiger Aufbau hat, wie auch der in der ersten Ausführungsform der Erfindung beschriebene Aufbau, zum einen den Vorteil, dass die Speicherzeit erhöht werden kann. Zum anderen hat dieser Aufbau auch den Vorteil der höheren Einsatzspannungen der Transistoren. Als weiterer Vorteil ist die Erhöhung der Durchbruchspannung (punch trough voltage) an den p-Kanal Feldeffekttransistoren in der Peripherie eines DRAM anzusehen. Die positiven Eigenschaften der n-Kanal Feldeffekttransistoren im Zellfeld des DRAM bleiben jedoch erhalten.
    • Dritte Ausführungsform der Erfindung
  • Fig. 18 zeigt den Grundaufbau eines für die Anwendung des erfindungsgemäßen Herstellungsverfahrens geeigneten Halbleiterbausteins. Auf einem Substrat 1 ist ein Pad Nitrid 2 aufgebracht. Im Substrat 1 sind zwei nebeneinander liegende Vertiefungen 3 vorhandenen, die zum Teil mit einer DT-Poly-Si Füllung 5 aufgefüllt sind. Zwischen den beiden Vertiefungen 3 befindet sich ebenfalls das Substrat 1. Im unteren Bereich der Vertiefung 3 ist ein DT-Collar 4 vorhanden. Der Grundaufbau entspricht dem aus der ersten Ausführungsform gemäß der Fig. 1.
  • In einem weiteren Prozessschritt wird mittels einer STI- Ätzung ein Isolationsgraben 8 erzeugt. Fig. 19 zeigt den Aufbau des Halbleiterbausteins nach der STI-Ätzung. Der Aufbau entspricht denen aus der ersten und der zweiten Ausführungsform gemäß den Fig. 2 beziehungsweise 9.
  • Fig. 20 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen eines thermischen Oxid Liners 10 und eines Nitrid Liners 19. Dieser bedeckt den Oxid Liner 10 flächig.
  • Im nächsten Prozessschritt wird ein konformer Oxid- oder Poly-Si Liner 20 über dem Nitrid Liner 19 abgeschieden. Der entsprechende Aufbau nach Durchführung dieses Prozessschrittes ist in Fig. 21 gezeigt.
  • Anschließend wird in Bereichen, die später als n-Kanal Transistoren N-FET dienen sollen, eine Resist-Maske 22 aufgebracht. Fig. 22 zeigt den Aufbau des Halbleiterbausteins nach dem Aufbringen der Maske 22. Bei der Maske 22 handelt es sich um eine lithographische Schicht zur partiellen Abdeckung der Oxid-Schicht 20.
  • Insoweit stimmen die beiden Ausführungsformen zwei und drei der Erfindung im wesentlichen überein.
  • Nun wird mittels eines nasschemischen Ätzverfahrens der nicht durch die Resist-Maske 22 abgedeckte Teil des Oxid bzw. Poly- Si Liners 20 entfernt. Fig. 23 zeigt den Aufbau des Halbleiterbausteins nach dem partiellen Entfernen des Oxid bzw. Poly-Si Liners 20.
  • In einem weiteren Prozessschritt wird die Resist-Maske 22 entfernt. Der entsprechende Aufbau des Halbleiters nach dem Ausführen dieser Prozessschritte ist in Fig. 24 gezeigt. Der Nitrid Liner 19 befindet sich nunmehr nur noch unterhalb der Oxid Liners 20, also in dem Bereich, in dem später ein n- Kanal Transistor N-FET ausgebildet werden soll.
  • Anschließend wir der Nitrid Liner 19 an den Stellen, an denen er nicht vom Oxid Liner 20 abgedeckt ist, nasschemisch entfernt. Der sich ergebende Schichtenaufbau ist in Fig. 25 dargestellt.
  • Fig. 26 zeigt den Aufbau des Halbleiterbausteins nach dem Entfernen des restlichen Oxid bzw. Poly-Si Liners 20. Dieser Prozessschritt ist optional.
  • Der Aufbau gemäß der dritten Ausführungsform der Erfindung hat, wie auch der in der ersten und der zweiten Ausführungsform der Erfindung beschriebene Aufbau, zum einen den Vorteil, dass die Speicherzeit erhöht werden kann. Zum anderen hat dieser Aufbau auch den Vorteil der höheren Einsatzspannungen der Transistoren. Als weiterer Vorteil ist die Vermeidung eines frühzeitigen Durchbruchs an den p-Kanal Feldeffekttransistoren in der Peripherie eines DRAM anzusehen. Die positiven Eigenschaften der n-Kanal Feldeffekttransistoren im Zellfeld des DRAM bleiben jedoch erhalten. Gegenüber der zweiten Ausführungsform der Erfindung hat der zuletzt beschriebene Prozess den Vorteil, dass insgesamt weniger Prozessschritte erforderlich sind, was kostenmäßige und zeitliche Einsparungen mit sich bringt. Bezugszeichenliste 1 Substrat
    2 Pad Nitrid
    3 Vertiefung
    4 DT-Collar
    5 DT-Poly-Si Füllung
    8 Isolationsgraben
    8.1 Seitenwand des Isolationsgrabens
    8.2 Boden des Isolationsgrabens
    10 thermisches Oxid (AAOx)
    15 HDP-TEOS
    19 Nitrid Liner
    20 Oxid Liner
    21 N2 oder BF2 implantierter Oxid Liner
    22 Resist-Maske
    N-FET n-Kanal Transistor
    P-FET p-Kanal Transistor

Claims (13)

1. Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttransistoren,
bei dem in einem Substrat (1) Isolationsgräben (8) vorhanden sind, in denen eine Oxidschicht (10) aufgebracht wird,
bei dem eine weitere Oxidschicht (15) aufgebracht wird,
bei dem eine Nitrid Schicht (19) aufgebracht wird,
bei dem in einem Bereich, in dem ein n-Kanal Feldeffekttransistor (N-FET) erzeugt werden soll, eine Maske (22) aufgebracht wird,
bei dem die Nitrid Schicht (19) um die Maske (22) herum entfernt wird,
bei dem die Maske (22) entfernt wird.
2. Verfahren nach Patentanspruch 1, bei dem die Oxidschicht (10) eine thermische Oxidschicht ist.
3. Verfahren nach Patentanspruch 1 oder 2, bei dem die weitere Oxidschicht (15) eine HDP-TEOS-Schicht ist.
4. Verfahren nach einem der Patentansprüche 1 bis 3, bei dem die weitere Oxidschicht (15) derart aufgebracht wird, dass sie an den Wänden (8.1) der Isolationsgräben (8) dünner als auf den horizontalen Flächen (8.2) der Isolationsgräben (8) ist.
5. Verfahren nach einem der Patentansprüche 1 bis 4, bei dem die Nitrid Schicht (19) mittels einer Trockenätzung entfernt wird.
6. Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttransistoren,
bei dem in einem Substrat (1) Isolationsgräben (8) vorhanden sind, in denen eine Oxid Schicht (10) aufgebracht wird,
bei dem eine Nitrid Schicht (19) aufgebracht wird,
bei dem eine Maskierung (20, 21, 22) aufgebracht wird,
bei dem die Nitrid Schicht (19) entsprechend der Maskierung (20, 21, 22) entfernt wird,
bei dem die Maskierung (20, 21, 22) entfernt wird.
7. Verfahren nach Patentanspruch 6,
bei dem zur Erzeugung der Maskierung (20, 21, 22) auf die Nitrid Schicht (19) eine weitere Oxid Schicht (20) aufgebracht wird,
bei dem in einem Bereich, in dem ein n-Kanal Feldeffekttransistor (N-FET) erzeugt werden soll, eine Resist-Maske (22) aufgebracht wird,
bei dem in die weitere Oxid Schicht (20) um die Resist- Maske herum N2 oder BF2 implantiert wird,
bei dem die Resist-Maske (22) entfernt wird,
bei dem die mit N2 oder BF2 implantierte weitere Oxid Schicht (21) entfernt wird.
8. Verfahren zur Erzeugung einer Shallow-Trench-Isolation in einem Halbleiterbaustein für n- und p-Kanal Feldeffekttransistoren,
bei dem in einem Substrat (1) Isolationsgräben (8) vorhanden sind, in denen eine Oxid Schicht (10) aufgebracht wird,
bei dem eine Nitrid Schicht (19) aufgebracht wird,
bei dem eine weitere Oxid Schicht (20) aufgebracht wird,
bei dem in einem Bereich, in dem ein n-Kanal Transistor erzeugt werden soll, eine Resist-Maske (22) aufgebracht wird,
bei dem entsprechend der Resist-Maske (22) die weitere Oxid Schicht (20) entfernt wird,
bei dem die Nitrid Schicht (19) in dem Bereich, in dem die weitere Oxid Schicht (20) entfernt wurde, entfernt wird.
9. Verfahren nach Patentanspruch 8, bei dem die Resist-Maske (22) entfernt wird.
10. Verfahren nach Patentanspruch 8 oder 9, bei dem der Rest der weiteren Oxid Schicht (20) entfernt wird.
11. Verfahren nach Patentanspruch 8 oder 9, bei dem die weitere Oxid Schicht (20, 21) mittels nasschemischen Ätzens entfernt wird.
12. Verfahren nach einem der Patentansprüche 1 bis 11, bei dem an Stelle der weiteren Oxid Schicht (20) eine Poly-Si Schicht verwendet wird.
13. Verwendung des Verfahrens nach einem der Patentansprüche 1 bis 11, für einen Speicherbaustein, insbesondere ein dynamic random access memory.
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