DE10162976A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung und Verfahren zur Herstellung derselben

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Shigenobu Maeda
Toshiaki Iwamatsu
Takashi Ipposhi
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Abstract

Bei der Bildung einer Source/Drain-Region eines NMOS-Transistors verhindert eine Erweiterungsregion in Gaterichtung (41a) einer N·+·-Abblockregion (41) in einem N·+·-Abblock-Lackfilm (51) die Implantation einer N-Typ-Verunreinigung in eine unter der Erweiterungsregion in Gaterichtung (41a) angesiedelte Wannenregion (11). Eine Hochwiderstandsbildungs-Region, wie sie die Wannenregion (11) mit einer Möglichkeit der Implantation einer N-Typ-Verunreinigung auf einer Erweiterung einer Gate-Elektrode (9) in Längsrichtung darstellt, kann als eine Hochwiderstandsbildungs-Region (A2) ausgebildet werden, die schmaler ist als eine der Anmelderin bekannte Hochwiderstandsbildungs-Region (A1). Somit werden eine Haltbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur, deren Substratwiderstand verringert werden kann, und ein Verfahren zum Herstellen derselben erhalten.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter- Vorrichtung mit einer SOI-Struktur, die durch einen Isolati­ onsfilm, beispielsweise einen partiellen Isolatorfilm, der teilweise, aus einer SOI-Schicht austritt, Elemente voneinander isoliert sowie auf ein Verfahren zur Herstellung derselben. Beispielsweise offenbart jede der Veröffentlichungen "Y. Hira­ no u. a., IEEE 1999 SOI-Konf., S. 131" (Literaturverweis 1), JP 2000-243973 (US 09/466934: Literaturverweis 2) und JP 2000-39484 (US 09/639953: Literaturverweis 3) eine Halbleiter- Vorrichtung mit einer der Anmelderin bekannten SOI-Struktur (die hier im Folgenden als "partiell isolierte Substratfestle­ gungs-SOI-Struktur" bezeichnet werden darf), die durch einen Isolationsfilm, wie beispielsweise einen partiellen Isolator­ film, der teilweise aus einer SOI-Schicht austritt, Elemente voneinander isoliert sowie das Potential einer Substratregion festlegt.
Bei einer derartigen Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur ist es jedoch schwierig, ein Halbleiterelement, wie beispielsweise einen MOSFET, auszubilden, während der Substratwiderstand präzise gesteuert wird. Der Grund hierfür wird im Folgenden im Detail beschrieben.
Fig. 33 ist eine Querschnittsansicht zum Veranschaulichen ei­ nes Problems der der Anmelderin bekannten partiell isolierten Substratfestlegungs-SOI-Struktur. Wie in Fig. 33 gezeigt, wird eine SOI-Schicht 3 auf einem eingebetteten Oxidfilm 2, der auf einem Siliziumsubstrat (nicht gezeigt) vorhanden ist, ausge­ bildet und ist Gegenstand einer Elementisolation durch einen partiellen Oxidfilm 31. Der partielle Oxidfilm 31 ist derge­ stalt ausgebildet, daß er unter sich eine Wannenregion 11 be­ läßt, die einen unteren Abschnitt der SOI-Schicht 3 bildet.
In einer Transistorbildungs-Region der SOI-Schicht 3 ist eine Kanalbildungs-Region 7 ausgebildet, so daß ein Gate-Oxidfilm 8 und eine Gate-Elektrode 9 aufeinanderfolgend auf der Kanalbil­ dungs-Region 7 ausgebildet sind. Andererseits ist der Kanal­ bildungs-Region 7 jenseits des partiellen Oxidfilms 31 gegen­ überliegend eine Substratregion 10 vorgesehen. Diese Sub­ stratregion 10 ist durch die unter dem partiellen Oxidfilm 31 angeordnete Wannenregion 11 elektrisch mit der Kanalbildungs- Region 7 verbunden, da die Wannenregion 11 in Kontakt mit der Substratregion 10 bzw. der Kanalbildungs-Region 7 ist.
Um eine Source/Drain-Region eines MOS-Transistors zu bilden, werden S/D-Verunreinigungsionen 19 durch die Gate-Elektrode 9, und weitere Schichten, die, wie in Fig. 33 gezeigt, als Masken dienen, implantiert, während auf dem partiellen Oxidfilm 31 im Allgemeinen keine Maske vorgesehen ist (es wird kein Lackfilm ausgebildet).
Wenn die Source/Drain-Region ausgebildet wird, können deshalb die S/D-Verunreinigungsionen 19 teilweise in die unter dem partiellen Oxidfilm 31 angeordnete Wannenregion 11 implantiert werden, um den Widerstandswert des Substratwiderstands, wel­ cher der Widerstand der Wannenregion 11 ist, die sich von der Substratregion 10 zu der Kanalbildungs-Region 7 erstreckt, zu erhöhen, was nachteilhaft in einem instabilen Hochgeschwindig­ keitsbetrieb des MOS-Transistors resultiert.
Als S/D-Verunreinigungsionen 19 zum Bilden der Source/Drain- Region werden beispielsweise As (Arsen)-Ionen mit 50 keV (Injek­ tionsenergie) und 4 × 1015/cm2 (Dosis) implantiert.
Fig. 34 ist eine grafische Darstellung, die das Dotierungspro­ fil von As, welches unter den zuvor erwähnten Bedingungen im­ plantiert wurde, zeigt. Wie in Fig. 34 gezeigt, weist das Do­ tierungsprofil eine Standardabweichung σ (= 8.5 nm) bezüglich 26 nm und eine Reichweite von 51.5 nm (= 26 + 3σ(nm)) auf.
Wenn daher die Dicke des partiellen Oxidfilms 31 auf ungefähr 50 nm reduziert wird, können deshalb die As- Verunreinigungsionen 19 in nachteilhafter Weise die Wannenre­ gion 11 erreichen. Auch wenn die Dicke des partiellen Oxid­ films 31 etwas größer als 50 nm ist, können die As-Ionen trotz­ dem in die Wannenregion 11 implantiert werden, da der Ausläu­ fer des Dotierungsprofils tiefer als 51.5 nm liegt.
Um den Leckstrom von einer CoSi2(Kobaltsilizid)-Silizidregion oder dergleichen zu verringern, wird P(Phosphor) bei ungefähr 30 bis 50 keV und ungefähr 1 × 1013/cm2 implantiert. Aufgrund ei­ ner Reichweite, die größer als jene von As ist, besteht für P eine größere Möglichkeit die Wannenregion 11 zu erreichen als für As.
Wenn eine Grabenisolation verwendet wird, wird der partielle Oxidfilm 31 durch CMP (chemisch-mechanisches Polieren) gebil­ det. Deshalb variiert die Dicke des partiellen Oxidfilms 31 in beachtlicher Weise um ungefähr ± 30 nm, und hängt beispielswei­ se von der Strukturdichte oder der Position auf einer Wafer­ oberfläche ab.
Deshalb muß der partielle Oxidfilm 31 in Anbetracht der vorher erwähnten Streuung unter Festsetzung eines Spielraums ausge­ bildet werden. Wenn die Dicke des partiellen Oxidfilms 31 der­ gestalt gewählt wird, daß die As-Ionen 19 zum Ausbilden der Source/Drain-Region nicht in die unter dem partiellen Oxidfilm 31 angeordnete Wannenregion 11 implantiert werden, erreicht jedoch, wie in Fig. 35 gezeigt, eine Isolationsstufe 32 zwi­ schen der Oberfläche der SOI-Schicht 3, die die Oberfläche des SOI-Substrats darstellt, und der Oberfläche des partiellen Oxidfilms 31 ein nicht ignorierbares Niveau.
Folglich kann, wie in Fig. 35 gezeigt, ein Rückstand 33 auf einer Seitenfläche des partiellen Oxidfilms 31 zurückgelassen werden. Wenn eine Ätzzeit für die Gate-Ausbildung vergrößert wird, um die Bildung des Rückstands 33 zu verhindern, wird der Gate-Oxidfilm 8 in nachteilhafter Weise beschädigt und seine Zuverlässigkeit verringert.
Fig. 36 ist eine Draufsicht auf eine Halbleiter-Vorrichtung mit der der Anmelderin bekannten partiell abgetrennten Sub­ stratfestlegungs-SOI-Struktur. Fig. 33 ist eine Quer­ schnittsansicht entlang der Linie C-C in Fig. 36. Wenn eine N- Typ-Verunreinigung zum Bilden der Source/Drain-Region implan­ tiert wird, wird eine N+-Abblockregion 40, die die gesamte Substratregion 10 bedeckt, mit einem Lackfilm oder dergleichen maskiert, so daß die N-Typ-Verunreinigung nicht in die P-Typ- Substratregion implantiert wird.
Wie in Fig. 36 gezeigt, wird die N+-Abblockregion 40 im Allge­ meinen in der minimal notwendigen Größe zum zuverlässigen Ab­ decken der Substratregion 10 gebildet, so daß der Gate- Oxidfilm 8 nicht geladen ist und auf statische Weise durch ei­ nen Aufladevorgang beschädigt wird.
Wenn andererseits eine P-Typ-Verunreinigung in die Substratre­ gion 10 implantiert wird, wird eine P+-Abblockregion 39, die eine N-Typ-Drainregion 5 und eine N-Typ-Sourceregion 6 voll­ ständig bedeckt, mit einem Lackfilm oder dergleichen maskiert, so daß die P-Typ-Verunreinigung nicht in die Drainregion 5 und die Sourceregion 6 implantiert wird.
Wie in Fig. 36 gezeigt ist, wird weiterhin die P+- Abblockregion 39 im Allgemeinen in der minimal notwendigen Größe zum zuverlässigen Bedecken der Drainregion 5 und der Sourceregion 6 ausgebildet. Dies geschieht aus einem ähnlichen Grunde wie bei der N+-Abblockregion 40.
Wie hier im Vorangehenden beschrieben, werden die Sour­ ce/Drain-Region und die Substratregion 10 ausgebildet, während die N+-Abblockregion 40 bzw. die P+-Abblockregion 39 maskiert werden. Daher ergibt sich, daß sowohl die N-Typ- Verunreinigungen als auch die P-Typ-Verunreinigungen in Regio­ nen implantiert werden, die von der N+-Abblockregion 40 bzw. der P+-Abblockregion 39 verschieden sind.
Folglich werden die Verunreinigungen in die Wannenregion 11, die die Substratregion 10 elektrisch mit der Kanalbildungs- Region 7 (nicht in Fig. 36 dargestellt, aber in der unter der Gate-Elektrode 9 angeordneten SOI-Schicht 3 vorhanden, wie in Fig. 33 gezeigt) verbindet, implantiert. Dies verursacht das Problem, daß der Widerstandswert des Substratwiderstandes R1 der Wannenregion 11 von der Substratregion 10 zu der Kanalbil­ dungs-Region 7 erhöht ist oder streut. Daher ist es schwierig, auf präzise Weise den Substratwiderstand R1 einzustellen.
Wenn der Widerstandswert des Substratwiderstandes R1 anwächst, schwankt die Schwellspannung des Transistors, was in nachteil­ hafter Weise in einem instabilen Betrieb resultiert. Dieses Problem wird beispielsweise in "S. Maeda u. a.., IEEE Transac­ tion on Electron Devices, Band 45, Nr. 7, S. 1479 bis 1486 (1998)" offenbart.
Der Substratwiderstand dient als eine Rauschquelle, die das Rauschen des Transistors erhöht. Wenn eine Schaltung, wie zum Beispiel eine PLL-(Phasenregelkreis)-Schaltung, durch einen Transistor mit einem veränderlichen Substratwiderstand gebil­ det wird, wird deshalb das Phasenrauschen (Phasenzittern) in nachteilhafter Weise erhöht.
Somit ist es für eine Halbleiter-Vorrichtung mit einer parti­ ell isolierten Substratfestlegungs-SOI-Struktur wichtig, den Substratwiderstand zu verringern und auf stabile Weise einzu­ stellen.
Eine Aufgabe der vorliegenden Erfindung ist es, eine Halblei­ tervorrichtung mit einer partiell isolierten Substratfestle­ gungs-SOI-Struktur, die eine Verringerung des Substratwider­ standes erzielt, sowie ein Verfahren zur Herstellung derselben zu erhalten.
Die Aufgabe wird gelöst durch eine Halbleiter-Vorrichtung ge­ mäß Anspruch 1 oder Anspruch 11 und ein Verfahren zum Herstel­ len einer Halbleiter-Vorrichtung gemäß Anspruch 12.
Gemäß eines ersten Aspekts der vorliegenden Erfindung weist eine Halbleiter-Vorrichtung mit einer durch ein Halbleiter- Substrat, eine eingebettete Isolierschicht und eine SOI- Schicht gebildeten SOI-Struktur
eine Mehrzahl von in der SOI-Schicht vorgesehenen Elementbil­ dungsregionen, von denen jede mit einem vorgeschriebenen Ele­ ment gebildet ist;
einen Isolationsfilm, der in einem oberen Schichtabschnitt der SOI-Schicht vorgesehen ist, um die Mehrzahl der Elementbil­ dungsregionen voneinander zu isolieren;
eine Halbleiterregion eines ersten Leitungstyps, die als Teil der SOI-Schicht unter dem Isolationsfilm vorgesehen ist und in Kontakt mit der zumindest einen Elementbildungsregion eines ersten Leitungstyps unter der Mehrzahl von Elementbildungsre­ gionen ausgebildet ist und
einer Substratregion eines ersten Leitungstyps, die in der SOI-Schicht vorgesehen ist und die in ihrem elektrischen Po­ tential extern festgelegt werden kann und in Kontakt mit der Halbleiterregion ausgebildet ist, auf,
während die Halbleiterregion zumindest teilweise eine Verun­ reinigungsregion eines ersten Leitungstyps aufweist, die nicht mit einer Verunreinigung eines zweiten Leitungstyps, der un­ terschiedlich zu dem ersten Leitungstyp ist, durchsetzt ist, sondern lediglich durch eine Verunreinigung des ersten Lei­ tungstyps dotiert ist.
Bei der Halbleiter-Vorrichtung gemäß des ersten Aspekts weist die unmittelbar unter dem Isolationsfilm angesiedelte Halblei­ terregion zumindest teilweise die Verunreinigungsregion des ersten Leitungstyps auf, welche lediglich die Verunreinigung des ersten Leitungstyps enthält. Dadurch kann der Widerstand­ wert des Substratwiderstandes, der der Widerstand der Halblei­ terregion ist, die von der Substratregion zumindest eine Ele­ mentbildungsregion erreicht, verringert werden.
Gemäß eines zweiten Aspekts der vorliegenden Erfindung ist die Verunreinigungsregion des ersten Leitungstyps in einer Region ausgebildet, die von der Substratregion ausgehend mindestens­ eine Elementbildungsregion erreicht.
Bei der Halbleiter-Vorrichtung gemäß des zweiten Aspekts ist die Verunreinigungsregion des ersten Leitungstyps in der Regi­ on ausgebildet, die von der Substratregion ausgehend minde­ stens eine Elementbildungsregion erreicht. Dadurch kann der Widerstandwert des Substratwiderstandes weiter verringert wer­ den.
Gemäß eines dritten Aspekts der vorliegenden Erfindung weist der Isolationsfilm zumindest teilweise eine von Verunreinigun­ gen des zweiten Leitungstyps freie Region auf, die keine Ver­ unreinigung des zweiten Leitungstyps enthält.
Bei der Halbleiter-Vorrichtung gemäß des dritten Aspekts weist der Isolationsfilm zumindest teilweise die von Verunreinigun­ gen des zweiten Leitungstyps freie Region auf, die keine Ver­ unreinigung des zweiten Leitungstyps enthält. Dadurch kann das Problem, daß die Dicke des Isolationsfilms nach der Bildung des Isolationsfilms durch eine Naßbehandlung verringert werden kann, oder dergleichen unterdrückt werden.
Gemäß eines vierten Aspekts der vorliegenden Erfindung ist die von Verunreinigungen des zweiten Leitungstyps freie Region in einer Region ausgebildet, die von der Substratregion aus min­ destens eine Elementbildungsregion erreicht.
Bei der Halbleiter-Vorrichtung gemäß des vierten Aspekts ist die von Verunreinigungen des zweiten Leitungstyps freie Region in der Region ausgebildet, die ausgehend von der Substratregi­ on in Richtung des Substratwiderstandes mindestens eine Ele­ mentbildungsregion erreicht. Dadurch kann der durch ein Phäno­ men wie die Erhöhung der Dicke des Isolationsfilms ausgeübte nachteilige Einfluß auf den Substratwiderstand auf effektivere Weise unterdrückt werden.
Gemäß eines fünften Aspekts der vorliegenden Erfindung weist die von Verunreinigungen des zweiten Leitungstyps freie Region eine Region mit einer größeren Dicke als die restliche Region in dem Isolationsfilm auf.
Bei der Halbleiter-Vorrichtung gemäß des fünften Aspekts wird die Dicke der von Verunreinigungen des zweiten Leitungstyps freie Region nach der Bildung des Isolationsfilms nicht durch eine Naßbehandlung verringert, sondern ist größer als die Dicke einer anderen Region, die als Ergebnis einer Naßbehandlung reduziert ist.
Aus diesem Grunde wird auf den Substratwiderstand der unter­ halb der von Verunreinigungen des zweiten Leitungstyps freien Region angesiedelten Halbleiterregion kein nachteiliger Ein­ fluß ausgeübt.
Gemäß eines sechsten Aspekts der vorliegenden Erfindung weist das vorgeschriebene Element einen Transistor auf und eine Ga­ te-Elektrode des Transistors ist dergestalt ausgebildet, daß sie sich auf den Isolationsfilm ausdehnt.
Bei der Halbleiter-Vorrichtung gemäß des sechsten Aspekts wird die Gate-Elektrode des Transistors dergestalt ausgebildet, daß sie sich auf den Isolationsfilm ausdehnt. Dadurch kann nach der Bildung der Gate-Elektrode der Implantation der Verunrei­ nigung des zweiten Leitungstyps in die unter der Gate- Elektrode angesiedelte Halbleiterregion auf effektive Weise entgegengewirkt werden.
Gemäß eines siebten Aspekts der vorliegenden Erfindung weist die Halbleiter-Vorrichtung weiterhin eine Dummy-Region auf, welche in der SOI-Schicht ausgebildet ist, um nicht als ein Element zu wirken.
Die Halbleiter-Vorrichtung gemäß des siebten Aspekts weist weiterhin die Dummy-Region auf, die nicht als ein Element wirkt. Dadurch kann ein Bereich zum Bilden eines Lackfilms, der als eine Vorzugs-Öffnungsmaske dient, verringert werden. Dies geschieht durch das Vorsehen von einer Öffnung auf der Dummy-Region, wenn durch ein Vorzugs-Öffnungsmasken-Verfahren, das zum Implantieren einer Verunreinigung eine Öffnung auf ei­ ner Region vorsieht, eine Verunreinigung in die SOI-Schicht implantiert wird.
Gemäß eines achten Aspekts der vorliegenden Erfindung weist die Dummy-Region eine Region auf, in die Verunreinigungen so­ wohl des ersten Leitungstyps als auch des zweiten Leitungstyps eingebracht sind.
Bei der Halbleiter-Vorrichtung gemäß des achten Aspekts weist die Dummy-Region die Region auf, in die Verunreinigungen so­ wohl des ersten Leitungstyps als auch des zweiten Leitungstyps eingebracht sind. Dadurch können Bereiche zum Bilden der er­ sten und zweiten Lackfilme, die als Vorzugs-Öffnungsmasken für die ersten und zweiten Leitungstypen dienen, verkleinert wer­ den, indem Öffnungen auf den ersten bzw. zweiten Dummy- Regionen vorgesehen werden.
Gemäß eines neunten Aspekts der vorliegenden Erfindung weist die Dummy-Region eine erste Dummy-Region auf, in die eine Ver­ unreinigung des ersten Leitungstyps implantiert ist und in die keine Verunreinigung des zweiten Leitungstyps implantiert ist sowie eine zweite Dummy-Region auf, in die eine Verunreinigung des zweiten Leitungstyps implantiert ist und in die keine Ver­ unreinigung des ersten Leitungstyps implantiert ist.
Bei der Halbleiter-Vorrichtung gemäß des neunten Aspekts weist die Dummy-Region die erste und zweite Dummy-Region auf, in die Verunreinigungen des ersten und des zweiten Leitungstyps im­ plantiert werden. Dadurch können Bereiche zum Bilden der er­ sten und zweiten Lackfilme, die als Vorzugs-Öffnungsmasken für die ersten und zweiten Leitungstypen dienen, verkleinert wer­ den, indem Öffnungen auf den ersten bzw. zweiten Dummy- Regionen vorgesehen werden.
Weiterhin wird sowohl in die erste als auch in die zweite Dum­ my-Region eine Verunreinigung von lediglich einem Leitungstyp implantiert. Dadurch entsteht nicht das Problem der gemeinsa­ men Implantation von Verunreinigungen des ersten und des zwei­ ten Leitungstyps.
Gemäß eines zehnten Aspekts der vorliegenden Erfindung weist der Isolationsfilm einen Isolationsfilm mit einer Dicke von nicht mehr als 50 nm aufweist.
Gemäß eines elften Aspekts der vorliegenden Erfindung weist eine Halbleiter-Vorrichtung mit einer durch ein Halbleitersub­ strat, eine eingebettete Isolationsschicht und eine SOI- Schicht gebildeten SOI-Struktur
eine Mehrzahl von in der SOI-Schicht vorgesehenen Elementbil­ dungsregionen, von denen jede mit einem vorgeschriebenen Ele­ ment ausgebildet ist;
einen in einem oberen Schichtabschnitt der SOI-Schicht vorge­ sehenen Isolationsfilm zum Isolieren der Mehrzahl von Element­ bildungsregionen voneinander;
eine Halbleiterregion eines ersten Leitungstyps, die als Teil der SOI-Schicht unter dem Isolationsfilm vorgesehen ist und in Kontakt mit zumindest einer Elementbildungsregion mit einem ersten Leitungstyp unter der Mehrzahl von Elementbildungsre­ gionen ausgebildet ist; und
eine in der SOI-Schicht vorgesehene Substratregion eines er­ sten Leitungstyps, die in ihrem elektrischen Potential extern festgelegt werden kann und in Kontakt mit der Halbleiterregion ausgebildet wird,
auf,
während der Isolationsfilm zumindest teilweise eine Region mit einer größeren Dicke als die restliche Region aufweist.
Gemäß eines zwölften Aspekts der vorliegenden Erfindung weist ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung die Schritte:
  • a) Bereitstellen eines durch ein Halbleiter-Substrat, eine eingebettete Isolationsschicht und eine SOI-Schicht gebildeten SOI-Substrats;
  • b) selektives Bilden eines Isolationsfilms in einem oberen Schichtabschnitt der SOI-Schicht, während in einem unteren Schichtabschnitt des Isolationsfilms eine Halbleiterregion ei­ nes ersten Leitungstyps gebildet wird, so daß der Isolations­ film die SOI-Schicht in eine Mehrzahl von Elementbildungsre­ gionen teilt und mindestens eine Elementbildungsregion unter der Mehrzahl von Elementbildungsregionen einen ersten Lei­ tungstyp aufweist und in Kontakt mit der Halbleiterregion aus­ gebildet ist;
  • c) selektives Bilden einer aktiven Region eines zweiten Lei­ tungstyps auf der Oberfläche der mindestens einen Elementbil­ dungsregion; und
  • d) Bilden einer Substratregion eines ersten Leitungstyps, de­ ren elektrisches Potential extern festgelegt werden kann, in der SOI-Schicht, um in Kontakt mit der Halbleiterregion zu sein,
    auf,
    während der Schritt (c) zum Bilden der aktiven Region durch Einrichten einer Abblockregion, welche die Substratregion und eine Teilregion des Isolationsfilms beinhaltet, als einer Re­ gion, welche das Einbringen einer Verunreinigung des zweiten Leitungstyps verhindert, und durch Einbringen der Verunreini­ gung des zweiten Leitungstyps in die SOI-Schicht durchgeführt wird.
Das Verfahren zum Herstellen einer Halbleiter-Vorrichtung ge­ mäß des zwölften Aspekts richtet die Abblock-Region, welche die Substratregion und die Teilregion in dem Isolationsfilms beinhaltet, als eine Region, welche das Einbringen der Verun­ reinigung des zweiten Leitungstyps verhindert, ein, während die Verunreinigung des zweiten Leitungstyps in die SOI-Schicht eingebracht wird, wodurch die aktive Region gebildet wird. Da­ durch kann der Widerstandswert des Substratwiderstandes, der der Widerstand der Halbleiterregion ist, die von der Sub­ stratregion ausgehend mindestens eine Elementbildungsregion erreicht, verringert werden. Dies liegt daran, daß der Implan­ tation von Verunreinigungen des zweiten Leitungstyps in die unterhalb der Abblock-Region angesiedelte Halbleiter-Region auf zuverlässige Weise entgegengewirkt werden kann.
Gemäß eines dreizehnten Aspekts der vorliegenden Erfindung weist der Schritt (c) einen Schritt des Einbringens einer Ver­ unreinigung des zweiten Leitungstyps in die SOI-Schicht durch eine auf der Abblockregion gebildete Maske eines ersten Lack­ films auf.
Das Verfahren zum Herstellen einer Halbleiter-Vorrichtung ge­ mäß des dreizehnten Aspekts kann durch den ersten Lackfilm die Implantation der Verunreinigung des zweiten Leitungstyps in die unter der Abblockregion angesiedelte Halbleiterregion ver­ hindern.
Gemäß eines vierzehnten Aspekts der vorliegenden Erfindung weist mindestens eine Elementbildungsregion eine Region zum Bilden eines Transistors auf, weist das Verfahren weiterhin einen Schritt (e) auf, der vor dem Schritt (c) zum Bilden ei­ ner Gate-Elektrode des Transistors, die sich auf den Isolati­ onsfilm ausdehnt, in der mindestens einen Elementbildungsregi­ on ausgeführt wird, und weist der Schritt (c) einen Schritt des Einbringens einer Verunreinigung des zweiten Leitungstyps in die SOI-Schicht durch Masken des ersten Lackfilms und der Gate-Elektrode auf.
Das Verfahren zum Herstellen einer Halbleiter-Vorrichtung ge­ mäß des vierzehnten Aspekts kann durch den ersten Lackfilm und die Gate-Elektrode die Implantation der Verunreinigung des zweiten Leitungstyps in die unter der Abblockregion und der Gate-Elektrode angesiedelte Halbleiterregion verhindern.
Gemäß eines fünfzehnten Aspekts der vorliegenden Erfindung sind der erste Lackfilm und die Gate-Elektrode in einer konti­ nuierlichen Weise auf einer Region ausgebildet, die von der Substratregion ausgehend mindestens eine Elementbildungsregion erreicht.
Bei dem Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß des fünfzehnten Aspekts werden der erste Lackfilm und die Gate-Elektrode in kontinuierlicher Weise auf der Region ausgebildet, die von der Substratregion aus mindestens eine Elementbildungsregion erreicht. Dadurch kann der Widerstands­ wert des Substratwiderstandes weiter verringert werden.
Gemäß eines sechzehnten Aspekts der vorliegenden Erfindung weist mindestens eine Elementbildungsregion eine Region zum Bilden eines Transistors auf, das Verfahren weist weiterhin (e) einen vor dem Schritt (c) ausgeführten Schritt zum Bilden einer Gate-Elektrode des Transistors auf der mindestens einen Elementbildungsregion dergestalt, daß sie sich auf einen Teil des Isolationsfilms erstreckt, auf und
der Schritt (c) weist einen Schritt des Einbringens einer Ver­ unreinigung des zweiten Leitungstyps in die SOI-Schicht durch Masken eines ersten Lackfilms, der auf der Substratregion aus­ gebildet ist, und der Gate-Elektrode auf.
Das Verfahren zum Herstellen einer Halbleiter-Vorrichtung ge­ mäß des sechzehnten Aspekts kann durch die Gate-Elektrode die Implantation von Verunreinigungen des zweiten Leitungstyps in die unter der Gate-Elektrode angesiedelte Halbleiterregion un­ terdrücken.
Gemäß eines siebzehnten Aspekts der vorliegenden Erfindung wird die Gate-Elektrode auf einer Region ausgebildet, die von der Substratregion aus mindestens eine Elementbildungsregion erreicht.
Bei dem Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß des siebzehnten Aspekts wird die Gate-Elektrode auf der Region ausgebildet, die von der Substratregion aus mindestens eine Elementbildungsregion erreicht. Dadurch kann der Wider­ standswert des Substratwiderstandes weiter verringert werden.
Gemäß eines achtzehnten Aspekts der vorliegenden Erfindung weist der Schritt (c) einen Schritt des Einbringens einer Ver­ unreinigung des zweiten Leitungstyps in die SOI-Schicht durch eine Maske eines ersten Lackfilms mit einer ersten Öffnung auf der aktiven Region auf und
der Schritt (d) weist einen Schritt des Einbringens einer Ver­ unreinigung des ersten Leitungstyps in die SOI-Schicht durch eine Maske eines zweiten Lackfilms mit einer zweiten Öffnung auf der Substratregion auf.
Das Verfahren zum Herstellen einer Halbleiter-Vorrichtung ge­ mäß des achtzehnten Aspekts führt die Schritte (c) und (d) mit den ersten und zweiten Lackfilmen eines Vorzugs- Öffnungsmasken-Systems mit ersten und zweiten Öffnungen in Re­ gionen, die Gegenstand des Einbringens der Verunreinigungen des zweiten bzw. ersten Leitungstyps sind, aus. Dadurch kann der Widerstandswert des Substratwiderstandes weiter verringert werden, da bei der Ausführung der Schritte (c) und (d) die Einbringung von Verunreinigungen des zweiten und ersten Lei­ tungstyps in die Halbleiterregion unterdrückt werden kann.
Gemäß eines neunzehnten Aspekts der vorliegenden Erfindung weist die zweite Öffnung eine Öffnung auf, die im wesentlichen nur auf der Substratregion vorgesehen ist.
Die zweite Öffnung des in dem Schritt (d) des Verfahrens zum Herstellen einer Halbleiter-Vorrichtung gemäß des neunzehnten Aspekts verwendeten Lackfilms weist die Öffnung im wesentli­ chen nur auf der Substratregion auf. Dadurch wird bei der Aus­ führung des Schrittes (d) keine Verunreinigung des ersten Lei­ tungstyps in die meisten Regionen des Isolationsfilms einge­ bracht.
Gemäß eines zwanzigsten Aspekts der vorliegenden Erfindung weist die zweite Öffnung eine Öffnung auf, die auf der Sub­ stratregion und einem Teil des Isolationsfilms vorgesehen ist.
Die zweite Öffnung des in dem Schritt (d) des Verfahrens zum Herstellen einer Halbleiter-Vorrichtung gemäß des zwanzigsten Aspekts verwendeten Lackfilms weist die Öffnung auf der Sub­ stratregion und einem Teil des Isolationsfilms auf. Dadurch kann bei der Ausführung des Schrittes (d) durch Einbringen der Verunreinigung des ersten Leitungstyps in die unter der zwei­ ten Öffnung angesiedelte Halbleiterregion der Widerstandswert des Substratwiderstandes verringert werden. Dieser Effekt ist hinreichend größer als der Nachteil, daß die Verunreinigung des ersten Leitungstyps in den unter der zweiten Öffnung ange­ siedelten Isolationsfilm eingebracht wird.
Gemäß eines einundzwanzigsten Aspekts der vorliegenden Erfin­ dung weist die zweite Öffnung eine Öffnung auf, die auf einer Region vorgesehen ist, die von der Substratregion aus minde­ stens eine Elementbildungsregion erreicht.
Bei dem Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß des einundzwanzigsten Aspekts wird die Verunreinigung des ersten Leitungstyps in die Region implantiert, die von der Substratregion in der Halbleiterregion der zweiten Öffnung mindestens eine Elementbildungsregion erreicht. Dadurch kann der Widerstandswert des Substratwiderstandes weiter verringert werden.
Gemäß eines zweiundzwanzigsten Aspekts der vorliegenden Erfin­ dung weist der erste Lackfilm weiterhin eine erste Dummy- Öffnung auf einer anderen Region als der Substratregion, der Halbleiterregion und der mindestens einen Elementbildungsregi­ on auf und
der zweite Lackfilm weist weiterhin eine zweite Dummy-Öffnung auf einer anderen Region als der Substratregion, der Halblei­ terregion und der mindestens einen Elementbildungsregion auf.
Das Verfahren zum Herstellen einer Halbleiter-Vorrichtung ge­ mäß des zweiundzwanzigsten Aspekts kann aufgrund der in dem ersten und zweiten Lackfilm vorgesehenen ersten und zweiten Dummy-Öffnungen die Flächen zum Ausbilden des ersten und zwei­ ten Lackfilms verringern.
Gemäß eines dreiundzwanzigsten Aspekts der vorliegenden Erfin­ dung werden die ersten und zweiten Dummy-Öffnungen an dem gleichen Ort in der gleichen Gestalt ausgebildet.
Das Verfahren zum Herstellen einer Halbleiter-Vorrichtung ge­ mäß des dreiundzwanzigsten Aspekts kann durch Ausbilden der ersten und zweiten Dummy-Öffnungen an dem gleichen Ort in der gleichen Gestalt ein Dummy-Muster mit erster (zweiter) Dummy- Öffnung für den ersten und zweiten Lackfilm gemeinsam anwen­ den.
Gemäß eines vierundzwanzigsten Aspekts der vorliegenden Erfin­ dung werden die ersten und zweiten Dummy-Öffnungen ausgebil­ det, ohne miteinander zu überlappen.
Das Verfahren zum Herstellen einer Halbleiter-Vorrichtung ge­ mäß des vierundzwanzigsten Aspekts kann durch Vorsehen der er­ sten und zweiten Dummy-Öffnungen in den ersten und zweiten Dummy-Regionen die Flächen zum Ausbilden des ersten und zwei­ ten Lackfilms verringern.
Durch das Einbringen der Verunreinigungen des ersten und zwei­ ten Leitungstyps durch die ersten und zweiten Dummy-Öffnungen wird jede der ersten und zweiten Dummy-Regionen dergestalt ausgebildet, daß in diese eine Verunreinigung lediglich eines Leitungstyps eingebracht wird. Dadurch entsteht kein Nachteil durch die Implantation von Verunreinigungen sowohl des ersten als auch des zweiten Leitungstyps.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen
Fig. 1 u. Fig. 2 eine erste bzw. zweite Querschnittsansicht einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs- SOI-Struktur, die die Grundlage der vor­ liegenden Erfindung bildet;
Fig. 3 eine Draufsicht der Halbleiter-Vorrichtung mit einer partiell isolierten Substrat­ festlegungs-SOI-Struktur, die die Grundla­ ge der vorliegenden Erfindung bildet;
Fig. 4 bis Fig. 9 Querschnittsansichten eines grundlegenden Verfahrens zum Herstellen der Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur;
Fig. 10 eine Draufsicht auf ein Verfahren zum Her­ stellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestle­ gungs-SOI-Struktur gemäß einer Ausfüh­ rungsform 1 der vorliegenden Erfindung;
Fig. 11 eine Querschnittsansicht einer Quer­ schnittsstruktur der Halbleiter- Vorrichtung gemäß der Ausführungsform 1 bei der Ausbildung eines Abblock- Lackfilms;
Fig. 12 eine Querschnittsansicht einer Halbleiter- Vorrichtung mit einer allgemeinen partiell isolierten Substratfestlegungs-SOI- Struktur;
Fig. 13 ein erklärendes Schaubild eines Zusammen­ bruchsvorgangs eines partiellen Oxidfilms;
Fig. 14 eine Querschnittsansicht einer Quer­ schnittsstruktur einer Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur, die durch ein der Anmelderin bekanntes Verfah­ ren hergestellt wurde;
Fig. 15 eine Querschnittsansicht einer Quer­ schnittsstruktur der Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur, die durch das Verfahren gemäß der Ausführungs­ form 1 hergestellt wurde;
Fig. 16 eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substrat­ festlegungs-SOI-Struktur gemäß einer Aus­ führungsform 2 der vorliegenden Erfindung zeigt;
Fig. 17 eine Querschnittsansicht einer Quer­ schnittsstruktur der Halbleiter- Vorrichtung gemäß der Ausführungsform 2 bei der Bildung eines Abblock-Lackfilms;
Fig. 18 u. Fig. 19 Querschnittsansichten einer Querschnitts­ struktur der Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestle­ gungs-SOI-Struktur, die durch das Verfah­ ren gemäß der Ausführungsform 2 herge­ stellt wurde;
Fig. 20 eine Draufsicht auf ein Verfahren zum Her­ stellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestle­ gungs-SOI-Struktur gemäß einer Ausfüh­ rungsform 3 der vorliegenden Erfindung;
Fig. 21 eine Draufsicht auf ein Verfahren zum Her­ stellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestle­ gungs-SOI-Struktur gemäß einer Ausfüh­ rungsform 4 der vorliegenden Erfindung;
Fig. 22 eine Draufsicht auf ein Verfahren zum Her­ stellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestle­ gungs-SOI-Struktur gemäß einer Ausfüh­ rungsform 5 der vorliegenden Erfindung;
Fig. 23 eine Draufsicht auf ein Verfahren zum Her­ stellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestle­ gungs-SOI-Struktur gemäß einer Ausfüh­ rungsform 6 der vorliegenden Erfindung;
Fig. 24 eine Draufsicht auf ein Verfahren zum Her­ stellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestle­ gungs-SOI-Struktur gemäß einer Ausfüh­ rungsform 7 der vorliegenden Erfindung;
Fig. 25 eine Querschnittsansicht einer Quer­ schnittsstruktur der Halbleiter- Vorrichtung gemäß der Ausführungsform 7 bei der Bildung eines P+-Implantations- Lackfilms;
Fig. 26 eine Querschnittsansicht einer Quer­ schnittsstruktur der Halbleiter- Vorrichtung gemäß der Ausführungsform 7 bei der Bildung eines N+-Implantations- Lackfilms;
Fig. 27 eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substrat­ festlegungs-SOI-Struktur gemäß einer Aus­ führungsform 8 der vorliegenden Erfindung zeigt;
Fig. 28 eine Querschnittsansicht einer Quer­ schnittsstruktur der Halbleiter- Vorrichtung gemäß der Ausführungsform 8 bei der Bildung eines P+-Implantations- Lackfilms;
Fig. 29 eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substrat­ festlegungs-SOI-Struktur gemäß einer Aus­ führungsform 9 der vorliegenden Erfindung zeigt;
Fig. 30 eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substrat­ festlegungs-SOI-Struktur gemäß einer Aus­ führungsform 10 der vorliegenden Erfindung zeigt;
Fig. 31 eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substrat­ festlegungs-SOI-Struktur gemäß einer Aus­ führungsform 11 der vorliegenden Erfindung zeigt;
Fig. 32 eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substrat­ festlegungs-SOI-Struktur gemäß einer Aus­ führungsform 12 der vorliegenden Erfindung zeigt;
Fig. 33 eine Querschnittsansicht zum Veranschauli­ chen eines Problems in einer der Anmelde­ rin bekannten partiell isolierten Sub­ stratfestlegungs-SOI-Struktur;
Fig. 34 eine Darstellung eines Dotierungsprofils von As;
Fig. 35 eine Querschnittsansicht zum Veranschauli­ chen eines durch eine Isolationsstufe ei­ nes partiellen Oxidfilms verursachten Pro­ blems;
Fig. 36 eine Draufsicht auf eine Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur;
Fig. 37 eine Querschnittsansicht der Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur von Fig. 1, bei welcher ein unterschiedlicher Typ von Source-Drain-Struktur verwendet wird und
Fig. 38 eine Querschnittsansicht der Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur von Fig. 1, bei welcher ein anderer unterschiedli­ cher Typ von Source-Drain-Struktur verwen­ det wird.
Fig. 1 bis Fig. 3 veranschaulichen die Struktur einer Halblei­ ter-Vorrichtung mit einer partiell isolierten Substratfestle­ gungs-SOI-Struktur, die die Grundlage der vorliegenden Erfin­ dung bildet. Fig. 1 und Fig. 2 sind Querschnittsansichten und Fig. 3 ist eine Draufsicht. Fig. 1 und Fig. 2 sind Quer­ schnittsansichten entlang der Linien A-A bzw. B-B in Fig. 3.
Wie in Fig. 1 bis Fig. 3 gezeigt, isolieren partielle Oxidfil­ me 31 mit in darunterliegenden Schichtabschnitten gebildeten Wannenregionen 11 und 12 entsprechende Transistorbildungs- Regionen einer SOI-Schicht 3 der Halbleiter-Vorrichtung mit einer SOI-Struktur, die aus einem Siliziumsubstrat 1, einem eingebetteten Oxidfilm 2 und der SOI-Schicht 3 gebildet ist, voneinander. Mit anderen Worten, eine p-Wannenregion 11 ist unter dem partiellen Oxidfilm 31, der NMOS-Transistoren von­ einander isoliert, ausgebildet, eine n-Wannenregion 12 ist un­ ter dem partiellen Oxidfilm 31, der PMOS-Transistoren vonein­ ander isoliert, ausgebildet und eine p-Wannenregion 11 (auf der Seite der NMOS-Transistorbildungs-Region) und eine n- Wannenregion 12 (auf der Seite der PMOS-Transistorbildungs- Region) sind unter dem partiellen Oxidfilm 31 (Isolations­ film), der die NMOS- und PMOS-Transistoren voneinander iso­ liert, ausgebildet.
Wie in Fig. 3 gezeigt, ist die Wannenregion 11 dergestalt aus­ gebildet, daß sie die Drainregionen 5 und die Sourceregionen 6 der NMOS-Transistorgruppe umschließt und die Wannenregion 12 ist dergestalt ausgebildet, daß sie die Drainregionen 5 und die Sourceregionen 6 der PMOS-Transistorgruppe umschließt. In dieser Grundstruktur ist die SOI-Schicht 3 mit einem Zwischen­ schicht-Isolationsfilm 4 bedeckt.
In dieser Grundstruktur wird ein einzelner MOS-Transistor, der von einem anderen Transistor durch den partiellen Oxidfilm 31 isoliert ist, durch die Drainregion 5, die Sourceregion 6 und eine Kanalbildungs-Region 7, die in der SOI-Schicht 3 gebildet sind, einen Gate-Oxidfilm 8, der auf der Kanalbildungs-Region 7 gebildet ist, und eine Gate-Elektrode 9, die auf dem Gate- Oxidfilm 8 gebildet ist, gebildet. Eine auf dem Zwischen­ schicht-Isolationsfilm 4 ausgebildete Verdrahtungsschicht 22 ist über einen in dem Zwischenschicht-Isolationsfilm 4 vorge­ sehenen Kontakt 21 elektrisch mit der Drainregion 5 oder der Sourceregion 6 verbunden. Obwohl der Kontakt 21 groß gezeich­ net ist, kann eine Mehrzahl von kleinen Löchern zum Bereit­ stellen von Kontakten geöffnet werden.
Wie in den Fig. 2 und 3 gezeigt, ist eine Substratregion 10 zwischen den Wannenregionen 11 in der SOI-Schicht 3 ausgebil­ det, um in Kontakt mit den angrenzenden Wannenregionen 11 zu sein. Eine auf dem Zwischenschicht-Isolationsfilm 4 ausgebil­ dete Verdrahtungsschicht 25 ist über einen in dem Zwischen­ schicht-Isolationsfilm 4 vorgesehenen Substratkontakt 23 elek­ trisch mit der Substratregion 10 verbunden. Eine auf dem Zwi­ schenschicht-Isolationsfilm 4 ausgebildete Verdrahtungsschicht 26 ist über einen in dem Zwischenschicht-Isolationsfilm 4 vor­ gesehenen Gate-Kontakt 24 elektrisch mit der Gate-Elektrode 9 verbunden.
Somit erreichen in der Halbleiter-Vorrichtung mit dieser Grundstruktur die partiellen Oxidfilme 31 der Elementisola­ tions-Regionen nicht einen unteren Abschnitt der SOI-Schicht 3, sondern die Wannenregionen 11 und 12, die unter den parti­ ellen Oxidfilmen 31 vorgesehen sind, wobei in die Wannenregio­ nen 11 und 12 Verunreinigungen der gleichen Leitungstypen wie bei den Kanalbildungs-Regionen der voneinander zu isolierenden Transistoren implantiert werden.
Deshalb kann ein Substratpotential jedes Transistors durch die Verdrahtungsschicht 25, den Substratkontakt 23 und die Sub­ stratregion 10 und die Wannenregionen 11 hoher Konzentrationen extern festgelegt werden. Auch auf der Seite der PMOS- Transistoren kann das Substratpotential jedes entsprechenden Transistors durch die Substratregion 10 festgelegt werden.
Unter Bezugnahme auf die Fig. 1 bis 3 werden jetzt die De­ tails beschrieben. Die Dicke des eingebetteten Oxidfilms 2 ist beispielsweise ungefähr 100 bis 500 nm und die Dicke der SOI- Schicht 3 ist ungefähr 30 bis 200 nm. Die Kanalbildungs-Region 7 ist durch Einbringen von ungefähr 1017 bis 1018/cm3 von Ver­ unreinigungen eines ersten Leitungstyps (eine p-Typ- Verunreinigung für den NMOS-Transistor oder eine n-Typ- Verunreinigung für den PMOS-Transistor) ausgebildet. Angren­ zend an die Kanalbildungs-Region 7 werden die Drainregion 5 und die Sourceregion 6 durch Einbringen von ungefähr 1018 bis 1021/cm3 von Verunreinigungen eines zweiten Leitungstyps (eine n-Typ-Verunreinigung für den NMOS-Transistor oder eine p-Typ- Verunreinigung für den PMOS-Transistor) ausgebildet.
Jeder partielle Oxidfilm 31, der angrenzende Transistoren von­ einander isoliert, wird ausgebildet, während ein unterer Schichtabschnitt der SOI-Schicht 3 von beispielsweise ungefähr 10 bis 100 nm zur Ausbildung der Wannenregion belassen wird.
Die Wannenregionen 11 und 12 (mit Verunreinigungskonzentratio­ nen von beispielsweise 1017 bis 5 × 1018/cm3, die identisch sind mit jenen der Kanalbildungs-Regionen oder diese übertreffen; Durchgreif-Vorgänge können verhindert werden und das Isolati­ onsverhalten ist verbessert, wenn die Konzentrationen erhöht sind), die die gleichen Leitungstypen wie die Kanalbildungs- Regionen aufweisen, sind an den unteren Abschnitten der parti­ ellen Oxidfilme 31 zum Abgrenzen der Oxidfilme voneinander vorgesehen.
Wie in Fig. 2 gezeigt, wird in die Substratregion 10 eine Hochkonzentrations-Verunreinigung von 1018 bis 1021/cm3 mit dem gleichen Leitungstyp wie die angrenzenden Wannenregionen 11 eingebracht.
Während Fig. 1 eine Struktur zeigt, in der die Drain-Region 5 und die Sourceregion 6 nicht bis zu dem eingebetteten Oxidfilm 2 reichen, ist die Verwendung einer in Fig. 37 gezeigten Struktur, in der die Drainregion 5 und die Sourceregion 6 bis zu dem eingebetteten Oxidfilm 2 reichen oder einer in Fig. 38 gezeigten Struktur, in der eine Verarmungsschicht 55 von der Drainregion 5 und der Drainregion 6 bis zu dem eingebetteten Oxidfilm 2 reicht, vorzuziehen.
Fig. 4 bis Fig. 9 sind Querschnittsansichten, die ein grundle­ gendes Verfahren zum Herstellen der Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur zeigen.
Wie in Fig. 4 gezeigt, wird zunächst durch ein SIMOX-Verfahren des Ausbildens des eingebetteten Oxidfilms 2 durch Sauerstoff­ ionen-Implantation oder dergleichen ein aus dem Siliziumsub­ strat 1, dem eingebetteten Oxidfilm 2 und der SOI-Schicht 3 zusammengesetztes SOI-Substrat als Ausgangsmaterial gebildet. Im Allgemeinen ist die Dicke der SOI-Schicht 3 50 bis 200 nm und die Dicke des eingebetteten Oxidfilms 2 ist 100 bis 400 nm.
Wie in Fig. 5 gezeigt, werden ein Oxidfilm 141 von ungefähr 20 nm Dicke und ein Nitridfilm 142 von ungefähr 200 nm Dicke nacheinander auf dem SOI-Substrat abgeschieden, um danach durch eine Maske eines strukturierten Lackfilms 142 Isolati­ onsregionen zu strukturieren und den dreilagigen Film aus dem Nitridfilm 142, dem Oxidfilm 141 und der SOI-Schicht 3 zu ät­ zen, wobei der untere Schichtabschnitt der SOI-Schicht 3 be­ lassen wird. Dadurch wird eine Mehrzahl von partiellen Gräben 144 gebildet.
Wie in Fig. 6 gezeigt, wird danach ein Oxidfilm von ungefähr 500 nm abgeschieden, so daß eine mit den partiellen Oxidfilmen 31 und der darunter angeordneten SOI-Schicht 3 (die Wannenre­ gionen 11 und 12) gebildete Struktur erhalten werden kann. Dies geschieht durch Polieren des Nitridfilms 142 bis zu einem Zwischenabschnitt mittels CMP-Behandlung durch ein Verfahren, das ähnlich jenem bei der allgemeinen Grabenisolation ist, und nachfolgendes Entfernen des Nitridfilms 142 und des Oxid­ films 141.
Danach wird ein existierendes Verfahren zum Bilden von CMOS- Transistoren, bei dem selektiv Verunreinigungen implantiert werden oder dergleichen, angewendet, um die NMOSbildungs- Regionen und die PMOSbildungs-Regionen der SOI-Schicht 3 in N- bzw. P-Typ-Regionen umzuwandeln.
Wie in Fig. 7 gezeigt, werden danach die Gate-Oxidfilme 8 und die Gate-Elektroden 9 selektiv auf den entsprechenden Regionen ausgebildet, die durch Isolieren der NMOS- und PMOS-Regionen durch die partiellen Oxidfilme 31 in Einheiten von MOS- Transistoren erhalten wurden.
Wie in Fig. 8 gezeigt, wird danach auf einer Region zum Bilden einer Source/Drain-Region auf der Seite einer PMOS- Transistorbildungs-Region und auf einer Region zum Ausbilden einer Substratregion auf der Seite eines NMOS-Transistors ein Lackfilm 15 ausgebildet, um diese Regionen zu maskieren. Dar­ aufhin werden N-Dotanden 17 implantiert, wodurch gleichzeitig die Drainregion 5 und die Sourceregion 6 in der NMOS-Region und die Substratregion (nicht gezeigt) in der PMOS-Region aus­ gebildet werden.
Wie in Fig. 9 gezeigt, wird der Lackfilm 15 entfernt und da­ nach ein anderer Lackfilm 16 auf der Drainregion 5 und der Sourceregion 6 auf der Seite des NMOS-Transistors und der Sub­ stratregion (nicht gezeigt) auf der Seite des PMOS-Transistors ausgebildet, um diese Regionen zu maskieren. Daraufhin werden P-Dotanden 18 implantiert, wodurch gleichzeitig die Drainregi­ on 5 und die Sourceregion 6 in der PMOS-Region und die Sub­ stratregion (nicht gezeigt) in der NMOS-Region entsprechend ausgebildet werden.
Die gesamte Offenbarung der Literaturstelle 1, der Literatur­ stelle 2 und der Literaturstelle 3 sind hierin durch Bezugnah­ me eingeschlossen.
Ausführungsform 1
Fig. 10 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 1 der vorliegenden Erfindung zeigt.
Wie in Fig. 10 gezeigt, wird eine P+-Abblockregion 39 in der minimal notwendigen Größe zum zuverlässigen Bedecken von Re­ gionen (geplant) zum Ausbilden einer Drainregion 5 und einer Sourceregion 6 in ähnlicher Weise wie beim Stand der Technik gebildet, während eine N+-Abblockregion 41 in zuverlässiger Weise eine Region (geplant) zum Ausbilden einer Substratregion 10 bedeckt und eine Erweiterungsregion in Gaterichtung 41a aufweist, die durch Erweitern einer Teilregion auf einer Er­ weiterung einer Gate-Elektrode 9 entlang der Längsrichtung (Gateweiten-Richtung) zu einer Gate-Kontaktregion 9c hin, er­ halten wurde.
Die P+-Abblockregion 39 kennzeichnet eine in Fig. 9 gezeigte Region zum Ausbilden eines Lackfilms bei der Implantation von P-Dotanden 18 und die N+-Abblockregion 41 kennzeichnet eine in Fig. 8 gezeigte Region zum Ausbilden eines Lackfilms bei der Implantation von N-Dotanden 17.
Fig. 11 ist eine Querschnittsansicht entlang der Linie C-C in Fig. 10, die eine Querschnittsstruktur bei der Bildung des Ab­ block-Lacks gemäß der Ausführungsform 1 zeigt.
Wie in Fig. 11 gezeigt, wird ein N+-Abblock-Lackfilm 51 auf der N+-Abblockregion 41 ausgebildet, die sich zur Gateelektro­ de 9 hin über die N+-Abblockregion 40 des Standes der Technik hinaus erstreckt. In ähnlicher Weise wird ein P+-Abblock- Lackfilm 59 auf der P+-Abblockregion 39 gebildet.
Während aus Gründen der Zweckmäßigkeit Fig. 11 sowohl den N+- Abblock-Lackfilm 51 als auch den P+-Abblock-Lackfilm 59 veran­ schaulicht, sind in der Praxis der N+-Abblock-Lackfilm 51 und der P+-Abblock-Lackfilm 59 nicht gleichzeitig vorhanden, son­ dern bei dem in den Fig. 7 bis 9 gezeigten Herstellungsver­ fahren ist der N+-Abblock-Lackfilm 51 in dem in Fig. 8 gezeig­ ten Schritt vorgesehen und der P+-Abblock-Lackfilm 59 bei dem in Fig. 9 gezeigten Schritt vorgesehen.
Wie in Fig. 11 gezeigt, kann eine Hochwiderstandsbildungs- Region, die eine Wannenregion 11 ist, in die sowohl N- als auch P-Dotanden an der längsseitigen Erweiterung der Gate- Elektrode 9 implantiert werden können, durch die Erweiterungs­ region in Gaterichtung 41a der N+-Abblockregion 41 von einer der Anmelderin bekannten Hochwiderstandsbildungs-Region A1 auf eine Hochwiderstandsbildungs-Region A2 verringert werden.
Somit werden keine N-Dotanden in die unter der Erweiterungsre­ gion in Gaterichtung 41a angeordnete Wannenregion 11 implan­ tiert. Mit anderen Worten, die unter der Erweiterungsregion in Gaterichtung 41a angesiedelte Wannenregion 11 ist eine P- Dotierungsregion, die nicht mit N-Dotanden durchsetzt ist, wo­ durch der Widerstandswert des Substratwiderstands verringert werden kann und seine Streuung unterdrückt werden kann. Folg­ lich kann eine auf präzise Weise einstellbare Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs- SOI-Struktur erhalten werden, ohne den Widerstandswert des Substratwiderstandes zu erhöhen.
Durch die Durchführung des Herstellungsverfahrens gemäß der Ausführungsform 1, bei dem die der Anmelderin bekannte N+- Abblockregion 40 zu der N+-Abblockregion 41 verändert wird, ist zusätzlich die Anzahl an Fertigungsschritten nicht gegen­ über jener des Standes der Technik erhöht.
Fig. 12 ist eine Querschnittsansicht, die eine Halbleiter- Vorrichtung mit einer allgemeinen partiell isolierten Sub­ stratfestlegungs-SOI-Struktur zeigt. Wie in Fig. 12 gezeigt, wird angenommen, daß durch das Grabenätzen ein partieller Oxidfilm 31 um 50 nm eingegraben ist, wenn die Dicke einer SOI- Schicht 3 100 nm beträgt, um den partiellen Oxidfilm 31 auszu­ bilden, der mit einer Isolationsstufe versehen ist, die um 30 nm von der Oberfläche der SOI-Schicht 3 emporragt. Bezugneh­ mend auf Fig. 12 werden auf den Seitenflächen einer Gate- Elektrode 9 die Seitenwände 13 gebildet.
In Anbetracht der Streuung bei der CMP-Behandlung (der Schritt von Fig. 6), so schwankt die Isolationsstufe um ungefähr ±30 nm. Deshalb ändert sich die Dicke des partiellen Oxidfilms 31 in dem Bereich von 80 ± 30 nm, d. h. 50 bis 110 nm, und wird schlimmstenfalls 50 nm, so daß ein N-Dotand in nachteilhafter Weise in den partiellen Oxidfilm 31 implantiert wird, um den Substratwiderstand zu verringern. Gemäß des Herstellungsver­ fahrens der Ausführungsform 1 wird jedoch auch in diesem Fall kein N-Dotand in die unter der Erweiterungsregion in Gaterich­ tung 41a angesiedelte Wannenregion 11 implantiert und deshalb­ kann das vorher erwähnte Problem vermieden werden.
Fig. 13 ist ein erklärendes Schaubild, das ein Zusammen­ bruchsphänomen des partiellen Oxidfilms 31 zeigt. Im Allgemei­ nen wird beim Naßätzen eine Region des partiellen Oxidfilms 31, in die sowohl N- als auch P-Dotanden implantiert wurden, schneller als der übrige Bereich abgetragen und daher wird die Dicke dieser Region, wie in Fig. 13 gezeigt, durch ein Zusam­ menbruchsphänomen verringert. Bezugnehmend auf Fig. 13 bilden ein Oxidfilm 4a und ein Siliziumnitridfilm 4b einen Zwischen­ schicht-Isolationsfilm 4 und ein Siliziumnitridfilm 13b bildet die Seitenwand 13.
Beispielhaft für das Naßätzen sind eine Behandlung mit ver­ dünnter Flußsäure (HF) oder eine APM-(Ammoniak-Wasserstoff- Peroxidmischung)-Reinigung, bei der eine gemischte Lösung von Ammoniak (NH4OH), wäßrigem Wasserstoffperoxid (H2O2) und reinem Wasser (H2O) verwendet wird. Die Behandlung mit der verdünnten Flußsäure (HF) wird beispielsweise durchgeführt, um einen TEOS-Oxidfilm, der die Seitenwand 13 bildet oder dergleichen zu entfernen.
Folglich ist die effektive Dicke der Wannenregion 11 aufgrund der Ausdehnung 37 einer Verarmungsschicht verringert und daher ist der Substratwiderstand in nachteilhafter Weise erhöht. Deshalb sollte das Zusammenbruchsphänomen vorzugsweise auf ein Minimum reduziert werden.
Fig. 14 ist eine Querschnittsansicht, die eine Querschnitts­ struktur der Halbleiter-Vorrichtung mit einer partiell iso­ lierten Substratfestlegungs-SOI-Struktur, die durch das der Anmelderin bekannte Verfahren hergestellt wurde, zeigt. Der in Fig. 14 gezeigte Schnitt wurde entlang der Linie C-C in Fig. 36 vorgenommen.
Wie in Fig. 14 gezeigt, ist jede Seitenwand 13 durch einen TEOS-Oxidfilm 13a und einen Siliziumnitridfilm 13b ausgebildet und der Zwischenschicht-Isolationsfilm 4 ist durch einen Oxid­ film 4a, einen Siliziumnitridfilm 4b und einen Oxidfilm 4c ausgebildet.
Wie in Fig. 14 gezeigt, ist nur die N+-Abblockregion 40 gegen­ über einer Implantation von N-Dotanden maskiert und daher kön­ nen die N-Dotanden in nachteilhafter Weise in die meisten Ab­ schnitte des partiellen Oxidfilms 31 implantiert werden, um das oben erwähnte Zusammenbruchsphänomen in den Regionen A5 bis A7 hervorzurufen.
Fig. 15 ist eine Querschnittsansicht, die eine Querschnitt­ struktur der Halbleiter-Vorrichtung mit einer partiell iso­ lierten Substratfestlegungs-SOI-Struktur, die durch das Ver­ fahren gemäß der Ausführungsform 1 hergestellt wurde, zeigt. Der in Fig. 15 gezeigte Abschnitt bezieht sich auf die Linie C-C in Fig. 10.
Wie in Fig. 15 gezeigt, ist die N+-Abblockregion 41, die ge­ genüber der N+-Abblockregion 40 um die Erweiterungsregion in Gaterichtung 41a erweitert ist, gegenüber der Implantation von N-Dotanden maskiert, was auf ähnliche Weise wie beim Stand der Technik in dem vorher erwähnten Zusammenbruchsphänomen in den Regionen A5 und A7 resultiert. Das Zusammenbruchsphänomen kann jedoch in einer Region A6 vermieden werden, die durch die Er­ weiterungsregion in Gaterichtung 41a gegenüber einer Implanta­ tion von N-Dotanden maskiert ist. Mit anderen Worten, der un­ ter dem N+-Abblock-Lackfilm 51 angesiedelte partielle Oxidfilm 31 ist eine von N-Typ-Verunreinigungen freie Region, die keine N-Typ-Verunreinigungen enthält und daher findet kein Zusammen­ bruchsphänomen in der Region A6 statt.
Somit kann das Herstellungsverfahren gemäß der Ausführungsform 1, das in stärkerer Weise das Zusammenbruchsphänomen unter­ drücken kann als der Stand der Technik, den Widerstandswert des Substratwiderstandes verringern.
Während Fig. 10 die P+-Abblockregion 39 und die N+- Abblockregion 41 in der NMOS-Region zeigt, kann eine äquiva­ lente Wirkung durch Ausbilden einer zu der N+-Abblockregion 41 äquivalenten P+-Abblockregion auf der (Region, die vorgesehen ist zum Ausbilden der) Substratregion, während eine zu der P+- Abblockregion 39 äquivalente N+-Abblockregion auf der (Region, die vorgesehen ist zur Ausbildung der) Source/Drain-Region in der PMOS-Region ausgebildet wird, erzielt werden.
Ausführungsform 2
Fig. 16 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 2 der vorliegenden Erfindung zeigt.
Wie in Fig. 16 gezeigt, bedeckt eine N+-Abblockregion 42 in zuverlässiger Weise eine Region (geplant) zum Ausbilden einer Substratregion 10 und weist eine Erweiterungsregion in Gate­ richtung 42a auf, die durch Ausdehnen einer Teilregion entlang einer Erweiterung einer Gate-Elektrode 9 in Längsrichtung zu einer Gatekontakt-Region 9c hin, um teilweise mit der Gatekon­ takt-Region 9c zu überlappen, erhalten wird.
Eine P+-Abblockregion 39 kennzeichnet eine in Fig. 9 gezeigte Region zur Ausbildung eines Lackfilms bei der Implantation der P-Dotanden 18 und die N+-Abblockregion 42 kennzeichnet eine in Fig. 8 gezeigte Region zur Ausbildung eines Lackfilms bei der Implantation der N-Dotanden 17. Die restliche Struktur der Ausführungsform 2 ist ähnlich jener der in Fig. 10 gezeigten Ausführungsform 1.
Fig. 17 ist eine Querschnittsansicht entlang der Linie C-C in Fig. 16, die eine Querschnittsstruktur bei der Bildung des Ab­ block-Lacks gemäß der Ausführungsform 2 zeigt.
Wie in Fig. 17 gezeigt, wird ein N+-Abblock-Lackfilm 52 auf der N+-Abblockregion 42 ausgebildet, die mit der Gate- Elektrode 9 in einer Region A3 überlappt. Ein P+-Abblock- Lackfilm 59 ist auf der P+-Abblockregion 39 ausgebildet.
Wie in Fig. 17 gezeigt, weist in einer Wannenregion 11 ein Substratwiderstandsweg 36 entlang einer Längsausdehnung der Gate-Elektrode 9 im wesentlichen keine Hochwiderstandsbil­ dungs-Region auf, in die sowohl N- als auch P-Dotanden implan­ tiert werden können. Mit anderen Worten, die Wannenregion 11, die von der Substratregion 10 zu der eine Transistorbildungs- Region bildenden Kanalbildungs-Region 7 reicht, definiert eine P-Typ-Verunreinigungs-Region, die nicht mit N-Typ- Verunreinigungen durchsetzt ist.
Die Gate-Elektrode 9, die im Allgemeinen eine Dicke von unge­ fähr 200 nm aufweist, kann in zuverlässiger Weise die Implanta­ tion einer Verunreinigung wie zum Beispiel As, das bei 50 kev implantiert wird, oder P, das bei 40 keV implantiert wird, ab­ blocken. Deshalb wird die auf der Erweiterung der Gate- Elektrode 9 in Längsrichtung angeordnete Wannenregion 11 durch den N+-Abblock-Lackfilm 52 und die Gate-Elektrode 9 in zuver­ lässiger Weise gegenüber der Implantation von N-Dotanden mas­ kiert.
Deshalb werden keine N-Dotanden in auf der Erweiterung der Ga­ te-Elektrode 9 in Längsrichtung angeordnete Wannenregion 11 implantiert, wodurch der Widerstandswert des Substratwider­ standes erzielt werden kann und seine Streuung unterdrückt werden kann. Gemäß der Ausführungsform 2 weist weiterhin der Substratwiderstandsweg 36 keine Hochwiderstandsbildungs-Region auf, wodurch der Effekt des Verringerns des Substratwiderstan­ des in stärkerem Maße als bei der Ausführungsform 1 erreicht werden kann.
Folglich kann eine auf präzise Weise einstellbare Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs- SOI-Struktur erhalten werden, ohne den Widerstandswert des Substratwiderstandes zu erhöhen.
Um das Herstellungsverfahren gemäß der Ausführungsform 2 durchzuführen, wird die N+-Abblockregion 42 gegenüber der der Anmelderin bekannten N+-Abblockregion geändert, wodurch zu­ sätzlich die Anzahl an Verfahrensschritten jene des Standes der Technik nicht übersteigt.
Fig. 18 ist eine Querschnittsansicht, die eine Querschnitts­ struktur der Halbleiter-Vorrichtung mit einer partiell iso­ lierten Substratfestlegungs-SOI-Struktur, die durch das Ver­ fahren gemäß der Ausführungsform 2 hergestellt wurde, zeigt. Der in Fig. 18 gezeigte Schnitt wurde entlang der Linie C-C in Fig. 16 vorgenommen.
Wie in Fig. 18 gezeigt, ist die N+-Abblockregion 42 um die Er­ weiterungsregion in Gaterichtung 42a gegenüber der N+- Abblockregion 40 erweitert und die unter der Gate-Elektrode 9 angesiedelte Region ist gegenüber der Implantation von N- Dotanden maskiert. Dadurch findet ein Zusammenbruchsphänomen in einer Region A5 statt. Aufgrund der Erweiterungsregion in Gaterichtung 42a sind jedoch die Regionen A6 und A7 gegenüber der Implantation von N-Dotanden maskiert, wodurch das Zusam­ menbruchsphänomen verhindert werden kann. Mit anderen Worten, die unter dem N+-Abblock-Lackfilm 52 und der Gate-Elektrode 9 angesiedelte Region eines partiellen Oxidfilms 31, die von ei­ ner Substratregion 10 zu einer Kanalbildungs-Region 7 reicht, definiert eine von N-Typ-Verunreinigungen freie Region, wo­ durch in den Regionen A6 und A7 kein Zusammenbruchsphänomen stattfindet.
Somit kann das Herstellungsverfahren gemäß der Ausführungsform 2, das in stärkerer Weise das Zusammenbruchsphänomen unter­ drücken kann als es bei der Ausführungsform 1 der Fall war, den Widerstandswert des Substratwiderstandes weiter verrin­ gern.
Fig. 19 ist eine Querschnittsansicht, die eine Querschnitts­ struktur der Halbleiter-Vorrichtung mit einer partiell iso­ lierten Substratfestlegungs-SOI-Struktur, die durch das Ver­ fahren gemäß der Ausführungsform 2 hergestellt wurde, zeigt. Der in Fig. 19 gezeigte Schnitt wurde entlang der Linie D-D in Fig. 16 durchgeführt.
Wie in Fig. 19 gezeigt, tritt ein Zusammenbruchsphänomen in einer Region A4 des partiellen Oxidfilms 31, die nicht durch die Gate-Elektrode 9 und die Seitenwände 13 (13a und 13b) mas­ kiert wird, auf.
Während Fig. 16 die P+-Abblockregion 39 und die N+- Abblockregion 42 in einer NMOS-Region zeigt, kann ähnlich zu der Ausführungsform 1 eine ähnliche Wirkung durch Ausbilden äquivalenter Abblockregionen in einer PMOS-Region erzielt wer­ den.
Ausführungsform 3
Fig. 20 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 3 der vorliegenden Erfindung zeigt.
Wie in Fig. 20 gezeigt, ist eine N+-Abblockregion 43 derge­ stalt vorgesehen, daß sie in zuverlässiger Weise eine Region (geplant) zum Ausbilden einer Substratregion 10 bedeckt und sich in dem gesamten Bereich nahe einer Gate-Elektrode 9 zu einer Gatekontakt-Region 9c hin erstreckt, um teilweise mit der Gatekontakt-Region 9c zu überlappen.
Eine P+-Abblockregion 39 kennzeichnet eine in Fig. 9 gezeigte Region zum Ausbilden eines Lackfilms bei der Implantation von P-Dotanden 18 und die N+-Abblockregion 43 kennzeichnet eine in Fig. 8 gezeigte Region zum Ausbilden eines Lackfilms bei der Implantation der N-Dotanden 17. Die restliche Struktur der Ausführungsform 3 ist ähnlich jener der in Fig. 16 gezeigten Ausführungsform 2.
Ähnlich wie bei der Ausführungsform 2 werden bei dem Herstel­ lungsverfahren gemäß der Ausführungsform 3 keine N-Dotanden in einen Substratwiderstandsweg in einer Wannenregion 11 implan­ tiert, wodurch der Widerstandswert des Substratwiderstandes verringert werden kann und seine Streuung unterdrückt werden kann. Dadurch wird eine zuverlässigere Wirkung beim Verringern des Substratwiderstandes als in der Ausführungsform 1 erzielt.
Folglich kann eine auf präzise Weise einstellbare Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs- SOI-Struktur erhalten werden, ohne den Widerstandswert des Substratwiderstandes zu erhöhen.
Um das Herstellungsverfahren gemäß der Ausführungsform 3 durchzuführen, ist die N+-Abblockregion 43 gegenüber der der Anmelderin bekannten N+-Abblockregion verändert, so daß zu­ sätzlich die Anzahl der Herstellungsschritte jene des Standes der Technik nicht übersteigt.
Weiterhin kann das Herstellungsverfahren gemäß der Ausfüh­ rungsform 3, das aus einem ähnlichen Grund wie jenem der Aus­ führungsform 2 das Zusammenbruchsphänomen stärker unterdrücken kann als die Ausführungsform 1, den Widerstandswert des Sub­ stratwiderstandes weiter verringern.
Während Fig. 20 die P+-Abblockregion 39 und die N+- Abblockregion 43 in einer NMOS-Region zeigt, kann in ähnlicher Weise wie bei den Ausführungsformen 1 und 2 eine ähnliche Wir­ kung durch Ausbilden äquivalenter Abblockregionen in einer PMOS-Region erzielt werden.
Ausführungsform 4
Fig. 21 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 4 der vorliegenden Erfindung zeigt.
Wie in Fig. 21 gezeigt, ist eine N+-Abblockregion 44 derge­ stalt vorgesehen, daß sie in zuverlässiger Weise eine Region (geplant) zum Ausbilden einer Substratregion 10 bedeckt und sich in dem gesamten Bereich nahe einer Gate-Elektrode 9 zu einer Gate-Erweiterungsregion 9d hin erstreckt, um teilweise mit der Gate-Erweiterungsregion 9d zu überlappen.
Eine P+-Abblockregion 39 kennzeichnet eine in Fig. 9 gezeigte Region zum Ausbilden eines Lackfilms bei der Implantation der P-Dotanden 18 und die N+-Abblockregion 44 kennzeichnet eine in Fig. 8 gezeigte Region zum Ausbilden eines Lackfilms bei der Implantation von N-Dotanden 17. Die restliche Struktur der Ausführungsform 4 ist ähnlich jener der in Fig. 16 gezeigten Ausführungsform 2.
Ähnlich wie bei den Ausführungsformen 2 und 3 werden bei dem Herstellungsverfahren gemäß der Ausführungsform 4 keine N-Typ- Verunreinigungen in einen Substratwiderstandsweg in einer Wan­ nenregion 11 implantiert, wodurch der Widerstandswert des Sub­ stratwiderstandes verringert werden kann und seine Streuung unterdrückt werden kann. Dadurch wird eine zuverlässigere Wir­ kung bei der Verringerung des Substratwiderstandes als bei der Ausführungsform 1 erzielt.
Folglich kann eine auf präzise Weise einstellbare Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs- SOI-Struktur erhalten werden, ohne den Widerstandswert des Substratwiderstands zu erhöhen.
Um das Herstellungsverfahren gemäß der Ausführungsform 4 durchzuführen, wird die N+-Abblockregion 44 gegenüber der der Anmelderin bekannten N+-Abblockregion verändert, so daß zu­ sätzlich die Anzahl der Herstellungsschritte jene des Standes der Technik nicht übersteigt.
Weiterhin kann das Herstellungsverfahren gemäß der Ausfüh­ rungsform 4, das aus einem ähnlichen Grund wie jenem der Aus­ führungsform 2 ein Zusammenbruchsphänomen stärker unterdrücken kann als die Ausführungsform 1, den Widerstandswert des Sub­ stratwiderstandes weiter verringern.
Während Fig. 21 die P+-Abblockregion 39 und die N+- Abblockregion 44 in einer NMOS-Region zeigt, kann in ähnlicher Weise wie bei den Ausführungsformen 1 bis 3 eine ähnliche Wir­ kung durch Ausbilden äquivalenter Abblockregionen in einer PMOS-Region erzielt werden.
Ausführungsform 5
Fig. 22 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 5 der vorliegenden Erfindung zeigt.
Wie in Fig. 22 gezeigt, ist gemäß der Ausführungsform 5 ein Gateverdrahtungsabschnitt 14 mit Funktionen einer Gate- Elektrode und einer Gate-Zuleitung an Stelle der in den Aus­ führungsformen 1 bis 4 verwendeten Gate-Elektrode 9 vorgese­ hen. Der Gateverdrahtungsabschnitt 14 erstreckt sich von einer Kanalbildungs-Region 7 (nicht gezeigt) zwischen einer Drainre­ gion 5 und einer Sourceregion 6 zu einer Substratregion 10 hin, wobei er an einem Zwischenabschnitt umknickt.
Eine N+-Abblockregion 45 wird dergestalt vorgesehen, daß sie in zuverlässiger Weise eine Region (geplant) zum Ausbilden ei­ ner Substratregion 10 bedeckt und sich in dem gesamten Bereich nahe einer P+-Abblockregion 39 zu dem Gateverdrahtungsab­ schnitt 14 hin erstreckt, um teilweise mit dem Gate- Verdrahtungsabschnitt 14 zu überlappen.
Die P+-Abblockregion 39 kennzeichnet eine in Fig. 9 gezeigte Region zur Ausbildung eines Lackfilms bei der Implantation der P-Dotanden 18 und die N+-Abblockregion 45 kennzeichnet eine in Fig. 8 gezeigte Region zur Ausbildung eines Lackfilms bei der Implantation der N-Dotanden 17. Die restliche Struktur der Ausführungsform 5 ist ähnlich jener der in Fig. 16 gezeigten Ausführungsform 2.
Bei dem Herstellungsverfahren gemäß der Ausführungsform 5 wird in ähnlicher Weise wie bei den Ausführungsformen 2 bis 4 keine N-Typ-Verunreinigung in einen Substratwiderstandsweg in feiner Wannenregion 11 implantiert, wodurch der Widerstandswert des Substratwiderstands verringert werden kann und seine Streuung unterdrückt werden kann. Dadurch wird eine zuverlässigere Wir­ kung beim Verringern des Substratwiderstands als bei der Aus­ führungsform 1 erzielt.
Folglich kann eine auf präzise Weise einstellbare Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs- SOI-Struktur erhalten werden, ohne den Widerstandswert des Substratwiderstandes zu erhöhen.
Zusätzlich wird die der Anmelderin bekannte N+-Abblockregion zu der N+-Abblockregion 45 abgeändert, um das Herstellungsver­ fahren gemäß der Ausführungsform 5 durchzuführen, so daß die Anzahl der Herstellungsschritte nicht gegenüber jener des Standes der Technik erhöht ist.
Weiterhin kann das Herstellungsverfahren gemäß der Ausfüh­ rungsform 5, welches aus einem ähnlichen Grunde wie bei der Ausführungsform 2 das Zusammenbruchsphänomen stärker unter­ drücken kann als die Ausführungsform 1, den Widerstandswert des Substratwiderstandes weiter verringern.
Während Fig. 22 die P+-Abblockregion 39 und die N+- Abblockregion 45 in einer NMOS-Region zeigt, kann in ähnlicher Weise wie bei den Ausführungsformen 1 bis 4 eine ähnliche Wir­ kung dadurch erzielt werden, daß äquivalente Abblockregionen in einer PMOS-Region ausgebildet werden.
Ausführungsform 6
Fig. 23 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 6 der vorliegenden Erfindung zeigt.
Wie in Fig. 23 gezeigt, ist eine N+-Abblockregion 40 in der minimal notwendigen Größe zum zuverlässigen Bedecken einer Re­ gion (geplant) zum Bilden einer Substratregion 10 ausgebildet.
Andererseits weist eine Gate-Elektrode 9 eine Gate- Erweiterungsregion 9e auf, die beachtlich zu der Substratregi­ on 10 hin ausgedehnt ist. Die restliche Struktur der Ausfüh­ rungsform 6 ist ähnlich jener der in Fig. 10 gezeigten Ausfüh­ rungsform 1.
In ähnlicher Weise wie bei der Ausführungsform 1 werden bei dem Herstellungsverfahren gemäß der Ausführungsform 6 keine N- Typ-Verunreinigungen in eine unter der Gate-Erweiterungsregion 9e angeordnete Wannenregion 11 implantiert. Dadurch kann der Widerstandswert des Substratwiderstandes verringert werden und seine Streuung kann unterdrückt werden, um in ähnlicher Weise wie bei der Ausführungsform 1 die Wirkung des Verringerns des Substratwiderstandes zu erzielen.
Folglich kann eine auf präzise Weise einstellbare Halbleiter- Vorrichtung mit einer partiell isolierten Substratfestlegungs- SOI-Struktur erhalten werden, ohne den Widerstandswert des Substratwiderstandes zu erhöhen.
Zusätzlich ist die N+-Abblockregion 40 nicht gegenüber der der Anmelderin bekannten N+-Abblockregion verändert und daher ist die Anzahl der Schritte bei der Durchführung des Herstellungs­ verfahrens gemäß der Ausführungsform 6 nicht gegenüber jener des Standes der Technik erhöht.
Bei dem Herstellungsverfahren gemäß der Ausführungsform 6 de­ finiert weiterhin ein unter der Gate-Erweiterungsregion 9e an­ gesiedelter partieller Oxidfilm 31 eine verunreinigungsfreie Region, so daß in ähnlicher Weise wie bei der Ausführungsform 1 ein Zusammenbruchsphänomen unterdrückt werden kann, wodurch der Widerstandswert des Substratwiderstandes weiter verringert werden kann.
Wie durch die gestrichelten Linien in Fig. 23 gezeigt, wird eine weitere Gate-Erweiterungsregion 9f ausgebildet, um mit der N+-Abblockregion 40 teilweise zu überlappen, so daß in ähnlicher Weise wie bei den Ausführungsformen 2 bis 4 keine N- Dotanden in einen Substratwiderstandsweg in der Wannenregion 11 implantiert werden. Dadurch kann die Wirkung des Verrin­ gerns des Substratwiderstandes in stärkerer Weise als bei der Ausführungsform 1 erzielt werden.
Während Fig. 23 die Gate-Erweiterungsregionen 9e und 9f in ei­ ner NMOS-Region zeigt, kann eine äquivalente Wirkung durch Ausbilden einer Gate-Elektrode mit äquivalenten Gate- Erweiterungsregionen in einer PMOS-Region erzielt werden.
Aufgrund der Anwesenheit der Gate-Erweiterungsregion 9e und 9f, wird die Dicke des unter den Gate-Erweiterungsregionen 9e und 9f angesiedelten partiellen Oxidfilms 31 durch ein nach der Bildung der Gate-Elektrode 9 durchgeführtes Naßätzen nicht verringert. Dadurch kann der Grad der Schwankung des Substrat­ widerstandes, die aus dem durch eine Gatespannung auf eine ei­ nen Substratwiderstandsweg 36 bildende Wannenregion ausgeübten Einfluß resultiert, verringert werden.
Ausführungsform 7
Jede der Ausführungsformen 1 bis 6 verwendet eine auf einer Abblockregion ausgebildete Vorzugs-Schutzmaske eines Lack­ films, die hauptsächlich eine Source/Drain-Region und eine Substratregion einschließt, um die Implantation von Verunrei­ nigungen zu verhindern.
Die Vorzugs-Schutzmaske wird im Allgemeinen hauptsächlich zum Begrenzen des Lackfilmbereichs auf ein Minimum sowie zur Ver­ meidung des statischen Aufladens eines Gate-Oxidfilms, etc. durch die Implantation von Verunreinigungsionen, verwendet.
Verfahren zum Entwerfen der Vorzugs-Schutzmaske werden in die folgenden Verfahren 1 und 2 eingeteilt.
  • 1. Die Region zum Verhindern der Implantation von Verunreini­ gungen wird mittels CAD oder dergleichen entworfen, um einen positiven Lackfilm mit einer Maske (normale Maske), die diese Region als einen Abschirmungsabschnitt auf der Maske selbst verwendet, zu belichten.
  • 2. Die Region zum Verhindern der Implantation von Verunreini­ gungen wird mittels CAD oder dergleichen entworfen, um einen negativen Lackfilm mit einer Maske (Anti-Maske), die eine an­ dere Region als diese Region als einen Abschirmungsabschnitt verwendet, zu belichten.
Das Ionenimplantationsverfahren wurde jedoch vor kurzem so verbessert, daß die vorher erwähnte statische Aufladung kaum verursacht wird. Dies hat seinen Grund in einer Behandlung, wie zum Beispiel einer Elektronendusche, zum Kompensieren ei­ nes Aufladevorgangs bei der Ionenimplantation.
Folglich verwendet ein Herstellungsverfahren gemäß einer Aus­ führungsform 7 der vorliegenden Erfindung eine Vorzugs- Öffnungsmaske, die hauptsächlich entlang einer Region, die der Implantation von Verunreinigungen ausgesetzt ist, mit einer Öffnung versehen ist, obwohl der Bereich eines Lackfilms ver­ größert ist.
Verfahren zum Entwerfen der Vorzugs-Öffnungsmaske werden in die folgenden Verfahren 3 und 4 eingeteilt.
  • 1. Eine Region, die einer Implantation von Verunreinigungen ausgesetzt wird, wird mittels CAD oder dergleichen entworfen und danach wird eine Anti-Maske zum Belichten eines positiven Lackfilms hergestellt.
  • 2. Die Region, die der Implantation von Verunreinigungen ausge­ setzt wird, wird mittels CAD oder dergleichen entworfen und danach wird eine normale Maske zum Belichten eines negativen Lackfilms hergestellt.
Fig. 24 ist eine Draufsicht, die das Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß der Ausführungsform 7 der vorliegenden Erfindung zeigt.
Wie in Fig. 24 gezeigt, ist eine N+-Implantationsregion 60 auf der minimal notwendigen Region zum Implantieren einer N-Typ- Verunreinigung in die Source/Drain-Region 5 und 6 vorgesehen und eine P+-Implantationsregion 46 ist auf der minimal notwen­ digen Region zum Implantieren einer P-Typ-Verunreinigung in eine Substratregion 10 vorgesehen.
Die P+-Implantationsregion 46 kennzeichnet eine in Fig. 9 ge­ zeigte Lackfilmöffnungs-Region bei der Implantation der P- Dotanden 18 und die N+-Implantationsregion 60 kennzeichnet ei­ ne in Fig. 8 gezeigte Lackfilmöffnungs-Region bei der Implan­ tation der N-Dotanden 17.
Fig. 25 ist eine Schnittansicht entlang der Linie E-E in Fig. 24, die eine Querschnittsstruktur bei der Bildung eines P+- Implantations-Lackfilms 61 gemäß der Ausführungsform 7 zeigt.
Wie in Fig. 25 gezeigt, wird der P+-Implantations-Lackfilm 61 dergestalt ausgebildet, daß nur die P+-Implantationsregion 46 geöffnet ist.
Fig. 26 ist eine Schnittansicht entlang der Linie E-E in Fig. 24, die eine Querschnittsstruktur bei der Bildung eines N+- Implantations-Lackfilms 62 gemäß der Ausführungsform 7 zeigt.
Wie in Fig. 26 gezeigt, ist der N+-Implantations-Lackfilm 62 dergestalt ausgebildet, daß lediglich die N+-Implantations- Region geöffnet ist.
Der P+-Implantations-Lackfilm 61 ist in dem in Fig. 9 gezeig­ ten Schritt vorgesehen und der N+-Implantations-Lackfilm 62 ist in dem in Fig. 8 gezeigten Schritt vorgesehen.
Wie in den Fig. 25 und 26 gezeigt, ist der größte Teil ei­ ner Wannenregion 11, der mit dem P+-Implantations-Lackfilm 61 und dem N+-Implantations-Lackfilm 62 maskiert ist, nicht Ge­ genstand der Implantation von P- und N-Dotanden. Dadurch kann der Widerstandswert des Substratwiderstandes verringert werden und seine Streuung kann unterdrückt werden. Folglich kann eine auf präzise Weise einstellbare Halbleiter-Vorrichtung mit ei­ ner partiell isolierten Substratfestlegungs-SOI-Struktur er­ halten werden, ohne den Widerstandswert des Substratwiderstan­ des zu erhöhen.
Zusätzlich wird bei der Durchführung des Herstellungsverfah­ rens gemäß der Ausführungsform 7 die Vorzugs-Abschirmungsmaske zu der Vorzugs-Öffnungsmaske hin verändert. Dadurch ist die Anzahl der Herstellungsschritte nicht gegenüber jener des Standes der Technik erhöht.
Weiterhin ist der größte Teil (einer Region A12 entsprechend) eine partiellen Oxidfilms 31 nicht Gegenstand der Implantati­ on von N- und P-Dotanden, wodurch kaum ein Zusammenbruchsphä­ nomen in dem partiellen Oxidfilm 31 verursacht wird.
Somit kann das Herstellungsverfahren gemäß der Ausführungsform 7 das Zusammenbruchsphänomen weiter unterdrücken und den Wi­ derstandswert des Substratwiderstandes verringern.
Ausführungsform 8
Fig. 27 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 8 der vorliegenden Erfindung zeigt.
Wie in Fig. 27 gezeigt, ist eine auf einer Erweiterung einer Gate-Elektrode 9 in Längsrichtung angeordnete Teilregion zu einer Gatekontakt-Region 9c hin erweitert, um zusätzlich zu der minimal notwendigen Region zum Implantieren von P-Dotanden in eine Substratregion 10 eine P+-Implantationsregion 47 zu bilden.
Die P+-Implantationsregion 47 kennzeichnet eine in Fig. 9 ge­ zeigte Lackfilm-Öffnungsregion bei der Implantation der P- Dotanden 18 und eine N+-Implantationsregion 60 kennzeichnet eine in Fig. 8 gezeigte Lackfilmöffnungs-Region bei der Im­ plantation der N-Dotanden 17.
Fig. 28 ist eine Schnittansicht entlang der Linie E-E in Fig. 27, die eine Querschnittsstruktur bei der Bildung eines P+- Implantations-Lackfilms 63 zeigt.
Wie in Fig. 28 gezeigt, ist der P+-Implantations-Lackfilm 63 dergestalt ausgebildet, daß lediglich die P+- Implantationsregion 47 geöffnet ist. Der P+-Implantations- Lackfilm 63 wird in dem in Fig. 9 gezeigten Schritt ausgebil­ det. Eine Querschnittsstruktur bei der Ausbildung eines N+- Implantations-Lackfilms 62 ist ähnlich jener der in Fig. 26 gezeigten Ausführungsform 7.
Wie in Fig. 28 gezeigt, ist der größte Teil einer mit dem P+- Implantations-Lackfilm 63 maskierten Wannenregion 11 nicht Ge­ genstand der Implantation von N-Dotanden. Dadurch kann der Wi­ derstandswert des Substratwiderstandes verringert werden und seine Streuung kann unterdrückt werden.
Wie in Fig. 28 gezeigt, kann weiterhin die P-Typ- Verunreinigungskonzentration der Wannenregion 11 erhöht wer­ den, um definitiv den Widerstandswert des Substratwiderstandes durch aktives Implantieren von P-Typ-Verunreinigungsionen 66 in die unter einem partiellen Oxidfilm 31 angesiedelte Wannen­ region 11 zu erniedrigen.
Folglich kann eine präzise einstellbare Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur erhalten werden, ohne den Widerstandswert des Substratwider­ standes zu erhöhen.
Zusätzlich wird die Vorzugs-Schutzmaske zu der Vorzugs­ Öffnungsmaske hin verändert, um das Herstellungsverfahren ge­ mäß der Ausführungsform 8 durchzuführen, wodurch die Anzahl der Herstellungsschritte nicht über jene des Standes der Tech­ nik hinausgehend erhöht wird.
Aufgrund des N+-Implantations-Lackfilms 62 wird weiterhin kei­ ne N-Typ-Verunreinigung in den größten Teil des partiellen Oxidfilms 31 implantiert. Obwohl P-Dotanden in den größten Teil des partiellen Oxidfilms 31 implantiert werden, kann trotz eines Zusammenbruchsphänomens, das aus der Implantation der P-Dotanden in den größten Teil des partiellen Oxidfilms 31 resultiert, der Widerstandswert des Substratwiderstandes auf­ grund der Implantation der P-Dotanden in die Wannenregion 11 beachtlich verringert werden.
Gemäß der Ausführungsform 8 wird die P+-Implantationsregion 47 größer ausgebildet als die P+-Implantationsregion 46 gemäß der Ausführungsform 7. Dadurch kann verglichen mit der Ausfüh­ rungsform 7 der Bereich des Ausbildens eines Lackfilms verrin­ gert werden.
Eine andere P+-Implantationsregion 48 kann dergestalt ausge­ bildet werden, daß sie mit einer Gatekontakt-Region 9c teil­ weise überlappt. Dies wird durch die gestrichelten Linien in Fig. 27 gezeigt. In diesem Fall kann der Widerstandswert des Substratwiderstandes weiter verringert werden.
Ausführungsform 9
Fig. 29 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 9 der vorliegenden Erfindung zeigt.
Wie in Fig. 29 gezeigt, erstreckt sich eine auf einer Erweit 11157 00070 552 001000280000000200012000285911104600040 0002010162976 00004 11038e­ rung einer Gate-Elektrode 9 in Längsrichtung angesiedelte Teilregion zu einer Gate-Erweiterungsregion 9d hin, um eine P+-Implantationsregion 49 zu bilden, die zusätzlich zu der mi­ nimal notwendigen Region zum Implantieren von P-Dotanden in eine Substratregion 10 teilweise mit der Gate- Erweiterungsregion 9d überlappt.
Die P+-Implantationsregion 49 kennzeichnet eine in Fig. 9 ge­ zeigte Lackfilmöffnungs-Region bei der Implantation der P- Dotanden 18 und eine N+-Implantationsregion 60 kennzeichnet eine in Fig. 8 gezeigte Lackfilmöffnungs-Region bei der Im­ plantation der N-Dotanden 17.
Bei dem Herstellungsverfahren gemäß der Ausführungsform 9 kann eine präzise einstellbare Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur erhalten werden, ohne den Widerstandswert des Substratwiderstandes zu erhöhen. Dies geschieht aufgrund eines ähnlichen Effektes wie bei der Ausführungsform 8.
In ähnlicher Weise wie bei dem Herstellungsverfahren gemäß der Ausführungsform 8 ist zusätzlich die Anzahl der Herstellungs­ schritte nicht über jene des Standes der Technik hinausgehend erhöht.
Gemäß der Ausführungsform 9 ist die P+-Implantationsregion 49 größer ausgebildet als die P+-Implantationsregion 46 gemäß der Ausführungsform 7. Dadurch kann verglichen zur Ausführungsform 7 ein Bereich des Ausbildens eines Lackfilms verkleinert wer­ den.
Ausführungsform 10
Fig. 30 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 10 der vorliegenden Erfindung zeigt.
Wie in Fig. 30 gezeigt, ist bei der Ausführungsform 10 in ähn­ licher Weise wie bei der Ausführungsform 5 an Stelle der Gate- Elektrode 9 ein Gate-Verdrahtungsabschnitt 14 mit Funktionen einer Gate-Elektrode und einer Gate-Zuleitung vorgesehen und der Gate-Verdrahtungsabschnitt 14 erstreckt sich von einer Ka­ nalbildungs-Region 7 (nicht gezeigt) zwischen einer Drainregi­ on 5 und einer Sourceregion 6 zu einer Substratregion 10 hin, um auf einem Zwischenabschnitt abzuknicken.
Andererseits erstreckt sich auf der Seite einer N+- Implantationsregion 60 eine Teilregion zu dem Gate- Verdrahtungsabschnitt 14 hin, um eine P+-Implantationsregion 50 zu bilden, die zusätzlich zu der minimal notwendigen Region zum Implantieren von P-Dotanden in die Substratregion 10 teil­ weise mit dem Gate-Verdrahtungsabschnitt 14 überlappt.
Die P+-Implantationsregion 50 kennzeichnet eine in Fig. 9 ge­ zeigte Lackfilmöffnungsregion bei der Implantation der P- Dotanden 18 und die N+-Implantationsregion 60 kennzeichnet ei­ ne in Fig. 8 gezeigte Lackfilmöffnungs-Region bei der Implan­ tation der N-Dotanden 17.
Bei dem Herstellungsverfahren gemäß der Ausführungsform 10 kann eine präzise einstellbare Halbleiter-Vorrichtung mit ei­ ner partiell isolierten Substratfestlegungs-SOI-Struktur er­ halten werden, ohne den Widerstandswert des Substratwiderstan­ des zu erhöhen. Dies geschieht aufgrund eines ähnlichen Effek­ tes wie bei der Ausführungsform 8.
In ähnlicher Weise wie bei dem Herstellungsverfahren gemäß der Ausführungsform 8 ist zusätzlich die Anzahl der Herstellungs­ schritte nicht gegenüber jener des Standes der Technik erhöht.
Gemäß der Ausführungsform 10 wird die P+-Implantationsregion 50 größer ausgebildet als die P+-Implantationsregion 46 gemäß der Ausführungsform 7. Dadurch kann verglichen mit der Ausfüh­ rungsform 7 ein Bereich des Ausbildens eines Lackfilms ver­ kleinert werden.
Ausführungsform 11
Fig. 31 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 11 der vorliegenden Erfindung zeigt.
Wie in Fig. 31 gezeigt, ist eine N+-Implantationsregion 60 auf der minimal notwendigen Region zum Implantieren von N-Dotanden in die Source/Drain-Regionen 5 und 6 vorgesehen und eine P+- Implantationsregion 46 ist auf der minimal notwendigen Region zum Implantieren von P-Verunreinigungen in eine Substratregion 10 vorgesehen.
Andererseits weist eine Gate-Elektrode 9 eine Gate- Erweiterungsregion 9e auf, die diese zu der Substratregion 10 hin beachtlich erweitert. Die restliche Struktur der Ausfüh­ rungsform 11 ist ähnlich jener der in Fig. 24 gezeigten Aus­ führungsform 7.
Bei dem Herstellungsverfahren gemäß der Ausführungsform 10 kann eine präzise einstellbare Halbleiter-Vorrichtung mit ei­ ner partiell isolierten Substratfestlegungs-SOI-Struktur er­ halten werden, ohne den Widerstandswert des Substratwiderstan­ des zu erhöhen. Dies geschieht aufgrund eines ähnlichen Effektes wie bei der Ausführungsform 7.
In ähnlicher Weise wie bei dem Herstellungsverfahren gemäß der Ausführungsform 7 ist zusätzlich die Anzahl der Herstellungs­ schritte nicht über jene des Standes der Technik hinausgehend erhöht.
Eine andere Gate-Erweiterungsregion 9f kann dergestalt ausge­ bildet werden, daß sie teilweise mit der P+- Implantationsregion 46 überlappt. Dies wird in Fig. 31 durch die gestrichelten Linien gezeigt.
Gemäß dieses Verfahrens kann eine Verringerung der Dicke eines partiellen Oxidfilmes 31 in den Überlappungsabschnitten der Gate-Erweiterungsregion 9f und der P+-Implantationsregion 46 vermieden werden. Dadurch wird ein Substratwiderstand auf ei­ nem niedrigen Wert stabilisiert.
Wenn die Gate-Erweiterungsregion 9e ausgebildet wird, wird ebenfalls durch ein nach der Bildung der Gate-Elektrode 9 durchgeführtes Naßätzen die Dicke des unterhalb der Gate- Erweiterungsregion 9e angesiedelten partiellen Oxidfilms 31 nicht verringert. Dadurch kann der Schwankungsgrad des durch eine Gatespannung ausgeübten Einflusses auf eine einen Sub­ stratwiderstandsweg 36 bildende Wannenregion verringert wer­ den.
Ausführungsform 12
Fig. 32 ist eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit einer partiell isolierten Substratfestlegungs-SOI-Struktur gemäß einer Ausführungsform 12 der vorliegenden Erfindung zeigt.
Wie in Fig. 32 gezeigt, ist eine N+-Implantationsregion 60 auf der minimal notwendigen Region zum Implantieren von N-Dotanden in die Source/Drain-Regionen 5 und 6 vorgesehen, während eine auf einer Erweiterung einer Gate-Elektrode 9 in Längsrichtung angesiedelte Teilregion sich zu einer Gatekontakt-Region 9c hin erstreckt, um zusätzlich zu der minimal notwendigen Region zum Implantieren von P-Dotanden in eine Substratregion 10 eine P+-Implantationsregion 47 auszubilden.
Weiterhin ist auf der minimal notwendigen Region zum Implan­ tieren von N-Dotanden in eine P+-Dummyregion 73 eine Dummy-N+- Implantationsregion 71 vorgesehen und auf der minimal notwen­ digen Region zum Implantieren von P-Dotanden in eine N+- Dummyregion 74 ist eine Dummy-P+-Implantationsregion 72 vorge­ sehen.
Die N+-Implantationsregion 60 und die Dummy-N+- Implantationsregion 71 bezeichnen offene Bereiche eines in Fig. 8 gezeigten ersten Lackfilms bei der Implantation der N- Dotanden 17, während die P+-Implantationsregion 47 und die Dummy-P+-Implantationsregion 72 offene Bereiche eines in Fig. 9 gezeigten zweiten Lackfilms bei der Implantation der P- Dotanden 18 bezeichnen.
Bei dem Herstellungsverfahren gemäß der Ausführungsform 12 kann eine präzise einstellbare Halbleiter-Vorrichtung mit ei­ ner partiell isolierten Substratfestlegungs-SOI-Struktur er­ halten werden, ohne den Widerstandswert des Substratwiderstan­ des zu erhöhen. Dies geschieht aufgrund eines ähnlichen Effek­ tes wie bei der Ausführungsform 7.
In ähnlicher Weise wie bei dem Herstellungsverfahren gemäß der Ausführungsform 7 ist zusätzlich die Anzahl der Herstellungs­ schritte nicht über jene des Standes der Technik hinausgehend erhöht.
Weiterhin kann aufgrund der Dummy-N+-Implantationsregion 71 und der Dummy-P+-Implantationsregion 72 ein Bereich der Aus­ bildung eines Lackfilms weiter verkleinert werden. Die Mög­ lichkeit der statischen Beschädigung eines Gate-Oxidfilms 8 etc. durch ein Aufladephänomen kann stärker unterdrückt werden als bei den Ausführungsformen 7 bis 11.
Weiterhin können die Dummy-N+-Implantationsregion 71 und die Dummy-P+-Implantationsregion 72, die in ähnlicher Weise wie bei einer Bildungsregel für die P+-Dummyregion 73 und die N+- Dummyregion 74 (beispielsweise zur Homogenisierung der Struk­ turdichte für das CMP-Verfahren gebildet) automatisch rechtek­ kig ausgebildet werden, auf relativ einfache Weise entworfen werden.
Während bei dem in Fig. 32 gezeigten Beispiel die Dummy-N+- Implantationsregion 71 und die Dummy-P+-Implantationsregion 72 getrennt für den ersten und zweiten Lackfilm vorgesehen sind, können die Dummy-Implantationsregionen alternativ an dem glei­ chen Ort in der gleichen Gestalt zwischen dem ersten und dem zweiten Lackfilm vorgesehen werden um gemeinsam als eine Dum­ my-N+P+-Implantationsregion genutzt zu werden.
Wenn sowohl N- als auch P-Dotanden in diese Dummyregion im­ plantiert werden, kann ein Problem, wie beispielsweise die Ab­ lösung einer Silizidregion auftreten. Deshalb werden, wie in Fig. 32 gezeigt, die Dummy-N+-Implantationsregion 71 und die Dummy-P+-Implantationsregion 72 vorzugsweise getrennt vorgese­ hen, ohne miteinander zu überlappen, so daß lediglich entweder N-Dotanden oder P-Dotanden in jede Dummyregion implantiert werden.

Claims (20)

1. Halbleiter-Vorrichtung mit einer durch ein Halbleiter- Substrat (1), eine eingebettete Isolierschicht (2) und eine SOI-Schicht (3) gebildeten SOI-Struktur mit:
einer Mehrzahl von in der SOI-Schicht vorgesehenen Elementbil­ dungsregionen, von denen jede mit einem vorgeschriebenen Ele­ ment gebildet ist;
einem Isolationsfilm (31), der in einem oberen Schichtab­ schnitt der SOI-Schicht vorgesehen ist, um die Mehrzahl der Elementbildungsregionen voneinander zu isolieren;
einer Halbleiterregion eines ersten Leitungstyps (11, 12), die als Teil der SOI-Schicht unter dem Isolationsfilm vorgesehen ist und in Kontakt mit der zumindest einen Elementbildungsre­ gion eines ersten Leitungstyps unter der Mehrzahl von Element­ bildungsregionen ausgebildet ist und
einer Substratregion eines ersten Leitungstyps (10), die in der SOI-Schicht vorgesehen ist und die in ihrem elektrischen Potential extern festgelegt werden kann und in Kontakt mit der Halbleiterregion ist, wobei
die Halbleiterregion zumindest teilweise eine Verunreinigungs­ region eines ersten Leitungstyps aufweist, die nicht mit einer Verunreinigung eines zweiten Leitungstyps, der unterschiedlich zu dem ersten Leitungstyp ist, durchsetzt ist, sondern ledig­ lich durch eine Verunreinigung des ersten Leitungstyps dotiert ist.
2. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der die Verunreinigungsregion des ersten Leitungstyps in einer Re­ gion (36) ausgebildet ist, die von der Substratregion minde­ stens eine Elementbildungsregion erreicht.
3. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der der Isolationsfilm zumindest teilweise eine von Verunreinigun­ gen des zweiten Leitungstyps freie Region aufweist, die keine Verunreinigung des zweiten Leitungstyps enthält.
4. Halbleiter-Vorrichtung gemäß Anspruch 3, bei der die von Verunreinigungen des zweiten Leitungstyps freie Region in einer Region ausgebildet ist, die von der Substratregion aus die mindestens eine Elementbildungsregion erreicht.
5. Halbleiter-Vorrichtung gemäß Anspruch 3 oder 4, bei der die von Verunreinigungen des zweiten Leitungstyps freie Region eine Region mit einer größeren Dicke als die restliche Region in dem Isolationsfilm aufweist.
6. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der das vorgeschriebene Element einen Transistor aufweist und eine Gate-Elektrode (9) des Transistors dergestalt ausgebildet ist, daß sie sich auf den Isolationsfilm ausdehnt.
7. Halbleiter-Vorrichtung gemäß Anspruch 1, die weiterhin eine Dummy-Region (73, 74) aufweist, welche in der SOI-Schicht ausgebildet ist, um nicht als ein Element zu wirken.
8. Halbleiter-Vorrichtung gemäß Anspruch 7, bei der die Dummy-Region eine Region aufweist, in die Verunreinigungen sowohl des ersten Leitungstyps als auch des zweiten Lei­ tungstyps eingebracht sind.
9. Halbleiter-Vorrichtung gemäß Anspruch 7, bei der die Dummy-Region eine erste Dummy-Region (72) aufweist, in die eine Verunreinigung des ersten Leitungstyps implantiert ist und in die keine Verunreinigung des zweiten Leitungstyps im­ plantiert ist
sowie eine zweite Dummy-Region (71) aufweist, in die eine Ver­ unreinigung des zweiten Leitungstyps implantiert ist und in die keine Verunreinigung des ersten Leitungstyps implantiert ist.
10. Halbleiter-Vorrichtung gemäß Anspruch 1, bei der der Isolationsfilm einen Isolationsfilm mit einer Dicke von nicht mehr als 50 nm aufweist.
11. Halbleiter-Vorrichtung mit einer durch ein Halbleiter­ substrat (1), eine eingebettete Isolationsschicht (2) und eine SOI-Schicht (3) gebildeten SOI-Struktur mit:
einer Mehrzahl von in der SOI-Schicht vorgesehenen Elementbil­ dungsregionen, von denen jede mit einem vorgeschriebenen Ele­ ment ausgebildet ist;
einem in einem oberen Schichtabschnitt der SOI-Schicht vorge­ sehenen Isolationsfilm (31) zum Isolieren der Mehrzahl von Elementbildungsregionen voneinander;
einer Halbleiterregion eines ersten Leitungstyps (11, 12), die als Teil der SOI-Schicht unter dem Isolationsfilm vorgesehen ist und in Kontakt mit zumindest der einen Elementbildungsre­ gion mit einem ersten Leitungstyp unter der Mehrzahl von Ele­ mentbildungsregionen ausgebildet ist; und
einer in der SOI-Schicht vorgesehenen Substratregion eines er­ sten Leitungstyps (10), die in ihrem elektrischen Potential extern festgelegt werden kann und in Kontakt mit der Halblei­ terregion ausgebildet wird, wobei
der Isolationsfilm zumindest teilweise eine Region mit einer größeren Dicke als die restliche Region aufweist.
12. Verfahren zum Herstellen einer Halbleiter-Vorrichtung mit den Schritten:
  • a) Bereitstellen eines durch ein Halbleiter-Substrat (1), ei­ ne eingebettete Isolationsschicht (2) und eine SOI-Schicht (3) gebildeten SOI-Substrats;
  • b) selektives Bilden eines Isolationsfilms (31) in einem obe­ ren Schichtabschnitt der SOI-Schicht, während in einem unteren Schichtabschnitt des Isolationsfilms eine Halbleiterregion ei­ nes ersten Leitungstyps (11, 12) gebildet wird, so daß der Isolationsfilm die SOI-Schicht in eine Mehrzahl von Element­ bildungsregionen teilt und mindestens eine Elementbildungsre­ gion unter der Mehrzahl von Elementbildungsregionen einen er­ sten Leitungstyp aufweist und in Kontakt mit der Halbleiterre­ gion ausgebildet ist;
  • c) selektives Bilden einer aktiven Region eines zweiten bei­ tungstyps (5, 6) auf der Oberfläche der mindestens einen Ele­ mentbildungsregion; und
  • d) Bilden einer Substratregion eines ersten Leitungstyps (10), deren elektrisches Potential extern festgelegt werden kann, in der SOI-Schicht, um in Kontakt mit der Halbleiterre­ gion zu sein, wobei
    der Schritt (c) zum Bilden der aktiven Region durch Einrichten einer Abblockregion (41 bis 45), welche die Substratregion und eine Teilregion des Isolationsfilms beinhaltet, als einer Re­ gion, welche das Einbringen einer Verunreinigung des zweiten Leitungstyps verhindert, und durch Einbringen der Verunreini­ gung des zweiten Leitungstyps in die SOI-Schicht durchgeführt wird.
13. Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß Anspruch 12, bei dem der Schritt (c) einen Schritt des Einbringens einer Verunrei­ nigung des zweiten Leitungstyps in die SOI-Schicht durch eine auf der Abblockregion gebildete Maske eines ersten Lackfilms (51, 52) aufweist.
14. Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß Anspruch 13, bei dem
die mindestens eine Elementbildungsregion eine Region zum Bil­ den eines Transistors aufweist, das Verfahren weiterhin einen Schritt (e) aufweist, der vor dem Schritt (c) zum Bilden einer Gate-Elektrode (9) des Transistors in der mindestens einen Elementbildungsregion ausgeführt wird, die Gate-Elektrode der­ gestalt ausgebildet wird, daß sie sich auf den Isolationsfilm ausdehnt und
der Schritt (c) einen Schritt des Einbringens einer Verunrei­ nigung des zweiten Leitungstyps in die SOI-Schicht durch Mas­ ken des ersten Lackfilms und der Gate-Elektrode aufweist.
15. Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß Anspruch 12, bei dem
die mindestens eine Elementbildungsregion eine Region zum Bil­ den eines Transistors aufweist, das Verfahren weiterhin (e) einen Schritt, der vor einem Schritt (c) zum Bilden einer Ga­ te-Elektrode (9) des Transistors in der mindestens einen Ele­ mentbildungsregion ausgeführt wird, aufweist, die Gate- Elektrode dergestalt ausgebildet wird, daß sie auf sich auf einen Teil des Isolationsfilms ausdehnt und
der Schritt (c) einen Schritt des Einbringens einer Verunrei­ nigung des zweiten Leitungstyps in die SOI-Schicht durch Mas­ ken eines ersten Lackfilms, der auf der Substratregion ausge­ bildet ist, und der Gate-Elektrode aufweist.
16. Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß Anspruch 15, bei dem die Gate-Elektrode auf einer Region gebildet wird, die von der Substratregion mindestens eine Elementbildungsregion erreicht.
17. Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß Anspruch 12, bei dem
der Schritt (c) einen Schritt des Einbringens einer Verunrei­ nigung des zweiten Leitungstyps in die SOI-Schicht durch eine Maske eines ersten Lackfilms (62) mit einer ersten Öffnung auf der aktiven Region aufweist und
der Schritt (d) einen Schritt des Einbringens einer Verunrei­ nigung des ersten Leitungstyps in die SOI-Schicht durch eine Maske eines zweiten Lackfilms (61, 63) mit einer zweiten Öff­ nung auf der Substratregion aufweist.
18. Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß Anspruch 17, bei dem die zweite Öffnung eine Öffnung aufweist, die im wesentlichen nur auf der Substratregion vorgesehen ist.
19. Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß Anspruch 17, bei dem die zweite Öffnung eine Öffnung aufweist, die auf der Sub­ stratregion und einem Teil des Isolationsfilms vorgesehen ist.
20. . Verfahren zum Herstellen einer Halbleiter-Vorrichtung gemäß Anspruch 17, bei dem
der erste Lackfilm weiterhin eine erste Dummy-Öffnung (71) auf einer anderen Region als der Substratregion, der Halbleiterre­ gion und der mindestens einen Elementbildungsregion aufweist und
der zweite Lackfilm weiterhin eine zweite Dummy-Öffnung (72) auf einer anderen Region als der Substratregion, der Halblei­ terregion und der mindestens einen Elementbildungsregion auf­ weist.
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