KR102616134B1 - 강유전체를 포함하는 비휘발성 메모리 장치 및 그 제조방법 - Google Patents
강유전체를 포함하는 비휘발성 메모리 장치 및 그 제조방법 Download PDFInfo
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Abstract
강유전체를 포함하는 비휘발성 메모리 장치 및 그 제조방법에 관한 기술이다. 비휘발성 메모리 장치는, 소정 깊이를 갖는 리세스를 구비한 반도체 기판, 상기 리세스 내부에 매립된 강유전체막, 상기 리세스 일측에 형성되는 소스, 상기 리세스 타측에 형성되는 드레인, 및 상기 강유전체막 상부에 형성되는 게이트를 포함한다. 상기 반도체 기판의 리세스 계면을 따라 상기 소스 및 드레인 사이에 채널 영역이 형성된다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 강유전체를 포함하는 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 비휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 비휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
최근, 고집적 및 대용량을 실현할 수 있는 비휘발성 반도체 메모리 장치의 수요가 점차 증대되고 있다. 이와 같은 비휘발성 반도체 메모리 장치로는 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 하지만, 랜덤 액세스(Random access)가 가능하고 향상된 성능의 비휘발성 메모리 장치에 대한 연구가 활발히 이루어지고 있다. 예를 들면, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 혼합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 그리고 가변 저항 물질막을 데이터 저장매체로 사용하는 저항성 램(Resistive RAM: RRAM) 등이 있다.
여기서, 강유전체 메모리 장치(FeRAM:Ferroelectric Random Access Memory)는 강유전체 물질을 저장 매체로 이용한다. 강유전체 물질은 자발 분극 특성(spontaneous polarization characteristic)을 가지며, 그것의 자발 분극(또는 잔류 분극)의 방향은 전계에 의해 제어 가능하다. 이와 같은 분극 특성에 따라, 일정 전압 또는 전계를 인가하게 되면, 강유전체 물질이 분극되어, 메모리 동작을 수행할 수 있다.
일반적인 강유전체 메모리 장치는 강유전체막을 게이트 절연막으로 이용할 수 있다.
그러나, 반도체 집적 회로 장치의 집적 밀도가 증대됨에 따라, 게이트의 선폭 감소로 인해, 강유전체막에 잔류하는 표면 전하를 스크리닝(screening)하는 데 어려움이 있다.
본 발명은 분극 현상을 개선할 수 있는 강유전체를 포함하는 비활성 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 비활성 메모리 장치는, 소정 깊이를 갖는 리세스를 구비한 반도체 기판, 상기 리세스 내부에 매립된 강유전체막, 상기 리세스 일측에 형성되는 소스, 상기 리세스 타측에 형성되는 드레인, 및 상기 강유전체막 상부에 형성되는 게이트를 포함하며, 상기 반도체 기판의 리세스 계면을 따라 상기 소스 및 드레인 사이에 채널 영역이 형성된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 반도체 기판, 상기 반도체 기판의 소정 부분에 매립되는 저장 부재, 상기 저장 부재 사이의 상기 반도체 기판에 형성되는 소스 및 드레인, 및 상기 저장 부재 상부에 형성되는 게이트를 포함하고, 상기 저장 부재는 게이트에 인가되는 전계에 의해 분극이 발생되는 물질을 포함한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 불순물을 주입한다. 다음, 상기 반도체 기판의 소정 부분을 식각하여, 리세스를 형성하는 단계로, 상기 리세스에 의해 상기 불순물이 주입된 영역을 소스 및 드레인을 한정한다. 상기 리세스 내부에 강유전체막을 매립한다. 상기 강유전체막 상부에 게이트를 형성한다.
본 발명에 따르면, 본 발명의 강유전체막은 반도체 기판의 리세스 내부에 매립되도록 형성된다. 이에 따라, 리세스의 표면적에 대응하여 채널 영역이 형성되기 때문에, 일반적인 플래너(planar) 타입 MOS 트랜지스터 보다 채널 길이(채널 영역의 면적)를 증대시킬 수 있다. 리세스의 형성에 따라, 강유전체막과 채널 영역과의 콘택 면적이 크게 증대되어, 강유전체막과 채널 영역의 계면에 충분한 양의 전하들이 배열된다. 이에 따라, 스크리닝 불량을 줄일 수 있어, 감극 현상을 줄일 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 7은 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 7은 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 1을 참조하면, 반도체 기판(100)을 준비한다. 반도체 기판(100)은 실리콘(Si) 또는 실리콘 저머늄(SiGe)과 같은 반도체 물질을 포함할 수 있다. 반도체 기판(100) 상부에 접합 영역을 형성하기 위한 불순물 영역(도시되지 않음)을 형성한다. 상기 불순물 영역은 예를 들어, 고농도를 갖는 인(P) 또는 비소(As)와 같은 n형 불순물을 주입하여 얻어질 수 있다. 하지만, 여기에 한정되지 않고, PMOS 트랜지스터를 형성할 경우, 보론(B)과 같은 p형의 불순믈을 주입할 수 있다. 또한, 상기 소스 및 드레인은 서로 반대 타입 불순물로 구성될 수 있다.
상기 불순물 영역이 형성된 반도체 기판(100)의 소정 부분을 식각하여, 리세스(T)를 형성한다. 리세스(T)에 의해, 상기 불순물 영역은 소스 및 드레인(110a, 110b)으로 분리될 수 있다. 리세스(T)의 형성으로, 소스 및 드레인(110a,110b) 사이의 채널 영역의 길이(L2)가 기존 플래너 타입의 채널 영역의 길이(L1)보다 실질적으로 증대된다. 상기 리세스(T)를 형성하기 위한 식각 방식으로는 등방성 식각 및 비등방성 식각이 이용될 수 있다. 예를 들어, 리세스(T)를 습식 식각과 같이 등방성 식각을 이용하여 형성하는 경우, 상기 리세스(T)는 도면과 같이 반구 형태를 가질 수 있다. 또한, 상기 리세스(T')를 건식 식각과 같이 비등방성 식각을 이용하여 형성하는 경우, 도 6에 도시된 바와 같이, 리세스(T')는 식각면이 반도체 기판(100)의 상부 표면과 실질적으로 수직을 이루는 트렌치 형태를 가질 수 있다.
도 2를 참조하면, 반도체 기판(100) 상부에 상기 리세스(T)가 충분히 매립될 수 있도록 강유전체막(120)을 형성한다. 강유전체막(120)은 외부 전계(external field)에 의해 스위칭 가능한 분극(예를 들어, 반대로 대전된 이온들의 변위(displacement) 및 쌍극자 모멘트를 생성)을 나타낼 수 있는 유전체 재료, 예를 들어, 하프늄 옥사이드 (HfOx)이 이용될 수 있다, 하지만, 본 실시예에서는 여기에 한정되지 않고, 전극(예컨대, 게이트)을 통해 인가되는 전계에 의해 분극이 일어나는 유전층이면 모두 여기에 이용될 수 있다.
더하여, 강유전체막(120)의 잔여 편극은 전계를 턴 오프(turn off)한 후에 유지할 수 있다. 결과적으로, 본 실시예의 강유전체막(120)의 분극(polarization)은 메모리 셀의 상태(예를 들어, 1 또는 0)로 해석될 수 있다.
또한, 상기 강유전체막(120)의 분극은 이후 형성될 강유전체 메모리 장치(강유전체 MOS 트랜지스터)의 비저항을 측정함으로써 결정될 수 있다. 즉, 상기 비저항은 강유전체막(120)의 분극 상태에 의존할 수 있다. 다시 말해서, 강유전체막(120)의 분극 상태는 저 바이어스(low bias)하의 강유전체 모스 트랜지스터의 임계 전압을 감지함으로써 센싱될 수 있다. 추가적으로, 강유전체막(120)은 그것의 잔여 분극이 남아 있을 수 있기 때문에 셀 캐패시터와 같은 저장 매체로 이용될 수 있고, DRAM과 달리 리프레시가 요구되지 않는다.
도 3을 참조하면, 강유전체막(120)은 반도체 기판(100) 표면이 노출되도록 평탄화되어, 리세스(T) 내부에 강유전체막(120)을 매립한다. 상기 강유전체막(120)의 평탄화 방법은 일반적인 에치 스탑 방식이 이용될 수 있으며, 에칭 종료 포인트는 예를 들어, 반도체 기판(100) 표면이 될 수 있다. 강유전체막(120a)이 리세스 내부에 매립됨에 따라, 실질적인 채널 영역의 길이(L2) 또는 표면적이 크게 개선된다. 이에 따라, 강유전체(120a)와 채널 영역간의 접촉 면적 역시 증대된다.
도 4를 참조하면, 반도체 기판(100) 상부에 도전층을 증착한 다음, 상기 도전층이 상기 강유전체막(120) 상부에 잔류하도록 패터닝하여, 게이트(130)를 형성한다. 상기 게이트(130)은 예를 들어, 금속막으로 형성될 수 있다.
상기 게이트(130)는 소스 및 드레인(110a, 110b)과 절연될 수 있는 위치에 형성될 수 있다. 이에 따라, 메모리 장치로서, 강유전체 모스 트랜지스터가 완성된다.
이와 같은 강유전체 메모리 장치는 1개의 강유전체 MOS 트랜지스터로 구성될 수 있다. 강유전체 MOS 트랜지스터는 트랜지스터의 동작을 수행함과 더불어, 강유전체막의 전계 인가에 따른 분극 특성으로 0 또는 1의 메모리 동작을 수행할 수 있다.
또한, 본 실시예의 강유전체막(120)은 반도체 기판(100)의 리세스(T) 내부에 매립되도록 형성된다. 이에 따라, 리세스(T)의 표면적에 대응하여 채널 영역(소스 및 드레인 사이 영역)이 형성되기 때문에, 일반적인 플래너(planar) 타입보다 MOS 트랜지스터 보다 채널 길이를 크게 증대시킬 수 있다. 즉, 리세스(T)의 형성에 따라, 강유전체막(120)과 채널 영역과의 콘택 면적이 크게 증대되어, 강유전체막(120)과 채널 영역의 계면에 충분한 양의 전하들이 배열된다. 이에 따라, 스크리닝 불량을 줄일 수 있어, 감극(depolarization) 현상을 줄일 수 있다.
또한, 도 5에 도시된 바와 같이, 리세스(T)를 형성하는 단계 및 강유전체막(120)을 형성하는 단계 사이에, 게이트 절연 박막(115)을 형성하는 단계를 추가로 포함할 수 있다. 게이트 절연 박막(115)은 반도체 기판(100)과 강유전체막(120) 사이에 개재되어, 계면 특성을 개선함과 더불어, 게이트(130)와 소스/드레인(110a, 110b)간의 절연 특성을 개선할 수 있다.
도 7은 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 7을 참조하면, 메모리 시스템(1000)은 메모리 콘트롤러(2000) 및 메모리(3000)을 포함할 수 있다. 상기 메모리(3000)는 버스 라인(B)을 통해 상기 메모리 콘트롤러(2000)와 커뮤니케이션된다. 상기 버스 라인(S)은 어드레스, 데이터, 및 코맨드를 전송하는 버스일 수 있다.
상기 메모리(3000)는 상술한 강유전체 메모리 장치를 포함할 수 있다. 강유전체 메모리 장치는 반도체 기판내에 매립된 강유전체막을 포함할 수 있다. 강유전체막이 반도체 기판내에 형성된 리세스 내부에 형성되기 때문에, 채널 길이 (혹은 채널 영역의 면적)를 증대시켜, 채널 영역과 접하는 강유전체막 표면에 전하량을 증대시킬 수 있다. 강유전체 메모리 장치는 메모리 장치는 물론 스위칭 장치에 적용할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 110a, 110b: 소스, 드레인
120, 120a: 강유전체막 130 : 게이트
120, 120a: 강유전체막 130 : 게이트
Claims (14)
- 소정 깊이를 갖는 리세스를 구비한 반도체 기판;
상기 리세스 내부에 완전히 매립된 강유전체막;
상기 리세스 일측에 형성되는 소스;
상기 리세스 타측에 형성되는 드레인; 및
상기 강유전체막 상부에 형성되는 게이트를 포함하며,
상기 반도체 기판의 리세스 계면을 따라 상기 소스 및 드레인 사이에 채널 영역이 형성되고,
상기 강유전체막의 상면 전체는 상기 게이트의 하면 전체와 접촉되며,
상기 강유전체막의 상면, 상기 소스 및 상기 드레인의 상면과, 상기 게이트의 하면은 공면(coplanar)을 이루는 비휘발성 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 소스 및 드레인은 상기 리세스 외측의 반도체 기판 상부에 형성되는 비휘발성 메모리 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 리세스는 반구 형태를 갖는 비휘발성 메모리 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 리세스는 상기 반도체 기판 표면에 대해 실질적인 수직을 이루는 식각 면을 갖는 트렌치 형태인 비휘발성 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 반도체 기판과 상기 강유전체막 사이에 게이트 절연막이 더 개재되는 비휘발성 메모리 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 강유전체막은 하프늄 옥사이드를 포함하는 비휘발성 메모리 장치. - 반도체 기판;
상기 반도체 기판의 소정 부분에 완전히 매립되는 저장 부재;
상기 저장 부재 사이의 상기 반도체 기판에 형성되는 소스 및 드레인; 및
상기 저장 부재 상부에 형성되는 게이트를 포함하고,
상기 저장 부재는 상기 게이트로부터 인가되는 전계에 의해 분극이 발생되는 물질을 포함하고,
상기 저장 부재의 상면 전체는 상기 게이트의 하면 전체와 접촉되며,
상기 저장 부재의 상면, 상기 소스 및 상기 드레인의 상면과, 상기 게이트의 하면은 공면(coplanar)을 이루는 비휘발성 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 저장 부재는 강유전체인 비휘발성 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 소스 및 드레인 사이의 채널 영역은 상기 반도체 기판과 상기 저장 부재의 계면을 따라 형성되는 비휘발성 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 반도체 기판과 상기 저장 부재 사이에 게이트 절연막이 더 개재되는 비휘발성 메모리 장치. - 반도체 기판 상부에 불순물을 주입하는 단계;
상기 반도체 기판의 소정 부분을 식각하여, 리세스를 형성하는 단계로, 상기 리세스에 의해 상기 불순물이 주입된 영역을 소스 및 드레인을 한정하는 단계;
상기 리세스 내부를 강유전체막으로 완전히 매립하는 단계; 및
상기 강유전체막의 상면 전체가 게이트의 하면 전체와 접촉되고 상기 강유전체막의 상면, 상기 소스 및 상기 드레인의 상면과, 상기 게이트의 하면이 공면(coplanar)을 이루도록 상기 강유전체막 상부에 상기 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 리세스를 형성하는 단계는,
상기 반도체 기판의 소정 부분을 습식 식각하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 리세스를 형성하는 단계는,
상기 반도체 기판의 소정 부분을 건식 식각하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 리세스를 형성하는 단계와, 상기 강유전체막을 형성하는 단계 사이에,
상기 리세스가 형성된 상기 반도체 기판 표면에 게이트 절연 박막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조방법.
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