TW202213743A - 半導體裝置以及電子系統 - Google Patents

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TW202213743A
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TW
Taiwan
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region
transistor
peripheral circuit
recessed
channel transistor
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TW110122067A
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李龍圭
金榮睦
全昌愍
鄭用相
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南韓商三星電子股份有限公司
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Abstract

一種半導體裝置，包含：胞元區域，包含胞元基底、記憶體胞元陣列以及在記憶體胞元陣列上的第一接合金屬襯墊，記憶體胞元陣列包含堆疊於胞元基底上的多個字元線及在多個字元線上的多個位元線；及周邊電路區域，其上堆疊有胞元區域且包含周邊電路基底、在周邊電路基底上的多個電路以及接合至第一接合金屬襯墊的第二接合金屬襯墊，其中多個電路包含：多個平面通道電晶體，分別包含沿周邊電路基底的頂表面的通道；及至少一個凹陷通道電晶體，包含沿配置於周邊電路中的凹陷溝渠的表面的通道。

Description

半導體裝置以及電子系統
本發明概念是關於一種半導體裝置及包含半導體裝置的電子系統，且更特定言之，是關於一種包含非揮發性豎直記憶體裝置的半導體裝置及包含半導體裝置的電子系統。 [相關申請案的交叉參考]
本申請案主張2020年9月17日向韓國智慧財產局申請的韓國專利申請案第10-2020-0120039號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
能夠儲存大量資料的半導體裝置可為滿足電子系統的資料儲存需要所需的。因此，為提高半導體裝置的資料儲存容量，已提出包含豎直記憶體裝置的半導體裝置，所述豎直記憶體裝置包含三維配置的記憶體胞元。
本發明概念提供一種半導體裝置，其具有藉由抑制由周邊電路區域佔據的面積增大而有利於高度整合及平面大小減小的結構，即使在包含三維配置的記憶體胞元的半導體裝置中，在字元線的堆疊的數目及連接到記憶體胞元的電晶體的數目增大以改良整合程度時亦如此。
本發明概念亦提供一種包含半導體裝置的電子系統，所述電子系統具有藉由抑制由周邊電路區域佔據的面積增大而有利於高度整合及平面大小減小的結構，即使在包含三維配置的記憶體胞元的半導體裝置中，在字元線的堆疊的數目及連接到記憶體胞元的電晶體的數目增大以改良整合程度時亦如此。
根據本發明概念的態樣，提供一種半導體裝置，包含：胞元區域，包含胞元基底、記憶體胞元陣列以及在記憶體胞元陣列上的第一接合金屬襯墊，記憶體胞元陣列包含在豎直方向上堆疊於胞元基底上的多個字元線及在多個字元線上的多個位元線；及周邊電路區域，具有在豎直方向上堆疊於其上的胞元區域，所述周邊電路區域包含周邊電路基底、在周邊電路基底上的多個電路以及接合至第一接合金屬襯墊的第二接合金屬襯墊，其中多個電路包含：多個平面通道電晶體，分別包含沿周邊電路基底的頂表面的通道區；及至少一個凹陷通道電晶體，包含沿周邊電路基底中的凹陷溝渠的表面的通道區。
根據本發明概念的另一態樣，提供一種半導體裝置，包含：胞元區域，包含記憶體胞元陣列；及周邊電路區域，在豎直方向上其上堆疊有胞元區域，所述周邊電路區域包含周邊電路基底及在周邊電路基底上且電連接至記憶體胞元陣列的多個電路，其中多個電路包含：多個平面通道電晶體，分別包含沿周邊電路基底的頂表面的通道區；及至少一個凹陷通道電晶體，包含沿周邊電路基底中的凹陷溝渠的表面的通道區。
根據本發明概念的另一態樣，提供一種電子系統，包含：主基底；在主基底上的半導體裝置；以及在主基底上的控制器，所述控制器電連接至半導體裝置，其中所述半導體裝置包含：胞元區域，包含記憶體胞元陣列；周邊電路區域，在豎直方向上其上堆疊有胞元區域，所述周邊電路區域包含周邊電路基底及在周邊電路基底上且電連接至記憶體胞元陣列的多個電路，且其中多個電路包含：多個平面通道電晶體，分別包含沿周邊電路基底的頂表面的通道區；及至少一個凹陷通道電晶體，包含沿周邊電路基底中的凹陷溝渠的表面的通道區。
下文中，將參考隨附圖式詳細地描述本發明概念的實施例。貫穿本說明書，類似組件將由類似附圖標號表示，且省略其重複描述。術語「第一」、「第二」等在本文中僅用於將一個元件與另一元件區分開。
圖1為根據本發明概念的實施例的半導體裝置10的方塊圖。
參考圖1，半導體裝置10可包含記憶體胞元陣列20及周邊電路30。記憶體胞元陣列20包含多個記憶體胞元區塊BLK1、BLK2……以及BLKn。多個記憶體胞元區塊BLK1、BLK2……以及BLKn中的每一者可包含多個記憶體胞元。記憶體胞元區塊BLK1、記憶體胞元區塊BLK2……以及記憶體胞元區塊BLKn可經由位元線BL、字元線WL、字串選擇線SSL以及接地選擇線GSL連接至周邊電路30。
周邊電路30可包含列解碼器32、頁緩衝器34、資料輸入/輸出電路36、控制邏輯38以及共同源極線驅動器39。周邊電路30可更包含各種電路，諸如可用於產生半導體裝置10的操作所需的各種電壓的電壓產生電路，用於校正自記憶體胞元陣列20讀取的資料誤差的錯誤校正電路，以及輸入/輸出介面。
記憶體胞元陣列20可經由字元線WL、字串選擇線SSL以及接地選擇線GSL連接至列解碼器32，且可經由位元線BL連接至頁緩衝器34。在記憶體胞元陣列20中，包含於多個記憶體胞元區塊BLK1、BLK2……以及BLKn中的多個記憶體胞元中的每一者可包含快閃記憶體胞元。記憶體胞元陣列20可包含三維記憶體胞元陣列。3維記憶體胞元陣列可包含多個NAND字串，且多個NAND字串中的每一者可包含連接至豎直地堆疊的多個字元線WL的多個記憶體胞元。
周邊電路30可自半導體裝置10外部接收位址ADDR、命令CMD以及控制信號CTRL，且可將資料DATA傳輸至半導體裝置10外部的裝置並自所述裝置接收資料DATA。
列解碼器32可回應於來自半導體裝置10外部的位址ADDR選擇多個記憶體胞元區塊BLK1、BLK2……以及BLKn中的至少一者，且可選擇選定記憶體胞元塊的字元線WL、字串選擇線SSL以及接地選擇線GSL。列解碼器32可將用於執行記憶體操作的電壓傳送至選定記憶體胞元塊的字元線WL。
頁緩衝器34可經由位元線BL連接至記憶體胞元陣列20。頁緩衝器34可在程式化操作期間藉由作為寫入驅動器操作而將根據意欲儲存於記憶體胞元陣列20中的資料DATA的電壓施加至位元線BL，且可在讀取操作期間藉由作為感測放大器操作而感測儲存於記憶體胞元陣列20中的資料DATA。頁緩衝器34可根據由控制邏輯38提供的控制信號PCTL操作。
資料輸入/輸出電路36可經由多個資料線DL連接至頁緩衝器34。資料輸入/輸出電路36可在程式化操作期間自記憶體控制器接收資料DATA，且可基於由控制邏輯38提供的行位址C_ADDR將經程式化資料DATA提供至頁緩衝器34。資料輸入/輸出電路36可在讀取操作期間基於由控制邏輯38提供的行位址C_ADDR將儲存於頁緩衝器34中的讀取資料DATA提供至記憶體控制器。
資料輸入/輸出電路36可將輸入至其的位址或命令傳送至控制邏輯38或列解碼器32。周邊電路30可更包含靜電放電（electrostatic discharge；ESD）電路及上拉/下拉驅動器。
控制邏輯38可自記憶體控制器接收命令CMD及控制信號CTRL。控制邏輯38可來列位址R_ADDR提供至列解碼器32，且可將行位址C_ADDR提供至資料輸入/輸出電路36。控制邏輯38可回應於控制信號CTRL而產生在半導體裝置10中使用中的各種內部控制信號。舉例而言，當執行諸如程式化操作或抹除操作的記憶體操作時，控制邏輯38可調整提供至字元線WL及位元線BL的電壓的位準。
共同源極線驅動器39可經由共同源極線CSL連接至記憶體胞元陣列20。共同源極線驅動器39可基於由控制邏輯38提供的控制信號CTRL_BIAS而將共同源極電壓（例如，電源電壓）或接地電壓施加至共同源極線CSL。
在實例實施例中，周邊電路30可包含多個金屬氧化物半導體（metal-oxide-semiconductor；MOS）電晶體，且多個MOS電晶體可根據其操作電壓的量值分類且因此以分散方式配置於多個電晶體區域中。舉例而言，周邊電路30可包含其中形成多個低電壓MOS電晶體的低電壓區域及其中形成多個高電壓MOS電晶體的高電壓區域。另外，周邊電路30可包含包括MOS電晶體的各種區域，所述MOS電晶體的操作電壓大於配置於低電壓區域中的MOS電晶體的操作電壓且小於配置於高電壓區域中的MOS電晶體的操作電壓。
圖2為根據本發明概念的實施例的半導體裝置10的示意性透視圖。
參考圖2，半導體裝置10包含在豎直方向（Z方向）上彼此交疊（例如，堆疊於彼此上）的胞元陣列結構CAS及周邊電路結構PCS。胞元陣列結構CAS可包含參考圖1所描述的記憶體胞元陣列20。周邊電路結構PCS可包含參考圖1所描述的周邊電路30。在實例實施例中，周邊電路結構PCS可包含其中形成多個低電壓MOS電晶體的低電壓區域及其中形成多個高電壓MOS電晶體的高電壓區域。另外，周邊電路結構PCS可包含包括MOS電晶體的各種區，所述MOS電晶體的操作電壓大於配置於低電壓區域中的MOS電晶體的操作電壓且小於配置於高電壓區域中的MOS電晶體的操作電壓。低電壓區域、高電壓區域及/或各種區可在水平方向上（例如，在X或Y方向上）彼此橫向鄰接地配置。
連接結構25可配置於胞元陣列結構CAS與周邊電路結構PCS之間。胞元陣列結構CAS及周邊電路結構PCS可經由連接結構25在豎直方向（Z方向）上堆疊。連接結構25可提供胞元陣列結構CAS與周邊電路結構PCS之間的實體連接及電連接。胞元陣列結構CAS與周邊電路結構PCS之間的電連接及資料傳送可經由連接結構25進行。連接結構25可包含用於將胞元陣列結構CAS電連接至周邊電路結構PCS的多個連接單元。多個連接單元可包含金屬-金屬接合結構、矽通孔（through-silicon via；TSV）、背面通孔堆疊（back via stack；BVS）、共晶接合結構、球柵陣列（ball grid array；BGA）接合結構、多個配線、多個接觸插塞或其組合。在實例實施例中，金屬-金屬接合結構可包含銅（Cu）、鋁（Al）、鎢（W）或其組合。
胞元陣列結構CAS可包含多個影像塊24。多個影像塊24中的每一者可包含多個記憶體胞元區塊BLK1、BLK2……以及BLKn。多個記憶體胞元區塊BLK1、BLK2……以及BLKn中的每一者可包含三維配置的記憶體胞元。在實例實施例中，兩個影像塊24可構成但不限於一個墊。參考圖1所描述的記憶體胞元陣列20可包含但不限於多個墊，例如四個墊。
圖3為根據本發明概念的實施例的半導體裝置的記憶體胞元陣列MCA的等效電路圖。圖3示出具有豎直通道結構的豎直NAND快閃記憶體裝置的等效電路圖。圖1及圖2中所繪示的多個記憶體胞元區塊BLK1、BLK2……以及BLKn中的每一者可包含具有圖3中所繪示的電路組態的記憶體胞元陣列MCA。
參考圖3，記憶體胞元陣列MCA可包含多個記憶體胞元串MS。記憶體胞元陣列MCA可包含多個位元線BL（亦即，位元線BL1、位元線BL2……以及位元線BLm）、多個字元線WL（亦即，字元線WL1、字元線WL2……字元線WLn-1以及字元線WLn）、至少一個字串選擇線SSL、至少一個接地選擇線GSL以及共同源極線CSL。多個記憶體胞元串MS可形成於多個位元線BL與共同源極線CSL之間。儘管圖3示出多個記憶體胞元串MS中的每一者包含一個接地選擇線GSL及兩個字串選擇線SSL的實例，但本發明概念不限於此。舉例而言，多個記憶體胞元串MS中的每一者可包含一個字串選擇線SSL。
多個記憶體胞元串MS中的每一者可包含字串選擇電晶體SST、接地選擇電晶體GST以及多個記憶體胞元電晶體MC1、MC2……MCn-1以及MCn。字串選擇電晶體SST的汲極區可連接至位元線BL，且接地選擇電晶體GST的源極區可連接至共同源極線CSL。共同源極線CSL可為多個接地選擇電晶體GST的源極區共同連接至的區。
字串選擇電晶體SST可連接至字串選擇線SSL，且接地選擇電晶體GST可連接至接地選擇線GSL。多個記憶體胞元電晶體MC1、MC2……MCn-1以及MCn中的每一者可連接至字元線WL。
圖4為示出根據本發明概念的實施例的半導體裝置10的周邊電路結構PCS的一部分中的實例平面配置的示意性佈局。
參考圖4，周邊電路結構PCS可包含列解碼器32、頁緩衝器34以及多個周邊電路PEC。多個周邊電路PEC可包含圖1中所繪示的周邊電路30中所包含的各種電路。舉例而言，多個周邊電路PEC可包含資料輸入/輸出電路36、控制邏輯38、用於產生字元線電壓的電壓產生器、鎖存電路、快取電路、感測放大器、ESD裝置以及類似者。在實例實施例中，資料輸入/輸出電路36可配置於多個周邊電路PEC的周邊區域中。頁緩衝器34及多個周邊電路PEC可配置於在豎直方向上堆疊於記憶體胞元陣列20（參見圖1）上或以其他方式與記憶體胞元陣列20交疊的位置中。圖4中所繪示的平面佈局僅為實例，且可在不脫離本發明概念的精神及範疇的情況下對其進行各種修改及改變。
圖5為示出圖1中所繪示的記憶體胞元陣列20及列解碼器32的實例組態的方塊圖。
參考圖5，記憶體胞元陣列20包含記憶體胞元區塊BLK。記憶體胞元區塊BLK可為圖2中所繪示的多個記憶體胞元區塊BLK1、BLK2……以及BLKn中的一者。
參考圖5，列解碼器32可包含字串選擇線驅動器62、字元線驅動器64、接地選擇線驅動器66以及區塊選擇器68。區塊選擇器68可解碼所接收位址的至少一些位元，且因此選擇對應記憶體胞元區塊BLK。區塊選擇器68可配置於多個記憶體胞元區塊BLK1、BLK2……以及BLKn（參見圖2）與字串選擇線驅動器62、字元線驅動器64以及接地選擇線驅動器66之間。
字串選擇線驅動器62可經由區塊選擇器68連接至字串選擇線SSL且因此驅動字串選擇線SSL。舉例而言，在抹除操作期間，字串選擇線驅動器62可使字串選擇線SSL浮動，且在程式化操作期間，字串選擇線驅動器62可將高電壓位準下的字串選擇電壓（例如電源電壓）提供至字串選擇線SSL。
字元線驅動器64可經由區塊選擇器68連接至多個字元線WL1、WL2……WLn-1以及WLn，且因此驅動多個字元線WL1、WL2……WLn-1以及WLn。舉例而言，在抹除操作期間，可將高電壓位準下的抹除電壓施加至形成記憶體胞元區塊BLK的主體區域，且字元線驅動器64可將相對低位準下的字元線電壓（例如接地電壓）施加至多個字元線WL1、WL2……WLn-1以及WLn。另外，在程式化操作期間，字元線驅動器64可將高位準下的程式化電壓提供至選定字元線且可將通過電壓提供至未選定字元線。
接地選擇線驅動器66可經由區塊選擇器68驅動接地選擇線GSL。舉例而言，在抹除操作期間，接地選擇線驅動器66可使接地選擇線GSL浮動，且在程式化操作期間，接地選擇線驅動器66可將低位準下的接地選擇電壓（例如接地電壓）提供至接地選擇線GSL。
區塊選擇器68可包含多個傳輸電晶體TR_P。基於多個傳輸電晶體TR_P的切換操作，可控制施加至列線的列線電壓，所述列線亦即接地選擇線GSL、字串選擇線SSL以及多個字元線WL1、WL2……WLn-1以及WLn。記憶體裝置10的記憶體胞元陣列20可包含包括多個閘極線的閘極堆疊，例如包含圖6及圖7B中所繪示的多個閘極線130的閘極堆疊GS，且多個傳輸電晶體TR_P中的每一者可切換施加至構成一個記憶體胞元區塊BLK的多個閘極線中的每一者的列線電壓。
在實例實施例中，包含於列解碼器32中的字串選擇線驅動器62、字元線驅動器64、接地選擇線驅動器66以及區塊選擇器68中的至少一者可包含具有約10伏或大於10伏的相對較高操作電壓的高電壓MOS電晶體。
圖6為根據本發明概念的實施例的半導體裝置100的一部分的示意性平面視圖。
參考圖6，半導體裝置100可包含配置於導電板110上的胞元陣列結構CAS。導電板110及胞元陣列結構CAS可構成圖1中所繪示的半導體裝置10的記憶體胞元陣列20。導電板110可執行圖3中所繪示的共同源極線CSL的功能。導電板110可支撐胞元陣列結構CAS。如本文中所使用，「導電板」亦可被稱作「板CSL」，且「導電板」可意謂與「板CSL」相同。
胞元陣列結構CAS可包含多個記憶體胞元區塊BLK。在實例實施例中，導電板110可提供藉以將共同源極電壓傳送至胞元陣列結構CAS的路徑。
周邊電路結構PCS（參見圖2）可配置在圖6中所繪示的胞元陣列結構CAS下方。周邊電路結構PCS可包含參考圖1所描述的周邊電路30。胞元陣列結構CAS可經配置以在豎直方向（Z方向）上堆疊於周邊電路結構PCS上或以其他方式與所述周邊電路結構PCS交疊，其間具有導電板110。
胞元陣列結構CAS可包含在豎直方向（Z方向）上依序堆疊於導電板110上的多個閘極線130。X-Y平面中的多個閘極線130的區域可隨著與導電板110的距離增大而逐漸減小。
多個閘極線130可藉由在第一水平方向（X方向）上縱向延伸的多個字元線切割區WLC劃分成多個記憶體胞元區塊BLK。包含於多個記憶體胞元區塊BLK中的每一者中的多個閘極線130可構成閘極堆疊GS。多個記憶體胞元區塊BLK中的每一者可包含包括一個閘極堆疊GS的記憶體堆疊MST。在多個記憶體堆疊MST中的每一者中，多個閘極線130可構成繪示於圖3中的接地選擇線GSL、多個字元線WL以及字串選擇線SSL。
圖7A為示出根據本發明概念的實施例的半導體裝置100的胞元區域CELL的組件的平面視圖。圖7B示出半導體裝置100的胞元區域CELL及周邊電路區域PERI的各別部分的橫截面圖。圖7C為示出周邊電路區域PERI的一些組件的橫截面圖。
參考圖7A至圖7C，半導體裝置100可包含胞元區域CELL及周邊電路區域PERI。胞元區域CELL及周邊電路區域PERI中的每一者可包含襯墊接合區域PA。胞元區域CELL可更包含記憶體胞元區域MEC及連接區域CON。在圖7B中，胞元區域CELL的記憶體胞元區域MEC的組態可對應於沿圖7A的線A1-A1'截取的橫截面的組態。在圖7B中，胞元區域CELL的連接區域CON的組態可對應於沿圖7A的線A2-A2'截取的橫截面的組態。
在實例實施例中，半導體裝置100可具有晶片對晶片（chip-to-chip；C2C）結構。C2C結構可為藉由以下操作獲得的結構：在第一晶圓上製造包含胞元區域CELL的上部晶片，接著在不同於第一晶圓的第二晶圓上製造包含周邊電路區域PERI的下部晶片，且接著藉由接合方法將上部晶片連接至下部晶片。舉例而言，接合方法可指將至少一個第一接合金屬襯墊電連接至至少一個第二接合金屬襯墊的方法，所述第一接合金屬襯墊形成於包含胞元區域CELL的上部晶片的最上部金屬層中，所述第二接合金屬襯墊形成於包含周邊電路區域PERI的下部晶片的最上部金屬層中。在實例實施例中，當第一接合金屬襯墊及第二接合金屬襯墊包含銅（Cu）時，接合方法可為Cu-Cu接合方法。在其他實例實施例中，第一接合金屬襯墊及第二接合金屬襯墊中的每一者可包含鋁（Al）或鎢（W）。
周邊電路區域PERI可包含：周邊電路基底210；層間介電質215；形成於周邊電路基底210上的多個電晶體220A、220B以及220C；分別連接至多個電晶體220A、220B以及220C的多個第一金屬層230A、230B以及230C；以及分別形成於多個第一金屬層230A、230B以及230C上的多個第二金屬層240A、240B以及240C。周邊電路基底210可為連續基底（例如，具有結晶結構連續性的單個晶圓或單塊基底），所述連續基板包含在其各別區或區域中的電晶體220A、電晶體220B以及電晶體220C。在實例實施例中，多個第一金屬層230A、230B以及230C可包含鎢，且多個第二金屬層240A、240B以及240C可包含銅，但本發明概念不限於此。
在其他實例實施例中，至少一個金屬層可進一步形成於多個第二金屬層240A、240B以及240C上。形成於多個第二金屬層240A、240B以及240C上的至少一個金屬層可包含鋁。
層間介電質215可覆蓋多個電晶體220A、220B以及220C，多個第一金屬層230A、230B以及230C以及多個第二金屬層240A、240B以及240C。如本文中所使用，「覆蓋」或「包圍」或「填充」另一元件或區的元件或區可完全或部分地覆蓋或包圍或填充所述另一元件或區。層間介電質215可包含氧化矽膜、氮化矽膜或其組合。
多個第一接合金屬襯墊371A及372A可配置於胞元區域CELL的襯墊接合區域PA中，且多個第二接合金屬襯墊271A、272A以及273A可配置於周邊電路區域PERI的襯墊接合區域PA中。多個第一接合金屬襯墊371A及372A可接合至且因此電連接至多個第二接合金屬襯墊271A、272A以及273A。多個第一接合金屬襯墊371A及372A及多個第二接合金屬襯墊271A、272A以及273A可構成接合結構BS。
多個第一接合金屬襯墊371B及372B可配置於胞元區域CELL的連接區域CON中，且多個第二接合金屬襯墊271B及272B可配置於周邊電路區域PERI的區中，所述區在豎直方向（Z方向）上與胞元區域CELL的連接區域CON交疊。在周邊電路區域PERI中，多個第二接合金屬襯墊271B及272B可配置於多個第二金屬層240B上。多個第一接合金屬襯墊371B及372B可接合至且因此電連接至多個第二接合金屬襯墊271B及272B。多個第一接合金屬襯墊371B及372B及多個第二接合金屬襯墊271B及272B可構成接合結構BS。
多個第一接合金屬襯墊371C、372C以及392可配置於胞元區域CELL的記憶體胞元區域MEC中，且多個第二接合金屬襯墊251、252、271C以及272C可配置於周邊電路區域PERI的區中，所述區在豎直方向（Z方向）上與胞元區域CELL的記憶體胞元區域MEC交疊。在周邊電路區域PERI中，多個第二接合金屬襯墊251、252、271C以及272C可配置於多個第二金屬層240C上。多個第一接合金屬襯墊371C、372C以及392可接合至且因此電連接至多個第二接合金屬襯墊251、252、271C以及272C。多個第一接合金屬襯墊371C、372C以及392及多個第二接合金屬襯墊251、252、271C以及272C可構成接合結構BS。
構成接合結構BS的多個第一接合金屬襯墊371A、372A、371B、372B、371C、372C以及392及多個第二接合金屬襯墊271A、272A、271B、272B、271C、272C、252以及273A可各自包含鋁、銅或鎢。
在記憶體胞元區域MEC及連接區域CON中，多個第一接合金屬襯墊371B、372B、371C、372C以及392可各自由層間介電質395絕緣。層間介電質395可包含氧化矽膜、氮化矽膜或其組合。
如圖7A及圖7B中所繪示，半導體裝置100的胞元區域CELL包含胞元基底102。胞元基底102可具有在記憶體胞元區域MEC、連接區域CON以及襯墊接合區域PA中沿X-Y平面在水平方向上延伸的主表面102M。胞元基底102可包含半導體基底。舉例而言，胞元基底102可包含Si、Ge或SiGe。
導電板110可形成於胞元基底102上。導電板110可包含金屬層、半導體層或其組合。記憶體胞元陣列MCA可形成於記憶體胞元區域MEC中的導電板110上。連接區域CON可鄰近於記憶體胞元區域MEC的邊緣而配置。記憶體胞元區域MEC可在橫向或水平方向上遠離襯墊接合區域PA，其間具有連接區域CON。儘管在圖7A及圖7B中僅示出配置於記憶體胞元區域MEC的一側上的連接區域CON，但連接區域CON可在第一水平方向（X方向）上配置於記憶體胞元區域MEC的相對側上。
閘極堆疊GS配置於胞元基底102的記憶體胞元區域MEC及連接區域CON上。閘極堆疊GS可包含多個閘極線130及一體地連接至多個閘極線130的多個導電襯墊區112。閘極堆疊GS的配置於記憶體胞元區域MEC上的一部分可構成記憶體胞元陣列MCA。記憶體胞元陣列可包含（例如）但不限於在豎直方向（Z方向）上堆疊的48個、64個、96個或128個閘極線130。包含於閘極堆疊GS中的多個閘極線130可配置於記憶體胞元區域MEC中，可在水平方向上並行於胞元基底102的主表面102M延伸，且可在豎直方向（Z方向）上彼此交疊。多個閘極線130可包含繪示於圖3中的多個字元線WL、接地選擇線GSL以及字串選擇線SSL。
在胞元區域CELL中，包含於閘極堆疊GS中的多個導電襯墊區112可配置於連接區域CON中且可構成階梯狀連接單元STC。多個導電襯墊區112中的每一者可一體地連接至多個閘極線130當中的各別閘極線130（亦即，與各別閘極線130一體化或在與各別閘極線130相同的製程中定義）。
如圖7A中所繪示，多個字元線切割區WLC可在胞元基底102上在第一水平方向（X方向）上延伸。多個字元線切割區WLC可界定閘極堆疊GS在垂直於第一水平方向（X方向）的第二水平方向（Y方向）上的寬度。多個共同源極線CSL可在胞元基底102上的多個字元線切割區WLC中在第一水平方向（X方向）上縱向延伸。多個共同源極線CSL可形成以部分地填充每一閘極堆疊GS的一側上的字元線切割區WLC。在字元線切割區WLC中，共同源極線CSL可由絕緣間隔件192包圍。共同源極線CSL及絕緣間隔件192可構成穿透記憶體胞元陣列MCA的字元線切割結構WCS。絕緣間隔件192可包含氧化矽、氮化矽、SiON、SiOCN、SiCN或其組合。共同源極線CSL可包含諸如鎢、銅或鋁的金屬，諸如氮化鈦或氮化鉭的導電金屬氮化物，諸如鈦或鉭的過渡金屬或其組合。在其他實例實施例中，多個字元線切割區WLC可僅填充有絕緣材料。
在第二水平方向（Y方向）上彼此鄰近的兩個字串選擇線SSL可由其間的字串選擇線切割區SSLC彼此間隔開。字串選擇線切割區SSLC可填充有絕緣膜174。絕緣膜174可包含氧化物膜、氮化物膜或其組合。在實例實施例中，字串選擇線切割區SSLC的至少一部分可填充有氣隙。
多個閘極線130及多個導電襯墊區112可各自包含金屬、導電金屬氮化物或其組合。舉例而言，多個閘極線130及多個導電襯墊區112可各自包含但不限於鎢、鎳、鈷、鉭、氮化鎢、氮化鈦、氮化鉭或其組合。
如圖7B中所繪示，胞元區域CELL可包含分別覆蓋多個閘極線130的頂表面及底表面的多個絕緣膜156。多個絕緣膜156當中最接近胞元基底102的絕緣膜156可具有但不限於小於其他絕緣膜156的厚度。多個絕緣膜156可包含氧化矽、氮化矽或SiON。
在記憶體胞元區域MEC中，多個通道結構180可在導電板110上在豎直方向（Z方向）上縱向延伸穿過多個閘極線130及多個絕緣膜156。多個通道結構180可在第一水平方向（X方向）及第二水平方向（Y方向）上以某一距離彼此隔開地配置。
多個通道結構180中的每一者可包含閘極介電膜182、通道區184、填充絕緣膜186以及汲極區188。通道區184可包含摻雜多晶矽及/或未摻雜多晶矽。通道區184可具有圓柱形形狀。通道區184的內部空間可填充有填充絕緣膜186。填充絕緣膜186可包含絕緣材料。舉例而言，填充絕緣膜186可包含氧化矽、氮化矽、SiON或其組合。在實例實施例中，可省略填充絕緣膜186，且在此情況下，通道區184可具有無內部空間的柱狀結構。汲極區188可包含雜質摻雜多晶矽、金屬、導電金屬氮化物或其組合。構成汲極區188的金屬的實例可包含鎢、鎳、鈷、鉭及類似物。
多個汲極區188可藉由中間絕緣膜187彼此絕緣。中間絕緣膜187可包含氧化物膜、氮化物膜或其組合。
儘管圖7B示出其中通道結構180包含閘極介電膜182且其中閘極介電膜182具有沿通道區184在豎直方向（Z方向）上縱向延伸的形狀的實例，但本發明概念不限於此，且可對其進行各種修改及改變。
圖8A為圖7B中的區「BX」的放大橫截面圖，其更詳細地示出圖7B中所繪示的閘極介電膜182。
參考圖8A，閘極介電膜182可具有包含依序形成或以其他方式按所陳述次序設置於通道區184上的穿隧介電膜TD、電荷儲存膜CS以及阻擋介電膜BD的結構。穿隧介電膜TD、電荷儲存膜CS以及阻擋介電膜BD的相對厚度不限於圖8A中所繪示的彼等厚度且可不同地修改。
穿隧介電膜TD可包含氧化矽、氧化鉿、氧化鋁、氧化鋯、氧化鉭或類似物。電荷儲存膜CS為可儲存自通道區184穿過穿隧介電膜TD的電子的區，且可包含氮化矽、氮化硼、氮化矽硼或雜質摻雜多晶矽。阻擋介電膜BD可包含氧化矽、氮化矽或具有大於氧化矽的介電常數的金屬氧化物。金屬氧化物可包含氧化鉿、氧化鋁、氧化鋯、氧化鉭或其組合。
圖8B至圖8D為分別示出可代替圖8A中所繪示的閘極介電膜182使用的閘極介電膜182A、閘極介電膜182B以及閘極介電膜182C的實例結構的橫截面圖。在圖8B至圖8D中的每一者中示出對應於由圖7B中的「BX」標記的區的橫截面組態。
在實例實施例中，圖7A至圖7C中繪示的半導體裝置100可包含圖8B中所繪示的閘極介電膜182A而非閘極介電膜182。閘極介電膜182A具有與圖8A中所繪示的閘極介電膜182實質上相同的組態。然而，閘極介電膜182A包含第一阻擋介電膜BD1及第二阻擋介電膜BD2而非阻擋介電膜BD。第一阻擋介電膜BD1可並行於通道區184延伸，且第二阻擋介電膜BD2可經配置以包圍閘極線130。第一阻擋介電膜BD1及第二阻擋介電膜BD2中的每一者可包含氧化矽、氮化矽或金屬氧化物。舉例而言，第一阻擋介電膜BD1可包含氧化矽膜，且第二阻擋介電膜BD2可包含具有大於氧化矽膜的介電常數的金屬氧化物膜。
在其他實例實施例中，圖7A至圖7C中所繪示的半導體裝置100可包含圖8C中所繪示的閘極介電膜182B而非閘極介電膜182。閘極介電膜182B可形成以覆蓋閘極線130的面向通道區184的表面及閘極線130的面向絕緣膜156的表面。閘極介電膜182B可包含依序形成或以其他方式按所陳述次序設置於通道區184上或按相反次序設置於閘極線130上的穿隧介電膜TD、電荷儲存膜CS以及阻擋介電膜BD。
在又其他實例實施例中，圖7A至圖7C中所繪示的半導體裝置100可包含圖8D中所繪示的閘極介電膜182C而非閘極介電膜182。閘極介電膜182C可配置於閘極線130與通道區184之間以覆蓋閘極線130的側壁且可不覆蓋閘極線130的底表面及頂表面。閘極介電膜182C可包含依序形成或以其他方式按所陳述次序設置於通道區184上的穿隧介電膜TD、電荷儲存膜CS以及阻擋介電膜BD。
可包含於根據本發明概念的實施例的半導體裝置中的閘極介電膜的組態及形狀不限於圖8A至圖8D中所繪示的閘極介電膜182、閘極介電膜182A、閘極介電膜182B以及閘極介電膜182C，且可在不脫離本發明概念的精神及範疇的情況下對其進行各種修改及改變。
再次參考圖7A及圖7B，構成連接區域CON中的階梯狀連接單元STC的多個導電襯墊區112可分別具有遠離胞元基底102（例如，在Z方向上）逐漸減小的水平寬度（例如，沿X方向的長度）。在實例實施例中，多個虛設通道結構（未繪示）可配置成穿過連接區域CON中的階梯狀連接單元STC。虛設通道結構相對於裝置的電氣操作可為非功能性的。多個虛設通道結構可支撐每一閘極堆疊GS的邊緣部分及多個導電襯墊區112，由此用以防止發生非預期結構變形，諸如前述部分及區的彎曲或斷裂。
在記憶體胞元區域MEC中，多個位元線BL可配置於多個通道結構180上。多個位元線接觸襯墊194可配置於多個通道結構180與多個位元線BL之間。多個通道結構180中的每一者的汲極區188可經由位元線接觸襯墊194連接至多個位元線BL當中的對應一個位元線BL。多個位元線接觸襯墊194可藉由上部絕緣膜193彼此絕緣。多個位元線BL可藉由層間介電質195彼此絕緣。多個位元線接觸襯墊194及多個位元線BL可各自包含金屬、金屬氮化物或其組合。舉例而言，多個位元線接觸襯墊194及多個位元線BL可各自包含鎢、鈦、鉭、銅、鋁、氮化鈦、氮化鉭、氮化鎢或其組合。上部絕緣膜193及層間介電質195中的每一者可包含氧化矽膜、氮化矽膜或其組合。
在胞元區域CELL的連接區域CON中，絕緣膜114配置於胞元基底102與中間絕緣膜187之間以覆蓋階梯狀連接單元STC。絕緣膜114可覆蓋多個導電襯墊區112。
在豎直方向（Z方向）上縱向延伸的多個接觸結構CTS可配置於連接區域CON中的階梯狀連接單元STC的多個導電襯墊區112上。多個接觸結構CTS中的每一者可包含在豎直方向（Z方向）上縱向延伸的接觸插塞116及包圍接觸插塞116的絕緣插塞115。多個接觸結構CTS中的每一者的接觸插塞116可經配置以電連接至階梯狀連接單元STC的導電襯墊區112。
多個接觸結構CTS中的每一者可在豎直方向（Z方向）上自導電襯墊區112遠離胞元基底102延伸穿過絕緣膜114、中間絕緣膜187以及上部絕緣膜193。
在胞元區域CELL的連接區域CON中，多個配線層ML可分別配置於多個接觸結構CTS上。多個配線層ML可形成於與配置於記憶體胞元區域MEC中的多個位元線BL相同的高度或水平處（相對於基底102、210）。多個配線層ML中的每一者可連接至各別接觸插塞116。多個配線層ML中的每一者可經由多個接觸插塞116當中的一個接觸插塞116電連接至多個導電襯墊區112當中的一個導電襯墊區112。多個配線層ML可不包含與記憶體胞元陣列MCA豎直交疊的部分。在連接區域CON中，多個配線層ML可藉由層間介電質195彼此絕緣。
多個接觸插塞116及多個配線層ML可各自包含鎢、鈦、鉭、銅、鋁、氮化鈦、氮化鉭、氮化鎢或其組合。多個絕緣插入115可各自包含氮化矽膜、氧化矽膜或其組合。
周邊電路區域PERI可包含多個電路CT。多個電路CT可包含包括於參考圖1所描述的周邊電路30中的電路，例如列解碼器32、頁緩衝器34、資料輸入/輸出電路36、控制邏輯38以及共同源極線驅動器39。在實例實施例中，諸如電阻器或電容器的單元元件可進一步配置於周邊電路區域PERI中。
在胞元區域CELL的記憶體胞元區域MEC中，通道結構180可經由位元線接觸襯墊194及位元線BL連接至第一接合金屬襯墊371C及第一接合金屬襯墊372C。位元線BL可經由第一接合金屬襯墊371C及第一接合金屬襯墊372C電連接至包含於周邊電路區域PERI中的多個電路CT，例如電連接至頁緩衝器34。
構成頁緩衝器34的電晶體220C可經由第一金屬層230C及第二金屬層240C連接至第二接合金屬襯墊271C及第二接合金屬襯墊272C，且第二接合金屬襯墊271C及第二接合金屬襯墊272C可連接至第一接合金屬襯墊371C及第一接合金屬襯墊372C。
在胞元區域CELL的連接區域CON中，多個接觸結構CTS中的每一者的一個末端可連接至導電襯墊區112，且多個接觸結構CTS中的每一者的另一末端可經由配線層ML連接至第一接合金屬襯墊371B及第一接合金屬襯墊372B。多個接觸結構CTS可經由胞元區域CELL的第一接合金屬襯墊371B及第一接合金屬襯墊372B以及周邊電路區域PERI的第二接合金屬襯墊271B及第二接合金屬襯墊272B連接至周邊電路區域PERI中的多個電路CT。舉例而言，多個接觸結構CTS中的每一者可電連接至周邊電路區域PERI的列解碼器32。在實例實施例中，包含於列解碼器32中的電晶體220B的操作電壓可不同於包含於頁緩衝器34中的電晶體220C的操作電壓。舉例而言，包含於頁緩衝器34中的電晶體220C的操作電壓可大於包含於列解碼器32中的電晶體220B的操作電壓，但不限於此。
在襯墊接合區域PA中，可配置多個共同源極線接觸插塞380。多個共同源極線接觸插塞380可各自包含金屬、金屬化合物、多晶矽或其組合。
多個共同源極線接觸插塞380中的每一者的一個末端可連接至導電板110。多個共同源極線接觸插塞380中的每一者的另一末端可連接至金屬層360A。金屬層360A可連接至第一接合金屬襯墊371A及第一接合金屬襯墊372A。第一接合金屬襯墊371A及第一接合金屬襯墊372A中的每一者可連接至周邊電路區域PERI的第二接合金屬襯墊271A、第二接合金屬襯墊272A以及第二接合金屬襯墊273A當中的對應一者。多個共同源極線接觸插塞380可經由金屬層360A、第一接合金屬襯墊371A及第一接合金屬襯墊372A以及第二接合金屬襯墊271A及第二接合金屬襯墊272A連接至周邊電路區域PERI中的多個電路CT。在實例實施例中，多個共同源極線接觸插塞380可經由金屬層360A、第一接合金屬襯墊371A及第一接合金屬襯墊372A以及第二接合金屬襯墊271A及第二接合金屬襯墊272A連接至周邊電路區域PERI中的共同源極線驅動器39（參見圖1）。
在襯墊接合區域PA中，可配置多個輸入/輸出襯墊205及305。周邊電路絕緣膜290可形成於周邊電路基底210下方以覆蓋周邊電路基底210的底表面，且輸入/輸出襯墊205可形成於周邊電路絕緣膜290上。輸入/輸出襯墊205可經由輸入/輸出接觸插塞207連接至配置於周邊電路區域PERI中的多個電晶體220A、220B以及220C中的至少一者，所述輸入/輸出接觸插塞207穿透周邊電路絕緣膜290及周邊電路基底210。絕緣間隔件209可配置於周邊電路基底210與輸入/輸出接觸插塞207之間。輸入/輸出襯墊205及輸入/輸出接觸插塞207中的每一者可包含金屬，例如鋁或鎢。絕緣間隔件209及周邊電路絕緣膜290中的每一者可包含氧化物膜、氮化物膜或其組合。
胞元絕緣膜190可形成於胞元基底102上以覆蓋胞元基底102的頂表面。輸入/輸出襯墊305可配置於胞元絕緣膜190上。輸入/輸出襯墊305可經由輸入/輸出接觸插塞303及接合結構BS連接至配置於周邊電路區域PERI中的多個電晶體220A、220B以及220C中的至少一者。
輸入/輸出接觸插塞303可水平地遠離胞元基底102及導電板110配置。輸入/輸出襯墊305可不在豎直方向（Z方向）上與多個導電襯墊區112交疊。輸入/輸出接觸插塞303可穿過胞元絕緣膜190及層間介電質315連接至輸入/輸出襯墊305。輸入/輸出襯墊305及輸入/輸出接觸插塞303中的每一者可包含金屬，例如鋁或鎢。在實例實施例中，可省略輸入/輸出襯墊205及輸入/輸出襯墊305中的一者。
在襯墊接合區域PA中，形成於胞元區域CELL的最上部金屬層中的第一接合金屬襯墊371A及第一接合金屬襯墊372A可連接至形成於周邊電路區域PERI的最上部金屬層中的第二接合金屬襯墊271A、第二接合金屬襯墊272A以及第二接合金屬襯墊273A當中的對應者。周邊電路區域PERI的第二接合金屬襯墊273A可不連接至周邊電路區域PERI中的單獨接觸件。類似地，在襯墊接合區域PA中，具有與周邊電路區域PERI的第二接合金屬襯墊273A相同的形狀的第一接合金屬襯墊可形成於胞元區域CELL的最上部金屬層中。
在記憶體胞元區域MEC中，第一接合金屬襯墊392可與形成於周邊電路區域PERI的最上部金屬層中的第二接合金屬襯墊251及第二接合金屬襯墊252一致地配置在胞元區域CELL的最上部金屬層中。第一接合金屬襯墊392及第二接合金屬襯墊251以及第二接合金屬襯墊252可構成接合結構BS。
在周邊電路區域PERI中，多個電晶體220A、220B以及220C可分別構成形成於周邊電路區域PERI中的多個電路CT。多個電晶體220A、220B以及220C可經由周邊電路區域PERI與胞元區域CELL之間的接合結構BS，配置於記憶體胞元區域MEC、連接區域CON以及胞元區域CELL的襯墊接合區域PA中的每一者中的配線結構及/或配置於周邊電路區域PERI中的配線結構電連接至記憶體胞元區域MEC。
如圖7C中所繪示，周邊電路區域PERI可包含根據多個電晶體220A、220B以及220C的操作電壓分類的多個電晶體區域。在實例實施例中，多個電晶體區域可包含：第一電晶體區域LVR，其包含具有約0.5伏至約1.2伏的相對低操作電壓的電晶體；第二電晶體區域MVR，其包含具有大於約1.2伏且小於約10伏的中間操作電壓的電晶體；以及第三電晶體區域HVR，其包含具有等於或大於約10伏的相對高操作電壓的電晶體。第一電晶體區域LVR、第二電晶體區域MVR以及第三電晶體區域HVR中的每一者中的操作電壓範圍不限於上文所闡述的實例，且在一些情況下可改變。在實例實施例中，第一電晶體區域LVR及第二電晶體區域MVR的各別操作電壓範圍可彼此部分地交疊。另外，第二電晶體區域MVR及第三電晶體區域HVR的各別操作電壓範圍可彼此部分地交疊。在本文中，第一電晶體區域LVR可被稱為「低電壓電晶體區域」，第二電晶體區域MVR可被稱為「中間電壓電晶體區域」，且第三電晶體區域HVR可被稱為「高電壓電晶體區域」。
在第一電晶體區域LVR中，可形成具有平面通道結構的第一電晶體TR1，其中通道沿周邊電路基底210的頂表面形成。在第二電晶體區域MVR中，可形成具有平面通道結構的第二電晶體TR2，其中通道沿周邊電路基底210的表面形成。在第三電晶體區域HVR中，可形成具有凹陷通道結構的第三電晶體TR3，其中通道沿形成於周邊電路基底210中的凹陷溝渠210R的表面形成。本文中，第一電晶體TR1及第二電晶體TR2中的每一者亦可被稱為「平面通道電晶體」，且第三電晶體TR3亦可被稱為「凹陷通道電晶體」。「通道區」可指經組態以界定電晶體的傳導通道的區。
周邊電路基底210可具有面向胞元區域CELL的頂表面。周邊電路基底210可包含半導體材料，例如，第IV族半導體、第III-V族化合物半導體或第II-VI族氧化物半導體。舉例而言，第IV族半導體可包含Si、Ge或SiGe。周邊電路基底210可提供為塊狀晶圓、磊晶層、絕緣層上矽（Silicon-on-Insulator；SOI）層、絕緣層上半導體（Semiconductor-on-Insulator；SeOI）層或類似物。
周邊電路基底210可包含由裝置隔離膜202界定的多個周邊主動區PAC。多個井WELL1、WELL2以及WELL3可形成於多個周邊主動區PAC中。多個井WELL1、WELL2以及WELL3可各自包含某一導電類型（n型或p型）的雜質區，所述導電類型與周邊電路基底210的導電類型相同或不同。多個井WELL1、WELL2以及WELL3可各自包含以與周邊電路基底210的摻雜劑濃度不同的摻雜劑濃度摻雜的雜質區。根據第一電晶體TR1、第二電晶體TR2以及第三電晶體TR3中的每一者的通道導電類型，多個井WELL1、WELL2以及WELL3中的每一者中的摻雜劑可包含N型雜質或P型雜質。裝置隔離膜202可包含絕緣材料。舉例而言，裝置隔離膜202可包含氧化矽、氮化矽或其組合。裝置隔離膜202可藉由淺溝渠隔離（shallow trench isolation；STI）製程形成。
第一電晶體TR1可包含第一閘極介電膜211及第一閘極電極212。第一閘極電極212的頂表面可由第一絕緣罩蓋層213覆蓋。第一閘極介電膜211、第一閘極電極212以及第一絕緣罩蓋層213中的每一者的側壁可由第一絕緣間隔件214覆蓋。第一電晶體TR1可更包含在第一閘極電極212的相對側上在井WELL1中形成的一對第一源極/汲極區216。所述對第一源極/汲極區216可包含與井WELL1的導電類型相反的導電類型的雜質區。在實例實施例中，所述對第一源極/汲極區216可包含具有不同摻雜劑濃度的多個雜質區。
第二電晶體TR2可包含第二閘極介電膜221及第二閘極電極222。第二閘極電極222的頂表面可由第二絕緣罩蓋層223覆蓋。第二閘極介電膜221、第二閘極電極222以及第二絕緣罩蓋層223中的每一者的側壁可由第二絕緣間隔件224覆蓋。第二電晶體TR2可更包含在第二閘極電極222的相對側上在井WELL2中形成的一對第二源極/汲極區226。所述對第二源極/汲極區226可包含與井WELL2的導電類型相反的導電類型的雜質區。在實例實施例中，所述對第二源極/汲極區226可包含具有不同摻雜劑濃度的多個雜質區。
第一電晶體TR1的第一閘極電極212在水平方向（例如圖7C中的X方向）上可具有第一寬度W1，且第二電晶體TR2的第二閘極電極222在水平方向（例如圖7C中的X方向）上可具有大於第一寬度W1的第二寬度W2。
第一電晶體TR1的第一閘極介電膜211的厚度可小於第二電晶體TR2的第二閘極介電膜221的厚度。在實例實施例中，第一閘極介電膜211可具有選自約5埃至約30埃的範圍的厚度，且第二閘極介電膜221可具有選自約30埃至約150埃的範圍的厚度，但本發明概念不限於上文所闡述的實例。
在實例實施例中，所述對第一源極/汲極區216及所述對第二源極/汲極區226中的至少一者可具有輕微摻雜汲極（lightly doped drain；LDD）結構。在其他實例實施例中，所述對第一源極/汲極區216及所述對第二源極/汲極區226中的至少一者可具有升高的源極/汲極結構，其中所述源極/汲極結構的最上部表面高於周邊電路基底210的頂表面。
配置於第一電晶體區域LVR中的第一閘極介電膜211可包含高k介電膜。高k介電膜可為具有比氧化矽膜高的介電常數的介電膜。在實例實施例中，高k介電膜可包含氧化鋁（Al 2O 3）、氧化鉭（Ta 2O 3）、氧化鈦（TiO 2）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鋯矽（ZrSiO）、氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氧化鑭（La 2O 3）、氧化鑭鋁（LaAlO）、氧化鑭鉿（LaHfO）、氧化鉿鋁（HfAlO）、氧化鐠（Pr 2O 3）或其組合。在實例實施例中，第一閘極介電膜211可包含摻雜有元素半導體或金屬元素的高k介電膜。舉例而言，第一閘極介電膜211可包含摻雜有矽（Si）或鑭（La）的氧化鉿膜。在實例實施例中，第一閘極介電膜211可更包含第一低k介電膜。第一低k介電膜可配置於周邊電路基底210與高k介電膜之間。第一低k介電膜可包含氧化物膜、氮化物膜、氮氧化物膜或其組合。舉例而言，第一低k介電膜可包含氧化矽膜。
配置於第二電晶體區域MVR中的第二閘極介電膜221可包含第二低k介電膜。第二低k介電膜可包含氧化物膜、氮化物膜、氮氧化物膜或其組合。舉例而言，第二低k介電膜可包含氧化矽膜。
配置於第三電晶體區域HVR中的第三電晶體TR3具有凹陷通道結構。在配置有第三電晶體TR3的第三電晶體區域HVR中，凹陷至周邊電路基底210中的凹陷溝渠210R可形成於周邊電路基底210的頂表面中。第三電晶體TR3可包含覆蓋凹陷溝渠210R的內壁的第三閘極介電膜231以及配置於第三閘極介電膜231上以填充凹陷溝渠210R的第三閘極電極232。第三閘極電極232可包含配置於第三閘極介電膜231上以填充凹陷溝渠210R的填充電極部分以及一體地連接至填充電極部分且自周邊電路基底210的頂表面向上突出的突出電極部分。第三閘極電極232的頂表面可由第三絕緣罩蓋層233覆蓋。第三閘極介電膜231、第三閘極電極232以及第三絕緣罩蓋層233中的每一者的側壁可由第三絕緣間隔件234覆蓋。
第三電晶體TR3可更包含在第三閘極電極232的相對側上在井WELL3中形成的第三源極/汲極區236。第三源極/汲極區236可包含與井WELL3的導電類型相反的導電類型的雜質區。第三源極/汲極區236可包含：第一雜質區236A，其具有第一摻雜劑濃度；及較淺第二雜質區236B，其具有大於第一摻雜劑濃度的第二摻雜劑濃度且鄰近於周邊電路基底210的頂表面而配置。舉例而言，當第三電晶體TR3為NMOS電晶體時，第一雜質區236A及第二雜質區236B中的每一者可摻雜有N型雜質，且第二雜質區236B中的N型雜質摻雜濃度可大於第一雜質區236A中的N型雜質摻雜濃度。當第三電晶體TR3為PMOS電晶體時，第一雜質區236A及第二雜質區236B中的每一者可摻雜有P型雜質，且第二雜質區236B中的P型雜質摻雜濃度可大於第一雜質區236A中的P型雜質摻雜濃度。
在實例實施例中，第三閘極介電膜231的第一部分G1的厚度可大於第三閘極介電膜231的第二部分G2的厚度，所述第一部分G1配置於第三閘極電極232與第一雜質區236A及第二雜質區236B兩者之間，所述第二部分G2鄰近於第三電晶體TR3的通道區CH3。在實例實施例中，第三閘極介電膜231的厚度可朝向凹陷溝渠210R的底部遠離周邊電路基底210的頂表面逐漸減小。藉由此組態，第三電晶體TR3可具有閘極誘導汲極漏電流的減少且因此呈現良好操作特性。另外，因為第三閘極介電膜231在其鄰近於第三電晶體TR3的通道區CH3的部分中具有相對較小厚度，故第三電晶體TR3可具有增加的導通電流（ON-current）且因此具有增加的操作速度。在實例實施例中，儘管第三閘極介電膜231的第二部分G2可具有選自約150埃至約1,000埃的範圍的厚度，但本發明概念不限於上文所闡述的實例。
相對於基底210的頂表面，凹陷溝渠210R的最下部表面豎直高度LV1可等於或高於裝置隔離膜202的最下部表面豎直高度LV2。亦即，相對於基底210的頂表面，凹陷溝渠210R的深度可小於隔離膜202的深度。在第三電晶體TR3中，藉由允許填充凹陷溝渠210R的第三閘極電極232的填充電極部分在豎直方向（Z方向）上具有足夠大的長度，第三電晶體TR3可具有增加的通道長度且因此具有減少的關斷電流。另外，藉由允許填充凹陷溝渠210R的第三閘極電極232的填充電極部分在豎直方向（Z方向）上具有足夠大的長度，第一雜質區236A的豎直方向（Z方向）長度DH1可足以允許第三電晶體TR3提供足夠的空乏區，藉此增加或最大化第三電晶體TR3的耐壓效應。
第三閘極介電膜231可包含氧化矽膜、SiON、GeON、GeSiO、高k介電膜或其組合。可用作高k介電膜的特定膜的實例如上文關於可包含於第一閘極介電膜211中的高k介電膜所描述。
第一閘極電極212、第二閘極電極222以及第三閘極電極232中的每一者可包含摻雜多晶矽或含金屬膜。摻雜多晶矽可摻雜有N型或P型雜質。在實例實施例中，P型雜質可包含硼（B）、氟化硼（BF 2）、銦（In）或類似物，且N型雜質可包含磷（P）、砷（As）或類似物。在實例實施例中，構成第一閘極電極212、第二閘極電極222以及第三閘極電極232的含金屬膜可包含鈦（Ti）、氮化鈦（TiN）、鎢（W）、氮化鎢（WN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、鉭（Ta）、氮化鉭（TaN）、碳化鈦（TiC）、碳化鉭鋁（TaC）、碳氮化鉭（TaCN）、鉭矽氮化物（TaSiN）、鈷（Co）、釕（Ru）、銅（Cu）、鉬（Mo）、鋁（Al）或其組合。第一閘極電極212、第二閘極電極222以及第三閘極電極232中的每一者的豎直方向（Z方向）厚度不限於圖7C中所繪示的實例且視需要可不同地選擇。
第一絕緣罩蓋層213、第二絕緣罩蓋層223以及第三絕緣罩蓋層233以及第一絕緣間隔件214、第二絕緣間隔件224以及第三絕緣間隔件234可各自包含氧化物膜、氮化物膜、氮氧化物膜或其組合。
形成於第一電晶體區域LVR中的第一電晶體TR1包含第一閘極介電膜211及第一閘極電極212，由此可改良其高速操作特性及可靠性。因此，可在半導體裝置100的周邊電路區域中的電晶體當中提供高速操作的低電壓電晶體中的至少一些可具有第一電晶體TR1的結構。舉例而言，構成參考圖1所描述的資料輸入/輸出電路36的電晶體中的至少一些可具有第一電晶體TR1的結構。包含於參考圖1所描述的周邊電路30中的電路中的至少一者可包含形成於第二電晶體區域MVR中的第二電晶體TR2。
形成於第三電晶體區域HVR中的第三電晶體TR3的結構可應用於產生或傳送高電壓的電晶體。舉例而言，構成參考圖1所描述的列解碼器32、頁緩衝器34以及共同源極線驅動器39的電晶體中的至少一些可具有第三電晶體TR3的結構。在實例實施例中，構成參考圖5所描述的列解碼器32的字串選擇線驅動器62、字元線驅動器64、接地選擇線驅動器66以及區塊選擇器68中的至少一者可包含形成於第三電晶體區域HVR中的第三電晶體TR3。在其他實例實施例中，圖1及圖5中所繪示的列解碼器32可包含自半導體裝置10外部接收高電壓的高電壓開關，所述高電壓高於電源電壓。舉例而言，在包含於圖1中所繪示的記憶體胞元陣列20中的記憶體胞元的程式化或抹除操作期間，可使用約20伏或大於20伏的高電壓。另外，為了控制此高電壓，可將高電壓自半導體裝置10外部提供至高電壓開關。高電壓開關可包含形成於第三電晶體區域HVR中的第三電晶體TR3。另外，包含於參考圖5所描述的列解碼器32的區塊選擇器68中的多個傳輸電晶體TR_P可將由包含於周邊電路30中的電壓產生器（未繪示）產生的電壓傳送至記憶體胞元陣列20的列線，亦即，傳送至接地選擇線GSL、字串選擇線SSL以及多個字元線WL1、WL2……WLn-1以及WLn。藉由多個傳輸電晶體TR_P傳送的字元線電壓可為比用於驅動一般電路的電壓高的相對高電壓。因此，多個傳輸電晶體TR_P可包含形成於第三電晶體區域HVR中的第三電晶體TR3。
舉例而言，當以高電壓驅動的高電壓電晶體包含平面通道電晶體時，為了防止高壓電晶體中的源極與汲極之間的擊穿且改良其耐壓特性，通道長度需要相對較大。此外，高電壓電晶體的閘極介電膜需要具有大於低電壓電晶體的厚度的厚度以承受閘極電極與源極/汲極區之間的高電勢差。因此，當高電壓電晶體包含平面通道電晶體時，高電壓電晶體可需要比低電壓電晶體大的晶片面積。
根據本發明概念，藉由考慮到電晶體的功能，藉由根據操作電壓將不同最佳化結構應用於電晶體，可確保半導體裝置100的操作特性及可靠性。另外，在半導體裝置100中，即使當字元線WL的堆疊的數目增加以改良整合程度且因此連接至記憶體胞元的電晶體的數目增加時，具有相對高操作電壓且形成於第三電晶體區域HVR中的第三電晶體TR3亦可具有凹陷通道結構，其中通道沿形成於周邊電路基底210中的凹陷溝渠210R的表面形成，由此歸因於高電壓電晶體減小晶片區域（或防止晶片區域的增大）。因此，即使當字元線WL的堆疊的數目增加且因此連接至記憶體胞元的電晶體的數目增加時，由周邊電路區域PERI佔據的面積的增大可被抑制或限制，且可提供具有有利於高度整合及平面大小減小的結構的半導體裝置。
圖9為示出根據本發明概念的其他實施例的半導體裝置400的橫截面圖。在圖9中，與圖7C中相同的附圖標號表示相同構件，且省略其重複描述。
參考圖9，半導體裝置400具有與參考圖6及圖7A至圖7C所描述的半導體裝置100實質上相同的組態。然而，半導體裝置400可包含第四電晶體TR4，所述第四電晶體TR4配置於由周邊電路區域PERI的第三電晶體區域HVR中的裝置隔離膜402界定的多個周邊主動區PAC中且具有凹陷通道結構，所述凹陷通道結構具有沿形成於周邊電路基底210中的凹陷溝渠210R的表面形成的通道。
第四電晶體TR4可具有與圖7C中所示出的第三電晶體TR3實質上相同的組態。然而，第四電晶體TR4可具有三井結構。第四電晶體TR4可為具有等於或大於約10伏的相對高操作電壓的電晶體。其中包含凹陷溝渠210R或以其他方式容納第四電晶體TR4的袋形井PW及其上包含或容納袋形井PW的深井DW可在第四電晶體TR4配置於周邊主動區PAC中的位置處形成。
當第四電晶體TR4為NMOS電晶體時，深井DW及所述對第三源極/汲極區236中的每一者可為摻雜有N型雜質的雜質區，且袋形井PW可為摻雜有P型雜質的雜質區。當第四電晶體TR4為PMOS電晶體時，深井DW及所述對第三源極/汲極區236中的每一者可為摻雜有P型雜質的雜質區，且袋形井PW可為摻雜有N型雜質的雜質區。
深井DW可形成於周邊主動區PAC的一部分中，所述部分由裝置隔離膜402界定。深井DW的最下部部分可處於比裝置隔離膜402的最下部部分高的高度處（相對於基底210）。裝置隔離膜402的更詳細組態與關於參考圖7B及圖7C的裝置隔離膜202所描述的實質上相同。
半導體裝置400可包含周邊電路區域PERI的第三電晶體區域HVR中的多個第四電晶體TR4。由於第四電晶體TR4具有三井結構，因此第四電晶體TR4與鄰近於其且具有不同導電型通道的電晶體之間的絕緣性質可加強，且當第四電晶體TR4在等於或大於約10伏的相對高操作電壓下操作時，第四電晶體TR4周圍的其他電路可不具有損壞。
圖10為示出根據本發明概念的又其他實施例的半導體裝置500的橫截面圖。在圖10中，與圖7C中相同的附圖標號表示相同構件，且省略其重複描述。
參考圖10，半導體裝置500具有與參考圖6及圖7A至圖7C所描述的半導體裝置100實質上相同的組態。然而，半導體裝置500的周邊電路區域PERI可包含多個高電壓電晶體區域HVR1及HVR2，所述高電壓電晶體區域包含具有等於或大於約10伏且彼此不同的相對高操作電壓的多個電晶體。
多個高電壓電晶體區域HVR1及HVR2可包含具有第一操作電壓的第一高電壓電晶體區域HVR1及具有大於第一操作電壓的第二操作電壓的第二高電壓電晶體區域HVR2。在實例實施例中，具有約20伏或大於20伏的操作電壓的電晶體可形成於第一高電壓電晶體區域HVR1中，且具有約30伏或大於30伏的操作電壓的電晶體可形成於第二高電壓電晶體區域HVR2中。在其他實例實施例中，具有約30伏或大於30伏的操作電壓的電晶體可形成於第一高電壓電晶體區域HVR1中，且具有約50伏或大於50伏的操作電壓的電晶體可形成於第二高電壓電晶體區域HVR2中。然而，本發明概念不限於上文所描述的實例，且可對其進行各種修改。
界定第一周邊主動區PAC1的裝置隔離膜502可形成於第一高電壓電晶體區域HVR1中。界定第二周邊主動區PAC2的裝置隔離膜504可形成於第二高電壓電晶體區域HVR2中。第一高電壓電晶體TR51可形成於第一高電壓電晶體區域HVR1中的第一周邊主動區PAC1中，且第二高電壓電晶體TR52可形成於第二高電壓電晶體區域HVR2中的第二周邊主動區PAC2中。第一高電壓電晶體TR51及第二高電壓電晶體TR52中的每一者可具有與參考圖7C所描述的第三電晶體TR3實質上相同的組態。第一高電壓電晶體TR51可具有其中通道沿形成於周邊電路基底210中的第一凹陷溝渠510R1的表面形成的凹陷通道結構，且第二高電壓電晶體TR52可具有其中通道沿形成於周邊電路基底210中的第二凹陷溝渠510R2的表面形成的凹陷通道結構。然而，相對於基底201，第二凹陷溝渠510R2的最下部表面高度LV52可低於第一凹陷溝渠510R1的最下部表面高度LV51。亦即，自周邊電路基底210的頂表面至第二凹陷溝渠510R2的最下部表面的豎直長度或深度可大於自周邊電路基底210的頂表面至第一凹陷溝渠510R1的最下部表面的豎直長度或深度。在豎直方向（Z方向）上，第二高電壓電晶體TR52的閘極電極542的長度可比第一高電壓電晶體TR51的閘極電極532的長度大或可延伸得更深。在水平方向上，第一高電壓電晶體TR51及第二高電壓電晶體TR52的各別閘極長度或寬度可彼此相等或不同。第一高電壓電晶體TR51及第二高電壓電晶體TR52的各別通道長度可彼此相等或不同。可視需要不同地選擇第一高電壓電晶體TR51及第二高電壓電晶體TR52中的每一者的深度或豎直方向閘極長度、寬度或水平方向閘極長度以及通道長度，且其不限於所示組態。
與界定其中形成第一高電壓電晶體TR51的第一周邊主動區PAC1的裝置隔離膜502相比，界定其中形成第二高電壓電晶體TR52的第二周邊主動區PAC2的裝置隔離膜504可形成為更深地進入周邊電路基底210中。
第一高電壓電晶體TR51可包含在第一凹陷溝渠510R1的內壁與閘極電極532之間的閘極介電膜531。閘極電極532的頂表面可由絕緣罩蓋層533覆蓋。閘極介電膜531、閘極電極532以及絕緣罩蓋層533中的每一者的側壁可由絕緣間隔件534覆蓋。第一高電壓電晶體TR51可包含在閘極電極532的相對側上在井W51中形成的一對源極/汲極區536。所述對源極/汲極區536可包含第一雜質區536A及較淺的第二雜質區536B，其各自包含與井W51的導電類型相反的導電類型（n型或p型）的雜質區。第二雜質區536B的摻雜劑濃度可大於第一雜質區536A的摻雜劑濃度。
第二高電壓電晶體TR52可包含在第二凹陷溝渠510R2的內壁與閘極電極542之間的閘極介電膜541。閘極電極542的頂表面可由絕緣罩蓋層543覆蓋。閘極介電膜541、閘極電極542以及絕緣罩蓋層543中的每一者的側壁可由絕緣間隔件544覆蓋。第二高電壓電晶體TR52可包含在閘極電極542的相對側上在井W52中形成的源極/汲極區538。源極/汲極區538可包含第一雜質區538A及較淺的第二雜質區538B，其各自包含與井W52的導電類型相反的導電類型的雜質區。第二雜質區538B的摻雜劑濃度可大於第一雜質區538A的摻雜劑濃度。
包含於第一高電壓電晶體TR51中的閘極介電膜531的厚度可與包含於第二高電壓電晶體TR52中的閘極介電膜541的厚度相等或不同。可視需要不同地選擇閘極介電膜531及閘極介電膜541中的每一者的厚度。
相對於基底210的頂表面，包含於第二高電壓電晶體TR52中的第一雜質區538A的深度或豎直方向（Z方向）長度DH52可大於包含於第一高電壓電晶體TR51中的第一雜質區536A的深度或豎直方向（Z方向）長度DH51。因此，第二高電壓電晶體TR52中的空乏區的寬度可大於第一高電壓電晶體TR51中的空乏區的寬度。第二高電壓電晶體TR52可提供比第一高電壓電晶體TR51大的空乏區，由此實現改良的耐壓效應。
在實例實施例中，包含於第一高電壓電晶體TR51中的所述對源極/汲極區536的摻雜劑濃度可與包含於第二高電壓電晶體TR52中的所述對源極/汲極區538的摻雜劑濃度不同。在一個實例中，包含於第二高電壓電晶體TR52中的源極/汲極區538的摻雜劑濃度可大於包含於第一高電壓電晶體TR51中的源極/汲極區536的摻雜劑濃度。在另一實例中，包含於第二高電壓電晶體TR52中的源極/汲極區538的摻雜劑濃度可等於或類似於包含於第一高電壓電晶體TR51中的源極/汲極區536的摻雜劑濃度。
在圖10中所繪示的半導體裝置500中，裝置隔離膜502及裝置隔離膜504、閘極介電膜531及閘極介電膜541、閘極電極532及閘極電極542、絕緣罩蓋層533及絕緣罩蓋層543以及絕緣間隔件534及絕緣間隔件544的更詳細組態可分別與關於參考圖7C所描述的裝置隔離膜202、第三閘極介電膜231、第三閘極電極232、第三絕緣罩蓋層233以及第三絕緣間隔件234所描述的實質上相同。
在其他實例實施例中，類似於圖9中所繪示的第四電晶體TR4，第一高電壓電晶體TR51及第二高電壓電晶體TR52中的至少一者可具有三井結構。
根據圖10中所繪示的半導體裝置500，半導體裝置500包含多個高電壓電晶體區域HVR1及HVR2，其中具有等於或大於約10伏的相對高操作電壓的多個電晶體TR51及TR52分別配置於周邊電路區域PERI中，且具有彼此不同的操作電壓的多個電晶體TR51及TR52分別形成於多個高電壓電晶體區域HVR1及HVR2中。基於多個電晶體TR51及TR52的操作電壓，多個電晶體TR51及TR52可分別包含具有彼此不同的豎直長度或深度的裝置隔離膜502及裝置隔離膜504，可分別包含具有彼此不同的豎直長度或深度的閘極電極532及閘極電極542，且可分別具有不同空乏區寬度。因此，對於具有等於或大於約10伏的相對高操作電壓的多個電晶體TR51及TR52，可根據其各別操作電壓改良或最佳化操作特性。
圖11為示出根據本發明概念的實施例的包含半導體裝置的電子系統的示意圖。
參考圖11，根據本發明概念的實施例的電子系統1000可包含半導體裝置1100及電連接至半導體裝置1100的控制器1200。電子系統1000可包含儲存裝置或包含所述儲存裝置的電子裝置，所述儲存裝置包括一個半導體裝置1100或多個半導體裝置1100。舉例而言，電子系統1000可包含固態磁碟機（solid state drive；SSD）裝置、通用串列匯流排（universal serial bus；USB）裝置、計算系統、醫療裝置或通信裝置，其包含至少一個半導體裝置1100。
半導體裝置1100可包含非揮發性記憶體裝置。舉例而言，半導體裝置1100可包含NAND快閃記憶體裝置，所述NAND快閃記憶體裝置包含上文關於已參考圖1至圖10所描述的半導體裝置10、半導體裝置100、半導體裝置400以及半導體裝置500所描述的結構中的至少一者，半導體裝置1100可包含第一結構1100F及在第一結構1100F上的第二結構1100S。在實例實施例中，第一結構1100F可配置於第二結構1100S旁側。第一結構1100F可為包含解碼器電路1110、頁緩衝器1120以及邏輯電路1130的周邊電路結構。第二結構1100S可為包含位元線BL、共同源極線CSL、多個字元線WL、第一上部閘極線UL1及第二上部閘極線UL2、第一下部閘極線LL1及第二下部閘極線LL2以及在位元線BL與共同源極線CSL之間的多個記憶體胞元串CSTR的記憶體胞元結構。
在第二結構1100S中，多個記憶體胞元串CSTR中的每一者可包含鄰近於共同源極線CSL的下部電晶體LT1及下部電晶體LT2、鄰近於位元線BL的上部電晶體UT1及上部電晶體UT2，以及在下部電晶體LT1及下部電晶體LT2與上部電晶體UT1及上部電晶體UT2之間的多個記憶體胞元電晶體MCT。可根據實施例以不同方式修改下部電晶體LT1及下部電晶體LT2的數目及上部電晶體UT1及上部電晶體UT2的數目。
在實例實施例中，上部電晶體UT1及上部電晶體UT2可各自包含字串選擇電晶體，且下部電晶體LT1及下部電晶體LT2可各自包含接地選擇電晶體。多個下部閘極線LL1及LL2可分別為下部電晶體LT1及下部電晶體LT2的閘極電極。字元線WL可為記憶體胞元電晶體MCT的閘極電極，且上部閘極線UL1及上部閘極線UL2可分別為上部電晶體UT1及上部電晶體UT2的閘極電極。
共同源極線CSL、多個下部閘極線LL1及LL2、多個字元線WL以及多個上部閘極線UL1及UL2可經由多個第一連接配線1115電連接至解碼器電路1110，所述多個第一連接配線1115自第一結構1100F內部延伸至第二結構1100S。多個位元線BL可經由多個第二連接配線1125電性連接至頁緩衝器1120，所述第二連接配線1125自第一結構1100F內部延伸至第二結構1100S。
在第一結構1100F中，解碼器電路1110及頁緩衝器1120可對多個記憶體胞元電晶體MCT中的至少一者執行控制操作。解碼器電路1110及頁緩衝器1120可由邏輯電路1130控制。
半導體裝置1100可經由電連接至邏輯電路1130的輸入/輸出襯墊1101與控制器1200通信。輸入/輸出襯墊1101可經由輸入/輸出連接配線1135電連接至邏輯電路1130，所述連接配線1135自第一結構1100F內部延伸至第二結構1100S。
控制器1200可包含處理器1210、NAND控制器1220以及主機介面1230。在實例實施例中，電子系統1000可包含多個半導體裝置1100，且在此情況下，控制器1200可控制多個半導體裝置1100。
處理器1210可控制包含控制器1200的電子系統1000的全部操作。處理器1210可根據某些韌體操作且可藉由控制NAND控制器1220存取半導體裝置1100。NAND控制器1220可包含處理與半導體裝置1100通信的NAND介面1221。經由NAND介面1221，可傳輸用於控制半導體裝置1100的控制命令、意欲寫入至半導體裝置1100的多個記憶體胞元電晶體MCT的資料、意欲自半導體裝置1100的多個記憶體胞元電晶體MCT讀取的資料以及類似者。主機介面1230可提供電子系統1000與外部主機之間的通信的功能。當經由主機介面1230自外部主機接收控制命令時，處理器1210可回應於所述控制命令而控制半導體裝置1100。
圖12為示出根據本發明概念的實施例的包含半導體裝置的電子系統的示意性透視圖。
參考圖12，根據本發明概念的實例實施例的電子系統2000可包含主基底2001、安裝於主基底2001上的控制器2002、一或多個半導體封裝2003以及DRAM 2004。半導體封裝2003及DRAM 2004可藉由形成於主基底2001上的多個配線圖案2005而連接至控制器2002。
主基底2001可包含包括經組態以耦接至外部主機的多個接腳的連接器2006。連接器2006中的多個接腳的數目及配置可根據電子系統2000與外部主機之間的通信介面而變化。在實例實施例中，電子系統2000可根據介面中的一者與外部主機通信，所述介面諸如通用串列匯流排（USB）、周邊組件高速互連（Peripheral Component Interconnect Express；PCI-高速）、串列進階附接技術（Serial Advanced Technology Attachment；SATA）以及用於通用快閃儲存器（Universal Flash Storage；UFS）的M-Phy。在實例實施例中，電子系統2000可由經由連接器2006自外部主機供應的電力操作。電子系統2000可更包含將自外部主機供應的電力分佈至控制器2002及半導體封裝2003的電力管理積體電路（power management integrated circuit；PMIC）。
控制器2002可將資料寫入至半導體封裝2003或自半導體封裝2003讀取資料，且可改良電子系統2000的操作速度。
DRAM 2004可為用於減輕外部主機與半導體封裝2003之間的速度差的緩衝記憶體，其為資料儲存空間。包含於電子系統2000中的DRAM 2004亦可作為一種快取記憶體操作且可提供用於在半導體封裝2003上的控制操作中暫時儲存資料的空間。當DRAM 2004包含於電子系統2000中時，除了用於控制半導體封裝2003的NAND控制器以外，亦控制器2002可更包含用於控制DRAM 2004的DRAM控制器。
半導體封裝2003可包含彼此分開或不同的第一半導體封裝2003a及第二半導體封裝2003b。第一半導體封裝2003a及第二半導體封裝2003b中的每一者可為包含多個半導體晶片2200的半導體封裝。第一半導體封裝2003a及第二半導體封裝2003b中的每一者可包含封裝基底2100、封裝基底2100上的多個半導體晶片2200、多個半導體晶片2200中的每一者的下表面上的黏接層2300、將多個半導體晶片2200電連接至封裝基底2100的連接結構2400以及配置於封裝基底2100上以覆蓋多個半導體晶片2200及連接結構2400的模製層2500。
封裝基底2100可包含包括多個封裝上部襯墊2130的印刷電路板。多個半導體晶片2200中的每一者可包含輸入/輸出襯墊2210。輸入/輸出襯墊2210可對應於圖11的輸入/輸出襯墊1101。多個半導體晶片2200中的每一者可包含多個閘極堆疊3210及多個通道結構3220。多個半導體晶片2200中的每一者可包含參考圖1至圖10所描述的半導體裝置10、半導體裝置100、半導體裝置400以及半導體裝置500中的至少一者。
在實例實施例中，連接結構2400可包含將輸入/輸出襯墊2210電連接至封裝上部襯墊2130的接線。因此，在第一半導體封裝2003a及第二半導體封裝2003b中，多個半導體晶片2200可以接線方式彼此電連接且可電連接至封裝基底2100的封裝上部襯墊2130。在實例實施例中，在第一半導體封裝2003a及第二半導體封裝2003b中，多個半導體晶片2200可藉由包含矽通孔（through-silicon via；TSV）的連接結構而非藉由接線類型的連接結構2400彼此電連接。
在實例實施例中，控制器2002及多個半導體晶片2200可包含於一個封裝中（例如2003a或2003b中）。在實例實施例中，控制器2002及多個半導體晶片2200可安裝於單獨的插入式基底上且可藉由形成於插入式基底上的配線彼此連接，所述插入式基底與主基底2001不同。
圖13為示出根據本發明概念的實施例的半導體封裝的示意性橫截面圖。圖13更詳細地示出對應於沿圖12的線II-II'截取的橫截面的組態。
參考圖13，在半導體封裝2003中，封裝基底2100可包含印刷電路板。封裝基底2100可包含封裝基底主體2120、配置於封裝基底主體2120的上表面上的多個封裝上部襯墊2130（參見圖12）、配置於封裝基底主體2120的下表面上或由所述下表面暴露的多個下部襯墊2125，以及配置於封裝基底主體2120內部以將多個封裝上部襯墊2130電連接至多個下部襯墊2125的多個內部配線2135。多個封裝上部襯墊2130可電連接至多個連接結構2400。多個下部襯墊2125可經由多個導電連接單元2800連接至電子系統2000的主基底2001上的多個配線圖案2005，所述配線圖案2005繪示於圖12中。
多個半導體晶片2200中的每一者可包含半導體基底3010、第一結構3100以及第二結構3200，第一結構3100及第二結構3200以所陳述次序依序堆疊於半導體基底3010上。第一結構3100可包含包括多個周邊配線3110的周邊電路區域。第一結構3100可包含根據電晶體的操作電壓分類的多個電晶體區域LVR、MVR以及HVR，如參考圖7B及圖7C所描述。如參考圖7C所描述，各自具有平面通道結構的第一電晶體TR1及第二電晶體TR2可形成於分別包含具有相對低操作電壓及中間操作電壓的電晶體的第一電晶體區域LVR及第二電晶體區域MVR中，在所述平面通道結構中，通道沿周邊電路基底210的頂表面形成。具有凹陷通道結構的第三電晶體TR3可形成於包含具有相對高操作電壓的電晶體的第三電晶體區域HVR中，在所述凹陷通道結構中，通道沿周邊電路基底210中的凹陷溝渠210R的表面形成。儘管圖13示出其中第一結構3100具有與圖7C中所繪示的半導體裝置100的周邊電路區域PERI相同的結構的實例，但本發明概念不限於此。舉例而言，第一結構3100可具有與圖9中所繪示的半導體裝置400的周邊電路區域PERI或圖10中所繪示的半導體裝置500周邊電路區域PERI相同的結構。
第二結構3200可包含共同源極線3205、共同源極線3205上的閘極堆疊3210、穿透閘極堆疊3210的通道結構3220以及電連接至通道結構3220的位元線3240。閘極堆疊3210可包含圖7B中所繪示的閘極堆疊GS。如圖7B中所繪示，閘極堆疊GS可包含多個閘極線130及一體地連接至多個閘極線130的多個導電襯墊區112。另外，多個半導體晶片2200中的每一者可包含電連接至閘極堆疊GS的多個導電襯墊區112的多個接觸結構CTS。
多個半導體晶片2200中的每一者可包含貫通配線3245，所述貫通配線3245電連接至第一結構3100的多個周邊配線3110且延伸至第二結構3200中。貫通配線3245可配置於閘極堆疊3210外部。在其他實例實施例中，半導體封裝2003可更包含穿透閘極堆疊3210的貫通配線。多個半導體晶片2200中的每一者可包含電連接至第一結構3100的多個周邊配線3110的輸入/輸出襯墊（圖12的2210）。
圖14為示出根據本發明概念的實施例的半導體封裝的示意性橫截面圖。圖14示出對應於沿圖12的線II-II'截取的橫截面的組態。
參考圖14，半導體封裝4003具有與參考圖13所描述的半導體封裝2003實質上相同的組態。然而，半導體封裝4003包含多個半導體晶片2200A。多個半導體晶片2200A中的每一者可包含半導體基底4010、在半導體基底4010上的第一結構4100以及配置於第一結構4100上且以晶圓接合方式接合至第一結構4100的第二結構4200。
第一結構4100可包含包括周邊配線4110及多個第一接合結構4150的周邊電路區域。第一結構4100可包含根據電晶體的操作電壓分類的多個電晶體區域LVR、MVR以及HVR，如參考圖7B及圖7C所描述。如參考圖7C所描述，各自具有平面通道結構的第一電晶體TR1及第二電晶體TR2可分別形成於包含具有相對低操作電壓或中間操作電壓的電晶體的第一電晶體區域LVR及第二電晶體區域MVR中，在所述平面通道結構中，通道沿周邊電路基底210的頂表面形成。具有凹陷通道結構的第三電晶體TR3可形成於包含具有相對高操作電壓的電晶體的第三電晶體區域HVR中，在所述凹陷通道結構中，通道沿周邊電路基底210中的凹陷溝渠210R的表面形成。儘管圖14示出其中第一結構4100具有與圖7C中所繪示的半導體裝置100的周邊電路區域PERI相同的結構的實例，但本發明概念不限於此。舉例而言，第一結構4100可具有與圖9中所繪示的半導體裝置400的周邊電路區域PERI或圖10中所繪示的半導體裝置500周邊電路區域PERI相同的結構。
第二結構4200可包含共同源極線4205、共同源極線4205與第一結構4100之間的閘極堆疊4210以及穿透閘極堆疊4210的通道結構4220。閘極堆疊4210可包含圖7B中所繪示的閘極堆疊GS。如圖7B中所繪示，閘極堆疊GS可包含多個閘極線130及一體地連接至多個閘極線130的多個導電襯墊區112。另外，多個半導體晶片2200A中的每一者可包含電連接至閘極堆疊GS的多個導電襯墊區112的多個接觸結構CTS。
另外，多個半導體晶片2200A中的每一者可包含電連接至閘極堆疊4210的各別閘極線130（參見圖7B）的多個第二接合結構4250。在實例實施例中，多個第二接合結構4250可包含圖7B中所繪示的多個接合結構BS。舉例而言，多個第二接合結構4250當中的一些第二接合結構4250可連接至電連接至通道結構4220的位元線4240。多個第二接合結構4250當中的一些其他第二接合結構4250可經由接觸結構CTS電連接至閘極線130（參見圖7B）。
可使第一結構4100的多個第一接合結構4150分別與第二結構4200的多個第二接合結構4250接觸且接合至所述多個第二接合結構4250。多個第一接合結構4150及多個第二接合結構4250的接合部分可包含但不限於金屬，例如銅（Cu）。
在實例實施例中，圖13中所繪示的多個半導體晶片2200之間的連接及圖14中所繪示的多個半導體晶片2200A之間的連接可藉由接線類型的多個連接結構2400（參見圖12）進行。在其他實例實施例中，圖13中所繪示的多個半導體晶片2200之間的連接及圖14中所繪示的多個半導體晶片2200A之間的連接可以電氣方式由包含TSV的連接結構進行。
圖15為示出根據本發明概念的另一實施例的半導體封裝的示意性橫截面圖。圖15更詳細地示出對應於沿圖12的線I-I'截取的橫截面的組態。
參考圖15，在半導體封裝5003中，半導體晶片2200b可例如沿其各別側壁彼此豎直對準。半導體晶片2200b中的每一者可包含半導體基底5010、形成於半導體基底5010下方的第一結構5100以及配置於第一結構5100下方且以晶圓接合方式接合至第一結構5100的第二結構5200。
第一結構5100可包含包括周邊配線5110及第一接合結構5150的周邊電路區域。第一結構5100可包含根據電晶體的操作電壓分類的多個電晶體區域LVR、MVR以及HVR，如參考圖7B及圖7C所描述。如參考圖7C所描述，各自具有平面通道結構的第一電晶體TR1及第二電晶體TR2可分別形成於包含具有相對低操作電壓或中間操作電壓的電晶體的第一電晶體區域LVR及第二電晶體區域MVR中，在所述平面通道結構中，通道沿周邊電路基底210的頂表面形成。具有凹陷通道結構的第三電晶體TR3可形成於包含具有相對高操作電壓的電晶體的第三電晶體區域HVR中，在所述凹陷通道結構中，通道沿周邊電路基底210中的凹陷溝渠210R的表面形成。儘管圖15示出其中第一結構5100具有與圖7C中所繪示的半導體裝置100的周邊電路區域PERI相同的結構的實例，但本發明概念不限於此。舉例而言，第一結構5100可具有與圖9中所繪示的半導體裝置400的周邊電路區域PERI或圖10中所繪示的半導體裝置500周邊電路區域PERI相同的結構。
第二結構5200可包含共同源極線5205、共同源極線5205與第一結構5100之間的閘極堆疊結構5210、皆穿透閘極堆疊結構5210的記憶體通道結構5220及隔離結構5230以及電連接至記憶體通道結構5220及閘極堆疊結構5210的多個閘極線130的第二接合結構5250（參見圖7B）。在實例實施例中，多個第二接合結構5250可包含圖7B中所繪示的多個接合結構BS。舉例而言，多個第二接合結構5250當中的一些第二接合結構5250可連接至電連接至通道結構5220的位元線5240。多個第二接合結構5250當中的一些其他第二接合結構5250可經由接觸結構CTS電連接至閘極線130（參見圖7B）。
可使第一結構5100的多個第一接合結構5150分別與第二結構5200的多個第二接合結構5250接觸且接合至所述多個第二接合結構5250。多個第一接合結構5150及多個第二接合結構5250的接合部分可包含但不限於金屬，例如銅（Cu）。
在半導體晶片2200b當中，除最上部半導體晶片之外的剩餘半導體晶片可各自更包含：半導體基底5010上的背面絕緣層5300；背面絕緣層5300上的背面輸入/輸出襯墊5320；以及貫通電極結構5310，其穿透半導體基底5010及背面絕緣層5300且將周邊配線5110電連接至背面輸入/輸出襯墊5320。貫通電極結構5310中的每一者可包含貫通電極5310a及包圍貫通電極5310a的側表面的絕緣間隔件5310b。半導體封裝5003可更包含配置於半導體晶片2200b中的每一者下方的連接結構5400，例如導電凸塊。連接結構5400可將半導體晶片2200b彼此電連接且可將半導體晶片2200b電連接至封裝基底2100。底膠材料層5510可包圍連接結構5400的側表面。
圖16A至圖16F為示出根據本發明概念的實施例的製造半導體裝置的方法的過程的橫截面圖。在本實例中，藉由採用製造圖7A至圖7C中所繪示的半導體裝置100的方法作為實例來進行描述。在圖16A至圖16E中，在過程中的每一者中，記憶體胞元區域MEC中所繪示的組態表示對應於沿圖7A的線A1-A1'截取的橫截面的組態，且在過程中的每一者中，連接區域CON中所繪示的組態表示對應於沿圖7A的線A2-A2'截取的橫截面的組態。
參考圖16A，胞元絕緣膜190可形成於基礎基底710上，且胞元基底102及導電板110可依序形成或以其他方式按所陳述次序設置於胞元絕緣膜190上。基礎基底710可包含諸如矽基底的半導體基底。
參考圖16B，在記憶體胞元區域MEC及連接區域CON中，多個絕緣膜156及多個犧牲膜PL可逐個交替地堆疊於導電板110上。多個犧牲膜PL可包含氮化矽、碳化矽或多晶矽。多個犧牲膜PL中的每一者可用以確保用於在後續製程中形成閘極堆疊GS的空間（參見圖16D）。
參考圖16C，可各自部分地移除多個絕緣膜156及多個犧牲膜PL，使得多個絕緣膜156及多個犧牲膜PL在連接區域CON中形成階梯狀結構STP，且接著，可形成絕緣膜114以覆蓋連接區域CON中的階梯狀結構STP。可形成絕緣膜114以覆蓋襯墊接合區域PA中的胞元絕緣膜190、胞元基底102以及導電板110。
多個通道孔180H形成以穿過記憶體胞元區域MEC中的多個絕緣膜156及多個犧牲膜PL以在豎直方向（Z方向）上延伸，且藉由在多個通道孔180H中的每一者中形成閘極介電膜182、通道區184以及填充絕緣膜186而形成多個通道孔填充結構。
中間絕緣膜187形成以覆蓋記憶體胞元區域MEC、連接區域CON以及襯墊接合區域PA中的多個通道孔填充結構、階梯狀結構STP以及絕緣膜114，藉由在中間絕緣膜187中形成多個接觸孔187H而暴露多個通道孔填充結構的頂表面，且藉由在多個接觸孔187H中形成多個汲極區188而形成通道結構180。中間絕緣膜187可形成以具有在整個記憶體胞元區域MEC、連接區域CON以及襯墊接合區域PA中平坦化的頂表面。
參考圖16D，多個字元線切割區WLC（參見圖7A）形成以穿過圖16C的所得結構中的多個絕緣膜156及多個犧牲膜PL以暴露導電板110，且接著，經由多個字元線切割區WLC用多個閘極線130及多個導電襯墊區112取代多個犧牲膜PL。
在實例實施例中，為用多個閘極線130取代多個犧牲膜PL（參見圖16B），可藉由選擇性地移除由多個字元線切割區WLC（參見圖7A）暴露的多個犧牲膜PL（參見圖16C）來製備多個絕緣膜156之間的空白空間，且接著，可藉由在空白空間中填充導電材料而形成多個閘極線130及多個導電襯墊區112。
如圖7A中所繪示，可藉由在多個字元線切割區WLC中的每一者中形成絕緣間隔件192及共同源極線CSL來形成字元線切割結構WCS。在其他實例實施例中，多個字元線切割區WLC可填充有絕緣材料，且可省略形成共同源極線CSL的製程。
參考圖16E，上部絕緣膜193形成於圖16D的所得結構上，且多個位元線接觸襯墊194可形成以穿過記憶體胞元區域MEC中的上部絕緣膜193且因此連接至多個通道結構180。絕緣膜114、中間絕緣膜187以及上部絕緣膜193可構成絕緣結構。
藉由將遮罩圖案（未繪示）用作蝕刻遮罩來非等向性地蝕刻連接區域CON及襯墊接合區域PA中的絕緣結構，可形成多個接觸孔以暴露連接區域CON中的多個導電襯墊區112及襯墊接合區域PA中的導電板110。接觸結構CTS可形成於連接區域CON中的多個接觸孔中的每一者中，且共同源極線接觸插塞380可形成於襯墊接合區域PA中的多個接觸孔中的每一者中。
層間介電質195可形成於記憶體胞元區域MEC、連接區域CON以及襯墊接合區域PA中，且多個位元線BL可形成以穿過記憶體胞元區域MEC中的層間介電質195的一些區，多個配線層ML可形成以穿過連接區域CON中的層間介電質195的一些區，且金屬層360A可形成以穿過襯墊接合區域PA中的層間介電質195的一些區以連接至共同源極線接觸插塞380。
可形成多個第一接合金屬襯墊，其可用於形成接合結構BS（參見圖7B）。多個第一接合金屬襯墊可包含圖7B中所繪示的第一接合金屬襯墊371A、第一接合金屬襯墊372A、第一接合金屬襯墊371B、第一接合金屬襯墊372B、第一接合金屬襯墊371C、第一接合金屬襯墊372C以及第一接合金屬襯墊392。在形成第一接合金屬襯墊371A、第一接合金屬襯墊372A、第一接合金屬襯墊371B、第一接合金屬襯墊372B、第一接合金屬襯墊371C、第一接合金屬襯墊372C以及第一接合金屬襯墊392的製程期間，層間介電質395可形成於記憶體胞元區域MEC及連接區域CON中以包圍第一接合金屬襯墊371B、第一接合金屬襯墊372B、第一接合金屬襯墊371C、第一接合金屬襯墊372C以及第一接合金屬襯墊392中的每一者。絕緣膜可形成於襯墊接合區域PA中以包圍第一接合金屬襯墊371A及第一接合金屬襯墊372A中的每一者。填充襯墊接合區域PA中的導電圖案之間的空間的絕緣膜可保持作為層間介電質315。保留於圖16E中的基礎基底710上的所得結構可構成胞元區域CELL。
參考圖16F，可形成圖7B中所繪示的周邊電路區域PERI。周邊電路區域PERI可包含多個第二接合金屬襯墊。多個第二接合金屬襯墊可包含圖7B中所繪示的第二接合金屬襯墊271A、第二接合金屬襯墊272A、第二接合金屬襯墊273A、第二接合金屬襯墊271B、第二接合金屬襯墊272B、第二接合金屬襯墊271C、第二接合金屬襯墊272C以及第二接合金屬襯墊252。
包含胞元區域CELL的結構（其為圖16E的所得結構）堆疊於或以其他方式配置於周邊電路區域PERI上以在豎直方向（Z方向）上與周邊電路區域PERI交疊，且胞元區域CELL中的多個第一接合金屬襯墊可接合至周邊電路區域PERI中的多個第二接合金屬襯墊。
在實例實施例中，胞元區域CELL中的多個第一接合金屬襯墊可藉由在箭頭730的方向上對包含胞元區域CELL的結構加壓來直接接合至周邊電路區域PERI中的多個第二接合金屬襯墊而無需單獨黏著層。舉例而言，原子級別接合可藉由以下操作形成：在多個第一接合金屬襯墊面向多個第二接合金屬襯墊時，在朝向彼此的方向上對多個第一接合金屬襯墊及多個第二接合金屬襯墊加壓，由此形成接合結構BS（參見圖7B）。在實例實施例中，在將多個第一接合金屬襯墊接合至多個第二接合金屬襯墊之前，為了改良其間的接合強度，可進一步執行以下製程：對胞元區域CELL的表面（其處暴露多個第一接合金屬襯墊）及周邊電路區域PERI的表面（其處暴露多個第二接合金屬襯墊）執行諸如氫電漿處理的表面處理。
可藉由自胞元區域CELL移除基礎基底710來暴露胞元絕緣膜190。在實例實施例中，為移除基礎基底710，可使用研磨製程、濕式蝕刻製程或其組合。
暴露多個第一接合金屬襯墊中的一些的接觸孔可藉由部分地移除胞元區域CELL的襯墊接合區域PA中的胞元絕緣膜190及層間介電質315中的每一者而形成，各別輸入/輸出接觸插塞303（參見圖7B）可形成於接觸孔中的每一者中，且各別輸入/輸出襯墊305（參見圖7B）可形成於胞元絕緣膜190上，由此製造參考圖7A至圖7C所描述的半導體裝置100。
儘管已參考圖16A至圖16F描述了製造圖7A至圖7C中繪示的半導體裝置100的方法，但本領域中具有通常知識者應理解，可藉由在不脫離本發明概念的精神及範疇的情況下對其進行各種修改及改變來製造圖9中所繪示的半導體裝置400或圖10中所繪示的半導體裝置500。
圖17為示出根據本發明概念的其他實施例的製造半導體裝置的方法的圖。
參考圖17，包含參考圖7B所描述的胞元區域CELL的第一結構可形成於第一晶圓WF1上。包含參考圖7B、圖9或圖10所描述的周邊電路區域PERI的第二結構可形成於第二晶圓WF2上。
第一晶圓WF1可接合至第二晶圓WF2，且第一晶圓WF1及第二晶圓WF2可在彼此接合時切割，由此形成多個晶片800。
多個晶片800中的每一者可包含經堆疊以彼此交疊的第一半導體晶粒SD1及第二半導體晶粒SD2。多個晶片800可各自包含參考圖7A至圖10所描述的半導體裝置100、半導體裝置400以及半導體裝置500中的至少一者。自第一晶圓WF1獲得的第一半導體晶粒SD1可包含參考圖7B所描述的胞元區域CELL。自第二晶圓WF2獲得的第二半導體晶粒SD2可包含參考圖7B、圖7C、圖9或圖10所描述的周邊電路區域PERI。
圖18為示出根據本發明概念的又其他實施例的製造半導體裝置的方法的圖。
參考圖18，可形成半導體晶粒DA，其包含包括參考圖7B所描述的胞元區域CELL的第一結構。包含參考圖7B、圖7C、圖9或圖10所描述的周邊電路區域PERI的第二結構可形成於晶圓WF上。可藉由在箭頭930的方向上對半導體晶粒DA加壓而將半導體晶粒DA接合至晶圓WF上的一些區。參考圖7B、圖7C、圖9或圖10所描述的周邊電路區域PERI可配置於晶圓WF的與半導體晶粒DA交疊的區中。
圖19為示出根據本發明概念的又其他實施例的製造半導體裝置的方法的圖。
參考圖19，可形成第一半導體晶粒DA1，其包含包括參考圖7B所描述的胞元區域CELL的第一結構。可形成第二半導體晶粒DA2，其包含包括參考圖7B、圖7C、圖9或圖10所描述的周邊電路區域PERI的第二結構。可藉由在箭頭940的方向上對第一半導體晶粒DA1加壓而將第一半導體晶粒DA1接合至第二半導體晶粒DA2。
雖然已參考本發明概念的實施例特定展示及描述本發明概念，但將理解，在不脫離以下申請專利範圍的精神及範疇的情況下，可對其形式及細節作出各種改變。
10、100、400、500、1100:半導體裝置 20:記憶體胞元陣列 24:影像塊 25、2400、5400:連接結構 30:周邊電路 32:列解碼器 34:頁緩衝器 36:資料輸入/輸出電路 38:控制邏輯 39:共同源極線驅動器 62:字串選擇線驅動器 64:字元線驅動器 66:接地選擇線驅動器 68:區塊選擇器 102:胞元基底 102M:主表面 110:導電板 112:導電襯墊區 114、156、174:絕緣膜 115:絕緣插塞 116:接觸插塞 130:閘極線 180、3220、4220:通道結構 180H:通道孔 182、182A、182B、182C、531、541:閘極介電膜 184:通道區 186:填充絕緣膜 187:中間絕緣膜 187H:接觸孔 188:汲極區 190:胞元絕緣膜 192、209、534、544、5310b:絕緣間隔件 193:上部絕緣膜 194:位元線接觸襯墊 195、215、315、395:層間介電質 202、402、502:裝置隔離膜 205、305、1101、2210:輸入/輸出襯墊 207、303:輸入/輸出接觸插塞 210:周邊電路基底 210R:凹陷溝渠 211:第一閘極介電膜 212:第一閘極電極 213:第一絕緣罩蓋層 214:第一絕緣間隔件 216:第一源極/汲極區 220A、220B、220C:電晶體 221:第二閘極介電膜 222:第二閘極電極 223:第二絕緣罩蓋層 224:第二絕緣間隔件 226:第二源極/汲極區 230A、230B、230C:第一金屬層 231:第三閘極介電膜 232:第三閘極電極 233:第三絕緣罩蓋層 234:第三絕緣間隔件 236:第三源極/汲極區 236A:第一雜質區 236B:第二雜質區 240A、240B、240C:第二金屬層 251、252、271A、271B、271C、272A、272B、272C、273A:第二接合金屬襯墊 290:周邊電路絕緣膜 360A:金屬層 371A、371B、371C、372A、372B、372C、392:第一接合金屬襯墊 380:共同源極線接觸插塞 510R1:第一凹陷溝渠 510R2:第二凹陷溝渠 532、542:閘極電極 533、543:絕緣罩蓋層 536、538:源極/汲極區 536A、538A:第一雜質區 536B、538B:第二雜質區 710:基礎基底 730、930、940:箭頭 800:晶片 1000、2000:電子系統 1100F、3100、4100、5100:第一結構 1100S、3200、4200、5200:第二結構 1110:解碼器電路 1115:第一連接配線 1120:頁緩衝器 1125:第二連接配線 1130:邏輯電路 1135:輸入/輸出連接配線 1200、2002:控制器 1210:處理器 1220:NAND控制器 1221:NAND介面 1230:主機介面 2001:主基底 2003、4003、5003:半導體封裝 2003a:第一半導體封裝 2003b:第二半導體封裝 2004:DRAM 2005:配線圖案 2006:連接器 2100:封裝基底 2120:封裝基底主體 2125:下部襯墊 2130:封裝上部襯墊 2135:內部配線 2200、2200A、2200b:半導體晶片 2300:黏接層 2500:模製層 2800:導電連接單元 3010、4010、5010:半導體基底 3110、4110、5110:周邊配線 3210、4210、GS:閘極堆疊 3240、4240、5240、BL、BL1、BL2、BLm:位元線 3245:貫通配線 4150、5150:第一接合結構 4250、5250:第二接合結構 5210:閘極堆疊結構 5220:記憶體通道結構 5230:隔離結構 5300:背面絕緣層 5310:貫通電極結構 5310a:貫通電極 5320:背面輸入/輸出襯墊 A1-A1'、A2-A2'、I-I'、II-II':線 ADDR:位址 BD:阻擋介電膜 BD1:第一阻擋介電膜 BD2:第二阻擋介電膜 BLK、BLK1、BLK2、BLKn:記憶體胞元區塊 BS:接合結構 BX:區 CAS:胞元陣列結構 CELL:胞元區域 CH3:通道區 CMD:命令 CON:連接區域 CS:電荷儲存膜 CSL、3205、4205、5205:共同源極線 CSTR、MS:記憶體胞元串 CT:電路 CTRL、CTRL_BIAS、PCTL:控制信號 CTS:接觸結構 DA:半導體晶粒 DA1、SD1:第一半導體晶粒 DA2、SD2:第二半導體晶粒 DATA:資料 DH1、DH51、DH52:豎直方向長度 DL:資料線 DW:深井 G1:第一部分 G2:第二部分 GSL:接地選擇線 HVR:第三電晶體區域 HVR1:第一高電壓電晶體區域 HVR2:第二高電壓電晶體區域 LL1:第一下部閘極線 LL2:第二下部閘極線 LT1、LT2:下部電晶體 LV1、LV2:最下部表面豎直高度 LV51、LV52:最下部表面高度 LVR:第一電晶體區域 MC1、MC2、MCn-1、MCn、MCT:記憶體胞元電晶體 MCA:記憶體胞元陣列 MEC:記憶體胞元區域 ML:配線層 MST:記憶體堆疊 MVR:第二電晶體區域 PA:襯墊接合區域 PAC:周邊主動區 PAC1:第一周邊主動區 PAC2:第二周邊主動區 PCS:周邊電路結構 PEC:周邊電路 PERI:周邊電路區域 PL:犧牲膜 PW:袋形井 SSL:字串選擇線 SSLC:字串選擇線切割區 STC:階梯狀連接單元 STP:階梯狀結構 TD:穿隧介電膜 TR_P:傳輸電晶體 TR1:第一電晶體 TR2:第二電晶體 TR3:第三電晶體 TR4:第四電晶體 TR51:第一高電壓電晶體 TR52:第二高電壓電晶體 UL1:第一上部閘極線 UL2:第二上部閘極線 UT1、UT2:上部電晶體 W1:第一寬度 W2:第二寬度 WCS:字元線切割結構 WELL1、WELL2、WELL3、W51、W52:井 WF:晶圓 WF1:第一晶圓 WF2:第二晶圓 WL、WL1、WL2、WLn-1、WLn:字元線 WLC:字元線切割區 X、Y、Z:方向
將自結合隨附圖式進行的以下詳細描述更清晰地理解本發明概念的實施例，在隨附圖式中： 圖1為根據本發明概念的實施例的半導體裝置的方塊圖。 圖2為根據本發明概念的實施例的半導體裝置的示意性透視圖。 圖3為根據本發明概念的實施例的半導體裝置的記憶體胞元陣列的等效電路圖。 圖4為示出根據本發明概念的實施例的半導體裝置的周邊電路結構的一部分中的實例平面配置的示意性佈局。 圖5為示出圖1中所繪示的記憶體胞元陣列及列解碼器的實例組態的方塊圖。 圖6為根據本發明概念的實施例的半導體裝置的一部分的示意性平面視圖。 圖7A為示出根據本發明概念的實施例的半導體裝置的胞元區域的組件的平面視圖，圖7B示出圖7A中所繪示的半導體裝置的胞元區域及周邊電路區域的各別部分的橫截面圖，且圖7C為示出圖7A中所繪示的半導體裝置的周邊電路區域的一些組件的橫截面圖。 圖8A為示出圖7B的一些區的放大橫截面圖。 圖8B至圖8D為各自示出根據本發明概念的實施例的可在半導體裝置中使用的閘極介電膜的實例結構的橫截面圖。 圖9為示出根據本發明概念的其他實施例的半導體裝置的橫截面圖。 圖10為示出根據本發明概念的又其他實施例的半導體裝置的橫截面圖。 圖11為示出根據本發明概念的實施例的包含半導體裝置的電子系統的示意圖。 圖12為示出根據本發明概念的實施例的包含半導體裝置的電子系統的示意性透視圖。 圖13為示出根據本發明概念的實施例的半導體封裝的示意性橫截面圖。 圖14為示出根據本發明概念的實施例的半導體封裝的示意性橫截面圖。 圖15為示出根據本發明概念的另一實施例的半導體封裝的示意性橫截面圖。 圖16A至圖16F為示出根據本發明概念的實施例的製造半導體裝置的方法的過程的橫截面圖。 圖17為示出根據本發明概念的其他實施例的製造半導體裝置的方法的圖。 圖18為示出根據本發明概念的又其他實施例的製造半導體裝置的方法的圖。 圖19為示出根據本發明概念的又其他實施例的製造半導體裝置的方法的圖。
100:半導體裝置
202:裝置隔離膜
210:周邊電路基底
210R:凹陷溝渠
211:第一閘極介電膜
212:第一閘極電極
213:第一絕緣罩蓋層
214:第一絕緣間隔件
216:第一源極/汲極區
221:第二閘極介電膜
222:第二閘極電極
223:第二絕緣罩蓋層
224:第二絕緣間隔件
226:第二源極/汲極區
231:第三閘極介電膜
232:第三閘極電極
233:第三絕緣罩蓋層
234:第三絕緣間隔件
236:第三源極/汲極區
236A:第一雜質區
236B:第二雜質區
CH3:通道區
DH1:豎直方向長度
G1:第一部分
G2:第二部分
HVR:第三電晶體區域
LV1、LV2:最下部表面豎直高度
LVR:第一電晶體區域
MVR:第二電晶體區域
PAC:周邊主動區
PERI:周邊電路區域
TR1:第一電晶體
TR2:第二電晶體
TR3:第三電晶體
W1:第一寬度
W2:第二寬度
WELL1、WELL2、WELL3:井
X、Y、Z:方向

Claims (20)

  1. 一種半導體裝置，包括： 胞元區域，包括胞元基底、記憶體胞元陣列以及在所述記憶體胞元陣列上的第一接合金屬襯墊，所述記憶體胞元陣列包括在豎直方向上堆疊於所述胞元基底上的多個字元線及在所述多個字元線上的多個位元線；以及 周邊電路區域，具有在所述豎直方向上堆疊於其上的所述胞元區域，所述周邊電路區域包括周邊電路基底、在所述周邊電路基底上的多個電路以及接合至所述第一接合金屬襯墊的第二接合金屬襯墊， 其中所述多個電路包括： 多個平面通道電晶體，分別經組態以沿所述周邊電路基底的頂表面形成通道；以及 至少一個凹陷通道電晶體，經組態以沿所述周邊電路基底的凹陷溝渠的表面形成通道。
  2. 如請求項1所述的半導體裝置，其中所述至少一個凹陷通道電晶體的操作電壓大於所述多個平面通道電晶體的各別操作電壓。
  3. 如請求項1所述的半導體裝置，其中： 所述周邊電路區域包括包含所述多個平面通道電晶體的低電壓電晶體區域以及橫向地鄰近所述低電壓電晶體區域且包含所述至少一個凹陷通道電晶體的高電壓電晶體區域，所述至少一個凹陷通道電晶體具有大於所述多個平面通道電晶體的各別操作電壓的操作電壓；以及 所述至少一個凹陷通道電晶體包括在所述凹陷溝渠的內壁上的閘極介電膜以及閘極電極，所述閘極電極包括在所述凹陷溝渠中的所述閘極介電膜上的填充電極部分，以及一體地連接至所述填充電極部分且自所述周邊電路基底的所述頂表面突出的突出電極部分。
  4. 如請求項1所述的半導體裝置，其中： 所述周邊電路區域更包括在其中具有所述凹陷溝渠的所述周邊電路基底中的井； 所述至少一個凹陷通道電晶體包括：在所述凹陷溝渠的內壁上的閘極介電膜，在所述凹陷溝渠中的所述閘極介電膜上的閘極電極，在所述閘極電極的相對側上在所述井中的源極/汲極區，以及所述井中的鄰近於所述凹陷溝渠的底部的通道區；以及 所述閘極介電膜包括在所述源極/汲極區中的一者與所述閘極電極之間的第一部分及鄰近於所述通道區的第二部分，其中所述第一部分的厚度大於所述第二部分的厚度。
  5. 如請求項1所述的半導體裝置，其中： 所述周邊電路區域更包括在其中具有所述凹陷溝渠的所述周邊電路基底中的第一導電類型的袋形井，及在所述袋形井下方的第二導電類型的深井； 所述至少一個凹陷通道電晶體包括：在所述凹陷溝渠的內壁上的閘極介電膜，在所述凹陷溝渠中的所述閘極介電膜上的閘極電極，在所述袋形井中的源極/汲極區，以及所述袋形井中的鄰近於所述凹陷溝渠的底部的通道區；以及 所述閘極介電膜包括在所述源極/汲極區與所述閘極電極之間的第一部分及鄰近於所述通道區的第二部分，其中所述第一部分的厚度大於所述第二部分的厚度。
  6. 如請求項1所述的半導體裝置，其中： 所述周邊電路區域包括包含所述多個平面通道電晶體的低電壓電晶體區域以及橫向地鄰近所述低電壓電晶體區域且包含所述至少一個凹陷通道電晶體的高電壓電晶體區域，所述至少一個凹陷通道電晶體具有大於所述多個平面通道電晶體的各別操作電壓的操作電壓；以及 所述至少一個凹陷通道電晶體包括所述高電壓電晶體區域中的第一凹陷通道電晶體及第二凹陷通道電晶體，所述第一凹陷通道電晶體具有第一操作電壓且包括在所述豎直方向上延伸至第一深度的第一閘極電極，且所述第二凹陷通道電晶體具有大於所述第一操作電壓的第二操作電壓且包括在所述豎直方向上延伸至大於所述第一深度的第二深度的第二閘極電極。
  7. 如請求項1所述的半導體裝置，其中： 所述周邊電路區域包括包含所述多個平面通道電晶體的低電壓電晶體區域以及橫向地鄰近所述低電壓電晶體區域且包含所述至少一個凹陷通道電晶體的高電壓電晶體區域，所述至少一個凹陷通道電晶體具有大於所述多個平面通道電晶體的各別操作電壓的操作電壓； 所述至少一個凹陷通道電晶體包括所述高電壓電晶體區域中的第一凹陷通道電晶體及第二凹陷通道電晶體，所述第一凹陷通道電晶體具有第一操作電壓且包括包含第一雜質區及第二雜質區的第一源極/汲極區，所述第一雜質區具有第一摻雜劑濃度，且所述第二雜質區具有大於所述第一摻雜劑濃度的第二摻雜劑濃度，所述第二凹陷通道電晶體具有大於所述第一操作電壓的第二操作電壓且包括包含第三雜質區及第四雜質區的第二源極/汲極區，所述第三雜質區具有第三摻雜劑濃度，且所述第四雜質區具有大於所述第三摻雜劑濃度的第四摻雜劑濃度；以及 在所述豎直方向上，所述第二凹陷通道電晶體的所述第三雜質區的深度大於所述第一凹陷通道電晶體的所述第一雜質區的深度。
  8. 如請求項1所述的半導體裝置，其中： 所述至少一個凹陷通道電晶體的操作電壓大於所述多個平面通道電晶體的各別操作電壓； 所述多個平面通道電晶體包括具有第一操作電壓的第一平面通道電晶體及具有大於所述第一操作電壓的第二操作電壓的第二平面通道電晶體； 所述第一平面通道電晶體包括在第一水平方向上具有第一寬度的第一閘極電極；以及 所述第二平面通道電晶體包括在所述第一水平方向上具有大於所述第一寬度的第二寬度的第二閘極電極。
  9. 如請求項1所述的半導體裝置，其中所述周邊電路區域包括： 第一電晶體區域，包含所述多個平面通道電晶體當中的第一平面通道電晶體，所述第一平面通道電晶體具有第一操作電壓； 第二電晶體區域，包含所述多個平面通道電晶體當中的第二平面通道電晶體，所述第二平面通道電晶體具有大於所述第一操作電壓的第二操作電壓；以及 第三電晶體區域，包含所述至少一個凹陷通道電晶體，所述至少一個凹陷通道電晶體具有大於所述第二操作電壓的第三操作電壓， 其中所述第一操作電壓為0.5伏至1.2伏，所述第二操作電壓大於1.2伏且小於10伏，且所述第三操作電壓為10伏或大於10伏。
  10. 一種半導體裝置，包括： 胞元區域，包括記憶體胞元陣列；以及 周邊電路區域，具有在豎直方向上堆疊於其上的所述胞元區域，所述周邊電路區域包括周邊電路基底及在所述周邊電路基底上且電連接至所述記憶體胞元陣列的多個電路， 其中所述多個電路包括： 多個平面通道電晶體，分別經組態以沿所述周邊電路基底的頂表面形成通道；以及 至少一個凹陷通道電晶體，經組態以沿所述周邊電路基底的凹陷溝渠的表面形成通道。
  11. 如請求項10所述的半導體裝置，其中所述至少一個凹陷通道電晶體的操作電壓大於所述多個平面通道電晶體的各別操作電壓。
  12. 如請求項10所述的半導體裝置，其中所述周邊電路區域包括： 第一電晶體區域，包含所述多個平面通道電晶體當中的第一平面通道電晶體，所述第一平面通道電晶體具有第一操作電壓； 第二電晶體區域，包含所述多個平面通道電晶體當中的第二平面通道電晶體，所述第二平面通道電晶體具有大於所述第一操作電壓的第二操作電壓；以及 第三電晶體區域，包含所述至少一個凹陷通道電晶體，所述至少一個凹陷通道電晶體具有大於所述第二操作電壓的第三操作電壓。
  13. 如請求項10所述的半導體裝置，其中所述多個平面通道電晶體的各別操作電壓小於10伏，且所述至少一個凹陷通道電晶體的操作電壓為10伏或大於10伏。
  14. 如請求項10所述的半導體裝置，其中所述胞元區域包括：襯墊接合區域，其包含一或多個輸入/輸出襯墊，及記憶體胞元區域，其包含所述記憶體胞元陣列且橫向鄰近於所述襯墊接合區域而配置，以及 其中所述襯墊接合區域堆疊於所述多個平面通道電晶體上，且所述記憶體胞元區域堆疊於所述至少一個凹陷通道電晶體上。
  15. 如請求項10所述的半導體裝置，其中： 所述周邊電路區域更包括在其中具有所述凹陷溝渠的所述周邊電路基底中的井； 所述至少一個凹陷通道電晶體包括：在所述凹陷溝渠的內壁上的閘極介電膜，在所述凹陷溝渠中的所述閘極介電膜上的閘極電極，在所述閘極電極的相對側上在所述井中的雜質區，以及所述井中的鄰近於所述凹陷溝渠的底部的通道區；以及 所述閘極介電膜包括在所述雜質區中的一者與所述閘極電極之間的第一部分及鄰近於所述通道區的第二部分，其中所述第一部分的厚度大於所述第二部分的厚度。
  16. 如請求項10所述的半導體裝置，其中： 所述周邊電路區域更包括在其中具有所述凹陷溝渠的所述周邊電路基底中的第一導電類型的袋形井，及在所述袋形井下方的第二導電類型的深井； 所述至少一個凹陷通道電晶體包括：在所述凹陷溝渠的內壁上的閘極介電膜，在所述凹陷溝渠中的所述閘極介電膜上的閘極電極，在所述袋形井中的雜質區，以及所述袋形井中的鄰近於所述凹陷溝渠的底部的通道區；以及 所述閘極介電膜包括在所述雜質區中的一者與所述閘極電極之間的第一部分及鄰近於所述通道區的第二部分，其中所述第一部分的厚度大於所述第二部分的厚度。
  17. 如請求項10所述的半導體裝置，其中所述至少一個凹陷通道電晶體具有大於所述多個平面通道電晶體的各別操作電壓的操作電壓，且其中所述至少一個凹陷通道電晶體包括： 第一凹陷通道電晶體，包括在所述豎直方向上具有第一長度的第一閘極電極，所述第一凹陷通道電晶體具有第一操作電壓；以及 第二凹陷通道電晶體，包括在所述豎直方向上具有大於所述第一長度的第二長度的第二閘極電極，所述第二凹陷通道電晶體具有大於所述第一操作電壓的第二操作電壓。
  18. 如請求項10所述的半導體裝置，其中所述至少一個凹陷通道電晶體具有大於所述多個平面通道電晶體的各別操作電壓的操作電壓，且其中所述至少一個凹陷通道電晶體包括： 第一凹陷通道電晶體，具有第一操作電壓且包括包含第一雜質區及第二雜質區的第一源極/汲極區，所述第一雜質區具有第一摻雜劑濃度，且所述第二雜質區具有大於所述第一摻雜劑濃度的第二摻雜劑濃度；以及 第二凹陷通道電晶體，具有大於所述第一操作電壓的第二操作電壓且包括包含第三雜質區及第四雜質區的第二源極/汲極區，所述第三雜質區具有第三摻雜劑濃度，且所述第四雜質區具有大於所述第三摻雜劑濃度的第四摻雜劑濃度， 其中，在所述豎直方向上，所述第二凹陷通道電晶體的所述第三雜質區的深度大於所述第一凹陷通道電晶體的所述第一雜質區的深度。
  19. 一種電子系統，包括： 主基底； 半導體裝置，位於所述主基底上；以及 控制器，位於所述主基底上且電連接至所述半導體裝置， 其中所述半導體裝置包括： 胞元區域，包括記憶體胞元陣列；以及 周邊電路區域，具有在豎直方向上堆疊於其上的所述胞元區域，所述周邊電路區域包括周邊電路基底及在所述周邊電路基底上且電連接至所述記憶體胞元陣列的多個電路， 其中所述多個電路包括： 多個平面通道電晶體，分別經組態以沿所述周邊電路基底的頂表面形成通道；以及 至少一個凹陷通道電晶體，經組態以沿所述周邊電路基底的凹陷溝渠的表面形成通道。
  20. 如請求項19所述的電子系統，其中所述主基底更包括將所述半導體裝置電連接至所述控制器的配線圖案，且在所述半導體裝置中，所述至少一個凹陷通道電晶體的操作電壓大於所述多個平面通道電晶體的各別操作電壓。
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