CN110931347B - 半导体结构及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体结构及其制造方法。该半导体结构包括一半导体基材、一介电层、及一硅化物层；在一些实施例中，该半导体基材具有多个突出部。该介电层设于该半导体基材之上，该介电层具有多个设于所述突出部之上的区域。该硅化物层设于所述突出部的一第一侧壁、所述区域的一第二侧壁、以及该半导体基材的一上表面之上，该上表面邻近该第一侧壁。在一些实施例中，该硅化物层的一下表面低于该半导体基材的一第一表面。

Description

半导体结构及其制造方法
技术领域
本公开主张2018/09/20申请的美国正式申请案第16/137,236号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开关于一种半导体结构及其制造方法。
背景技术
对许多现代应用来说，使用半导体装置的电子设备是必要的。随着电子技术的进步，半导体装置的尺寸逐渐微小化，其也具有更好的功能以及更多的集成电路。一般半导体装置的制造包括置放许多元件于一半导体基材之上。
当一承接接触孔自对准至一控制栅极时，因为主动区域的微小空间，形成于该主动区域的硅化物层于减少晶体管串连电阻中无法达到重要作用，因为没有主动区位于承接接触区与晶体管栅极间隔物之间。因此，有必要减少半导体装置中的串联电阻。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开一方面提供一种半导体结构。该半导体结构包括一半导体基材、一介电层、及一硅化物层；在一些实施例中，该半导体基材具有多个突出部。该介电层设于该半导体基材之上，该介电层具有多个设于所述突出部之上的区域。该硅化物层设于所述突出部的一第一侧壁、所述区域的一第二侧壁、以及该半导体基材的一上表面之上，该上表面邻近该第一侧壁。在一些实施例中，该硅化物层的一下表面低于该半导体基材的一第一表面。
本公开另一方面提供一种半导体结构的制造方法。该制造方法包括提供一半导体基材，具有多个突出部；设置一介电层，具有分别位于所述突出部之上的多个区域；设置一衬垫，于所述突出部的一第一侧壁及所述区域的一第二侧壁之上；设置一金属层，于该衬垫之上、该介电层的一正面及该半导体基材的一上表面之上；进行一热处理工艺，至少使该金属层的一部分与该衬垫及该半导体基材反应以形成一硅化物层；以及进行一湿式蚀刻工艺，以去除位于该介电层的一正面之上的该金属层的一不反应部分。
本公开又一方面提供一种半导体结构的制造方法。该制造方法包括提供一半导体基材；设置一介电层，于该半导体基材之上；形成多个沟槽及多个通孔，所述沟槽位于该半导体基材中，所述通孔位于该介电层中，其中所述通孔分别与所述沟槽相通；设置一衬垫，在由所述沟槽显露的该半导体基材与由所述通孔显露的该介电层之上；去除设置于一上表面之上的该衬垫，该上表面通过该半导体基材的所述沟槽显露；去除设置于该介电层的一正面之上的该衬垫的一部分；设置一金属层，于该衬垫、该介电层的一正面、及该半导体基材的该上表面之上；进行一热处理工艺，使该金属层与该衬垫及该半导体基材反应以形成一硅化物层；以及进行一湿式蚀刻工艺，以去除设置于该介电层的一正面之上的该金属层的一不反应部分。
通过上述的半导体结构及半导体结构的制造方法，进行该热处理工艺以使金属层的一部分与该半导体基材反应以形成硅化物层。如此一来，晶体管的串连电阻可以被降低。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1是剖面示意图，例示本公开的一些实施例的半导体结构；
图2是剖面示意图，例示本公开的一些实施例的半导体结构；
图3是流程图，例示本公开的一些实施例的半导体结构的制造方法；
图4A至4I是示意图，例示本公开的一些实施例(例如图3)的半导体结构的制造方法。
附图标记说明：
100 半导体结构
102 半导体基材
102a 第一表面
102b 第二表面
102c 上表面
102d 第一部分
103 突出部
103a 第一侧壁
103c 沟槽
104 介电层
104a 正面
104b 背面
104d 第二部分
105 区域
105a 第二侧壁
105c 通孔
106 硅化物层
106a 下表面
108 光刻胶
110 衬垫
112 金属层
W1-1 第一下宽度
W1-2 第一上宽度
W2-1 第二下宽度
W2-2 第二上宽度
H1 第一高度
H2 第二高度
α 角度
β 角度
200 方法
202 操作
204 操作
206 操作
208 操作
210 操作
212 操作
214 操作
216 操作
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。
图1是剖面示意图，例示本公开的一些实施例的半导体结构。请参考图1，在一些实施例中，半导体结构100包括半导体基材102、介电层104及硅化物层106。半导体结构100具有多个突出部103；介电层104设于半导体基材102之上，介电层104具有分别设于多个突出部103的多个区域105；硅化物层106设于突出部103的第一侧壁103a、区域105的第二侧壁105a、及半导体基材102的邻近于突出部103的上表面102c之上。硅化物层106的下表面106a低于半导体基材102的第一表面102a。
在一些实施例中，半导体基材102包括第一表面102a及相对于第一表面102a的第二表面102b。在一些实施例中，第一表面102a位于半导体基材102的前侧，第二表面102b位于半导体基材102后侧。在一些实施例中，上表面102c实质上平行第一表面102a或第二表面102b。在一些实施例中，半导体基材102是硅晶圆或硅基材。
在一些实施例中，突出部103呈反漏斗构型。在一些实施例中，突出部103沿垂直方向Y至少具有两种不同宽度(W1-1、W1-2)。在一些实施例中，突出部103具有第一下宽度W1-1及不同于第一下宽度W1-1的第一上宽度W1-2，如此一来，突出部103从第一表面102a朝向第二表面102b渐缩。在一些实施例中，第一上宽度W1-2小于第一下宽度W1-1，或是第一下宽度W1-1大于第一上宽度W1-2。在一些实施例中，突出部103的宽度沿着垂直方向从第一上宽度W1-2朝第一下宽度W1-1渐增。
在一些实施例中，第一侧壁103a从第一表面102a朝向第二表面102b延伸。在一些实施例中，第一侧壁103相对半导体基材102a的邻近第一侧壁103a的上表面102c设置呈角度β。在一些实施例中，角度β实质上大于90度。
在一些实施例中，介电层104包括正面104a及相对正面104a的背面104b。在一些实施例中，介电层104的背面104b与半导体基材102的上表面102c接触。在一些实施例中，介电层104包括氧化物。
在一些实施例中，区域105是呈反漏斗构型。在一些实施例中，突出部103沿垂直方向Y具有小于区域105的第二高度H2的第一高度H1。在一些实施例中，区域105沿着垂直方向Y具有至少两种不同宽度(W2-1、W2-2)。在一些实施例中，区域105具有第二下宽度W2-1及不同于第二下宽度W2-1的第二上宽度W2-2，如此一来，区域105从正面104a朝向背面104b渐缩。在一些实施例中，第二上宽度W2-2小于第二下宽度W2-1，或者第二下宽度W2-1大于第二上宽度W2-2。在一些实施例中，区域105的宽度沿着垂直方向Y从第二上宽度W2-2朝第二下宽度W2-1渐增。在一些实施例中，第二上宽度W2-2小于第二下宽度W2-1，或者第二下宽度W2-1大于第二上宽度W2-2。在一些实施例中，区域105的宽度沿垂直方向Y从第二上宽度W2-2朝第二下宽度W2-1渐增。
在一些实施例中，第二侧壁105a从正面104a朝向背面104b延伸。在一些实施例中，第一侧壁103a及第二侧壁105a沿垂直方向Y的斜率一致。在一些实施例中，第二侧壁105相对正面104a呈角度α。在一些实施例中，角度α实质上大于90度。
在一些实施例中，如图1所示，设于区域105的第二侧壁105a之上的硅化物层106的厚度与设于突出部103的第一侧壁103a之上的硅化物层106的厚度一致，且设于突出部103的第一侧壁103a之上的硅化物层106的厚度与设于半导体基材102的上表面102a之上的硅化物层106的厚度一致。
在一些实施例中，如图2所示，设于区域105的第二侧壁105a之上的硅化物层106的厚度大于设于突出部103的第一侧壁103a之上的硅化物层106的厚度，且设于突出部103的第一侧壁103a之上的硅化物层106的厚度大于半导体基材102的上表面102a之上的硅化物层106的厚度。在一些实施例中，设于半导体基材102的上表面102c之上的硅化物层106沿水平方向上的厚度一致。
在一些实施例中，设于区域105的第一侧壁103a及第二侧壁105a之上的硅化物层106的厚度与设于半导体基材102的上表面102c之上的硅化物层106的厚度比例实质上小于10：1。在一些实施例中，设于突出部103的第一侧壁103a及区域105的第二侧壁105a之上的硅化物层106的厚度与半导体基材102的上表面102c之上的硅化物层106的厚度比例实质上相同或大于1：10。在一些实施例中，设于区域105的第二侧壁105a之上的硅化物层106的厚度从介电层103的正面104a朝向背面104b渐缩，设于突出部103的第一侧壁103a之上的硅化物层106的厚度从半导体基材102的第一表面102a朝向第二表面102b渐缩。
图3是流程图，例示本公开的一些实施例的半导体结构的制造方法200。图4A至4I是示意图，例示本公开的一些实施例(例如图3)的半导体结构的制造方法200。在一些实施例中，制造方法200包括数个操作(202、204、206、208、210、212、214及216)，以下描述及说明并非用以限定操作的顺序。
在操作202，如图4A所示，提供半导体基材102。在一些实施例中，半导体基材102为硅基材或硅晶圆。在一些实施例中，半导体基材102包括第一表面102a及与第一表面102a相对的第二表面102b。
在操作204，如图4B所示，介电层104设于半导体基材102之上。在一些实施例中，介电层104包括正面104a及相对于正面104a的背面104b。在一些实施例中，背面104b与半导体基材102的第一表面102a交界。在一些实施例中，通过适当的沉积操作，例如化学气相沉积(CVD)等，介电层104形成于半导体基材102之上。在一些实施例中，介电层104包括氧化物。
如图4B所示，沉积介电层104于半导体基材102之上之后，通过去除介电层104与半导体基材102的预设部分，来图案化介电层104与半导体基材102。在一些实施例中，介电层104与半导体基材102可以光刻、蚀刻等适当操作来图案化。在一些实施例中，图案化的光刻胶108设于介电层104之上，如此一来，介电层104与半导体基材102的预设部分通过图案化的光刻胶108显露，接下来，通过例如蚀刻等适当操作来去除介电层104与半导体基材102的预设部分。在一些实施例中，通过去除半导体基材102的第一部分102d，形成一个或一个以上的沟槽103c，并借此形成多个突出部103；并且通过去除介电层104的第二部分104d，形成一个或一个以上与沟槽103c相通的通孔105c，进而形成多个区域105。
在一些实施例中，突出部103包括第一侧壁103a，且半导体基材102具有邻近第一侧壁103a的上表面102c。在一些实施例中，第一侧壁103a相对上表面102c设置呈实质上大于90度的角度β。在一些实施例中，第一侧壁103a是渐缩且倾斜的侧壁，由第一表面102a朝向半导体基材102中渐缩。在一些实施例中，上表面102c实质上平行半导体基材102的第一表面102a或第二表面102b。
如图4C所示，在一些实施例中，突出部103包括第一下宽度W1-1及实质上小于第一下宽度W1-1的第一上宽度W1-2，且区域105包括第二下宽度W2-1及实质上小于第二下宽度W2-1的第二上宽度W2-2。
在一些实施例中，第二侧壁105a是渐缩且倾斜的侧壁，从介电层104正面104a朝向介电层104背面104b渐缩。在一些实施例中，第一侧壁103a及第二侧壁105a沿垂直方向的斜率一致。
如图4D所示，在操作208，通过适当的沉积操作，衬垫110设置于通过沟槽103c显露的半导体基材102与通过通孔105c显露的介电层104之上。在一些实施例中，衬垫110设置于介电层104的正面104a、区域105的第二侧壁105a、突出部103的第一侧壁103a、及半导体基材102的上表面102c之上。在一些实施例中，设置于介电层104的正面104a、区域105的第二侧壁105a、突出部103的第一侧壁103a、及半导体基材102的上表面102c之上的衬垫110的厚度是一致的。在一些实施例中，衬垫是选自多晶硅(poly-Si)或非晶硅(a-Si)。
在操作210，如图4E所示，进行回蚀工艺(etch back process)以去除衬垫110的一部分。在衬垫110沉积之后，设置于介电层104的正面104a及半导体基材102的上表面102c之上的衬垫110的一部分通过回蚀工艺去除。在一些实施例中，设于半导体基材102的上表面102c及介电层104的正面104a之上的衬垫110完全被去除，而设于突出部103的第一侧壁103a及区域105的第二侧壁105a之上的衬垫110留在原处。如此一来，突出部103的第一侧壁103a及区域105的第二侧壁105a依然被衬垫110覆盖，而半导体基材102的上表面102c及介电层104的正面104a通过衬垫110显露。
在操作212，如图4F及图4G所示，金属层112形成于介电层104的正面104a、突出部103的第一侧壁103a及区域105的第二侧壁105a之上的衬垫110、以及半导体基材102的上表面102c之上。在一些实施例中，金属层112选自钛、钴及镍。
在一些实施例中，设置于突出部103的第一侧壁103a及区域105的第二侧壁105a之上的金属层112的沿着垂直方向Y的厚度一致，且设置于突出部103的第一侧壁103a或区域105的第二侧壁105a之上的金属层112的厚度与设置于半导体基材102的上表面102c之上的金属层112的厚度实质上相同。在一些实施例中，设置于突出部103的第一侧壁103a与区域105的第二侧壁105a之上的金属层112的厚度与设置于半导体基材102的上表面102c之上的金属层112的厚度比例为1：1。
在一些实施例中，如图4G所示，设置于突出部103的第一侧壁103a与区域105的第二侧壁105a之上的金属层112的厚度从介电层104的正面104a朝向半导体基材102的上表面102c渐缩。更具体来说，设置于区域105的第二侧壁105a之上的金属层112的厚度实质上大于设于突出部103的第一侧壁103a之上的金属层112的厚度。设置于区域105的第二侧壁105a之上的金属层112的厚度从介电层104的正面104a朝向背面104b渐缩，设于第一侧壁103a之上的金属层112的厚度从半导体基材102的第一表面102a朝向第二表面102b渐缩；而设于半导体基材102的上表面102c之上的金属层112的厚度实质上小于设于突出部103的第一侧壁103a之上的金属层112的厚度。在一些实施例中，设于半导体基材102的上表面102c之上的金属层112沿着水平方向X的厚度一致。
在一些实施例中，设置于突出部103的第一侧壁103及区域105的第二侧壁105a之上的金属层112的厚度与设置于上表面102c之上的金属层112的厚度比例实质上相同或小于10：1。
在一些实施例中，设于介电层104的正面104a之上的金属层112的厚度实质上大于设于半导体基材102的上表面102c之上的金属层112的厚度。在一些实施例中，设于介电层104的正面104a之上的金属层112的厚度与设于半导体基材102的上表面102c之上的金属层112的厚度比例实质上相同或小于100：1。在一些实施例中，设于介电层104的正面104a之上的金属层112的厚度与设于半导体基材102的上表面102c之上的金属层112的厚度比例实质上相同或大于1：1。
在操作214，经过沉积金属层112之后，如图4H所示，进行热处理工艺以至少使金属层112的一部分与衬垫110及半导体基材102反应而形成硅化物层106。在一些实施例中，用于形成硅化物层106的热处理工艺优选为快速热处理工艺(RTP)。在一些实施例中，设于突出部103的第一侧壁103a及介电层104的第二侧壁105a之上的硅化物层106是将金属层112与衬垫110反应而形成，而设于半导体基材102的上表面102a之上的硅化物层106是将金属层112与半导体基材102反应而形成。在一些实施例中，设于半导体基材102的上表面102a之上的硅化物层106的晶相与设于突出部103的第一侧壁103a及介电层104的第二侧壁105a之上的硅化物层106的晶相实质上相同。在一些实施例中，与半导体基材102交界的硅化物层106的下表面106a低于半导体基材102的与介电层104交界的第一表面102a。
在一些实施例中，设于第一侧壁103a及第二侧壁105a之上的硅化物层106沿着垂直方向Y的厚度一致，而设于第一侧壁103a及第二侧壁105a之上的金属层112沿着垂直方向Y的厚度一致。在一些实施例中，设于突出部103的第一侧壁103a及区域105的第二侧壁105a之上的硅化物层106的厚度从介电层104的正面104a朝向半导体基材102的上表面102c渐缩。在一些实施例中，硅化物层106为硅化钛、硅化钴或硅化镍。
在操作216，形成硅化物层106之后，如图4I所述，去除设于介电层104的正面104a之上的金属层112的不反应部分。在一些实施例中，设于介电层104的正面104a之上的金属层112的不反应部分是通过任何适当的操作去除，例如剥离、蚀刻、研磨等。在一些实施例中，设于正面104a之上的金属层112的不反应部分是完全被去除，而设于突出部103的第一侧壁103a及区域105的第二侧壁105a之上的硅化物层106留在原处。
本公开一方面提供一种半导体结构。该半导体结构包括一半导体基材、一介电层、及一硅化物层；在一些实施例中，该半导体基材具有多个突出部。该介电层设于该半导体基材之上，该介电层具有多个设于所述突出部之上的区域。该硅化物层设于所述突出部的一第一侧壁、所述区域的一第二侧壁、以及该半导体基材的一上表面之上，该上表面邻近该第一侧壁。在一些实施例中，该硅化物层的一下表面低于该半导体基材的一第一表面。
本公开另一方面提供一种半导体结构的制造方法。该制造方法包括提供一半导体基材，具有多个突出部；设置一介电层，具有分别位于所述突出部之上的多个区域；设置一衬垫，于所述突出部的一第一侧壁及所述区域的一第二侧壁之上；设置一金属层，于该衬垫之上、该介电层的一正面及该半导体基材的一上表面之上；进行一热处理工艺，至少使该金属层的一部分与该衬垫及该半导体基材反应以形成一硅化物层；以及进行一湿式蚀刻工艺，以去除位于该介电层的一正面之上的该金属层的一不反应部分。
本公开又一方面提供一种半导体结构的方法。该制造方法包括提供一半导体基材；设置一介电层，于该半导体基材之上；形成多个沟槽及多个通孔，所述沟槽位于该半导体基材中，所述通孔位于该介电层中，其中所述通孔分别与所述沟槽相通；设置一衬垫，在由所述沟槽显露的该半导体基材与由所述通孔显露的该介电层之上；去除设置于一上表面之上的该衬垫，该上表面通过该半导体基材的所述沟槽显露；去除设置于该介电层的一正面之上的该衬垫的一部分；设置一金属层，于该衬垫、该介电层的一正面、及该半导体基材的该上表面之上；进行一热处理工艺，使该金属层与该衬垫及该半导体基材反应以形成一硅化物层；以及进行一湿式蚀刻工艺，以去除设置于该介电层的一正面之上的该金属层的一不反应部分。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (19)

1.一种半导体结构，包括：
一半导体基材，具有多个突出部；
一介电层，设于该半导体基材之上，该介电层具有多个设于所述突出部之上的区域；以及
一硅化物层，设于所述突出部的一第一侧壁、所述区域的一第二侧壁、以及该半导体基材的一上表面之上，该上表面邻近该第一侧壁；
其中该硅化物层的一下表面低于该半导体基材的一第一表面，
其中所述突出部具有一第一下宽度及一第一上宽度，该第一上宽度小于该第一下宽度，所述区域具有一第二下宽度及一第二上宽度，该第二上宽度小于该第二下宽度。
2.如权利要求1所述的半导体结构，其中该第一侧壁及该第二侧壁的沿一垂直方向的斜率一致。
3.如权利要求1所述的半导体结构，其中所述突出部及设于所述突出部之上的所述区域是配置呈一反漏斗构型。
4.如权利要求1所述的半导体结构，其中设于该第一侧壁及该第二侧壁之上的该硅化物层的厚度与该上表面之上的该硅化物层的厚度实质上相同。
5.如权利要求1所述的半导体结构，其中设于该第一侧壁及该第二侧壁之上的该硅化物层的厚度实质上大于该上表面之上的该硅化物层的厚度。
6.如权利要求1所述的半导体结构，其中设于该第一侧壁及该第二侧壁之上的该硅化物层的厚度与该上表面之上的该硅化物层的厚度比例实质上相同或小于10：1。
7.如权利要求6所述的半导体结构，其中设于该第一侧壁及该第二侧壁之上的该硅化物层的厚度与该上表面之上的该硅化物层的厚度比例实质上相同或大于1：10。
8.如权利要求7所述的半导体结构，其中设于该第一侧壁及该第二侧壁之上的该硅化物层的厚度从该介电层的一正面朝向该上表面渐缩。
9.如权利要求1所述的半导体结构，其中设于该上表面之上的该硅化物层的晶相与设于该第一侧壁及该第二侧壁之上的该硅化物层的晶相实质上相同。
10.一种半导体结构的制造方法，包括：
提供一半导体基材，具有多个突出部；
设置一介电层，具有分别位于所述突出部之上的多个区域；
设置一衬垫，于所述突出部的一第一侧壁及所述区域的一第二侧壁之上；
设置一金属层，于该衬垫之上、该介电层的一正面及该半导体基材的一上表面之上；
进行一热处理工艺，至少使该金属层的一部分与该衬垫及该半导体基材反应以形成一硅化物层；以及
进行一湿式蚀刻工艺，以去除位于该介电层的一正面之上的该金属层的一不反应部分。
11.如权利要求10所述的制造方法，其中设置该衬垫于所述突出部的该第一侧壁及所述区域的该第二侧壁之上包括：
设置该衬垫于该介电层的远离该半导体基材的一正面、该第一侧壁、该第二侧壁、及该半导体基材的邻近于该第一侧壁的一上表面之上；以及
通过蚀刻去除位于该正面及该上表面之上的该衬垫。
12.如权利要求10所述的制造方法，其中设于该第一侧壁与该第二侧壁之上的该衬垫的沿着垂直方向的厚度一致。
13.如权利要求10所述的制造方法，其中该金属层另设于该介电层的一正面之上，且位于该正面之上的该金属层的该不反应部分在进行该热处理工艺之后被去除。
14.如权利要求13所述的制造方法，其中设于该正面之上的该金属层的厚度与设于该上表面之上的该金属层的厚度比例实质上相同或小于100：1。
15.如权利要求14所述的制造方法，其中设于该正面之上的该金属层的厚度与设于该上表面之上的该金属层的厚度比例实质上相同或大于1：1。
16.如权利要求10所述的制造方法，其中设于该第一侧壁与该第二侧壁之上的该金属层的沿着垂直方向的厚度一致。
17.如权利要求10所述的制造方法，其中设于该第一侧壁与该第二侧壁之上的该金属层的厚度由该介电层的一正面朝向该上表面渐缩，该正面远离该半导体基材。
18.如权利要求10所述的制造方法，其中该硅化物层的一下表面与该半导体基材交界，该半导体基材的一第一表面与该介电层交界，该下表面低于该第一表面。
19.一种半导体结构的制造方法，包括：
提供一半导体基材；
设置一介电层，于该半导体基材之上；
形成多个沟槽及多个通孔，所述沟槽位于该半导体基材中，所述通孔位于该介电层中，其中所述通孔分别与所述沟槽相通；
设置一衬垫，于通过所述沟槽显露的该半导体基材与通过所述通孔显露的该介电层之上；
去除设置于一上表面之上的该衬垫，该上表面通过该半导体基材的所述沟槽显露；
去除设置于该介电层的一正面之上的该衬垫的一部分；
设置一金属层，于该衬垫、该介电层的一正面、及该半导体基材的该上表面之上；
进行一热处理工艺，使该金属层与该衬垫及该半导体基材反应以形成一硅化物层；以及
进行一湿式蚀刻工艺，以去除设置于该介电层的一正面之上的该金属层的一不反应部分。
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