TWI831279B - 半導體裝置及其形成方法 - Google Patents

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林家彬
李威養
邱子華
鄭寬豪
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Abstract

提供一種半導體裝置及其形成方法。在一實施例中，例示的半導體裝置包括：通道構件的垂直堆疊物，置於基底的上方；閘極結構，包覆通道構件的垂直堆疊物的每個通道構件的周圍；以及源極/汲極部件，置於基底的上方並耦接於通道構件的垂直堆疊物。源極/汲極部件是藉由第一空氣間隙與第一閘極介電層而與閘極結構的側壁隔開，而第一空氣間隙延伸至源極/汲極部件中。

Description

半導體裝置及其形成方法
本發明實施例是關於半導體裝置及其形成方法，特別是關於降低寄生電容的半導體裝置及其形成方法。
半導體產業已歷經了快速成長。在半導體材料與設計的技術進步下，已產出數個世代的半導體裝置，每個世代均比其前一個世代具有較小且更複雜的電路。在積體電路革命的過程中，通常是隨著功能密度（舉例而言：每單位晶片面積的互連的裝置數量）的增加而縮減幾何尺寸（舉例而言：使用一製程所能形成的最小構件（或是線））。這樣的尺寸縮減的過程通常會藉由增加製造效率與降低關連的成本而獲得效益。但是，這些發展亦已經增加所加工及製造的半導體裝置的複雜度。
舉例而言，隨著積體電路（IC）技術朝向更小的技術節點發展，已經導入多閘極裝置，藉由增加閘極-通道耦合、降低關閉狀態（off-state）的電流以及降低短通道效應（short-channel effect；SCE）來改善閘極控制。通常將多閘極裝置視作具有閘極結構或其部分設置於通道區之多側上的裝置。鰭式場效電晶體（fin-like field effect transistor；FinFET）和多橋通道（multi-bridge-channel；MBC）電晶體為多閘極裝置的範例，它們已成為在高效能與低漏電的應用中常見且有潛力的候選。鰭式場效電晶體具有由閘極包覆多側的抬升通道（例如閘極包覆從基底延伸之半導體材料的「鰭狀物」的頂部和側壁）。多橋通道電晶體的閘極能部分或完全地圍繞通道區延伸，以從兩側或更多側提供對於通道區的存取。由於多橋通道電晶體的閘極結構環繞通道區，也可將其稱為環繞式閘極電晶體（surrounding gate transistor；SGT）或全繞式閘極（gate-all-around；GAA）電晶體。多橋通道電晶體的通道區可以由奈米線（nanowires）、奈米片（nanosheets）或其他奈米結構形成，且為了上述緣故，亦可以將多橋通道電晶體稱為奈米片電晶體或奈米線電晶體。
內間隔物部件已經運用於多橋通道電晶體，來將一閘極結構與一磊晶源極/汲極部件隔離。內間隔物部件的設計需要達成在具有充分蝕刻抗性與保持低介電常數之間的困難的平衡。更具體而言，為了保護上述源極/汲極部件不受用於釋出多橋通道電晶體的通道構件的一蝕刻製程的損害，上述內間隔物部件可以以一具有蝕刻抗性的介電材料形成，而上述具有蝕刻抗性的介電材料傾向於具有高介電常數。然而，高介電常數可能會導致在上述閘極結構與上述源極/汲極部件之間的高寄生電容。因此，儘管現有的內間隔物部件一般可以適用於其設定的目的，但其無法在所有方面都令人滿意。
一實施例是關於一種半導體裝置。上述半導體裝置包括：複數個通道構件的一垂直堆疊物，置於一基底的上方；一閘極結構，包覆於上述通道構件的上述垂直堆疊物的每個通道構件的周圍；以及一源極/汲極（source/drain；S/D）部件，置於上述基底的上方並耦接於上述通道構件的上述垂直堆疊物。上述源極/汲極部件是藉由一第一空氣間隙與一第一閘極介電層而與上述閘極結構的一側壁隔開，而上述第一空氣間隙延伸至上述源極/汲極部件中。
另一實施例是關於一種半導體裝置。上述半導體裝置包括：一基底；一第一奈米結構，置於上述基底的上方且藉由一第一內間隔物部件而與上述基底隔開；一第二奈米結構，置於上述第一奈米結構的上方且藉由一第二內間隔物部件而與上述第一奈米結構隔開；一閘極結構，包覆上述第一奈米結構與上述第二奈米結構的周圍；以及一源極/汲極部件，鄰近上述第一奈米結構與上述第二奈米結構。上述第二內間隔物部件的體積大於上述第一內間隔物部件的體積。
又另一實施例是關於一種半導體裝置的形成方法。上述半導體裝置的形成方法包括：接收一工件，上述工件包括：一基底；複數個半導體層的一垂直堆疊物，置於上述基底的上方；以及一虛設閘極堆疊物，置於上述垂直堆疊物的一通道區的上方。上述垂直堆疊物包括至少三個通道層，與至少三個犧牲層交錯，而上述三個通道層包括置於一第二通道層的上方的一第一通道層以及置於上述第二通道層的下方的一第三通道層。上述方法亦包括：施行一第一蝕刻製程，以移除上述垂直堆疊物的一源極/汲極區，而形成一源極/汲極溝槽，上述源極/汲極區沿著一第一方向鄰近上述通道區，且上述源極/汲極溝槽暴露出上述三個通道層的側壁及上述三個犧牲層的側壁；選擇性且局部蝕刻上述三個犧牲層，以形成複數個內間隔物凹部；在上述工件的上方沉積一介電材料層；回蝕刻上述介電材料層，以在上述內間隔物凹部形成複數個介電層，其中上述介電層局部充填上述內間隔物凹部；在上述源極/汲極溝槽形成一磊晶源極/汲極部件；移除上述虛設閘極堆疊物；選擇性地蝕刻上述三個犧牲層，以在上述通道區釋出上述三個通道層；以及形成一閘極結構，以包覆每個上述三個通道層的周圍。在施行上述蝕刻製程之後，上述第二通道層沿著上述第一方向的長度小於上述第一通道層的長度及上述第三通道層的長度。
以下揭露內容提供了許多不同的實施形態或範例，用於實現所提供之申請專利之發明的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例的說明。當然，這些僅僅是範例，並非用以限定本發明的實施例。舉例而言，以下敘述中提及第一部件形成於第二部件上或上方，可能包含第一與第二部件直接接觸的實施形態，也可能包含額外的部件形成於第一與第二部件之間，使得第一與第二部件不直接接觸的實施形態。此外，本發明實施例在各種範例中可能重複作為元件符號的元件符號的數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
再者，在此可使用空間相對用詞，例如「在……下方」、「在……下」、「低於」、「下方的」、「在……上」、「高於」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一(些)元件或部件之間的關係。這些空間相對用詞係用以涵蓋圖式所描繪的方向以外，使用中或操作中之裝置的不同方向。裝置可能被轉向(旋轉90度或其他方向)，且可與其相應地解釋在此使用之空間相對描述。
再者，如所屬技術領域中具有通常知識者所理解的，考量到在製造期間固有出現的變化，當用「約」、「大約」及相似的用詞來描述一個數字或一個數字範圍時，所述用詞涵蓋在合理範圍內的數字。舉例而言，當製造具有關於數字之特徵的部件時，基於已知的關於前述製程的製造容許度，數字或數字範圍涵蓋之合理範圍包含所述的數字，例如在所述數字+/- 10%的範圍內。舉例而言，本技術領域中具有通常知識者已知關於沉積一個厚度為「約5 nm」的材料層的製程容許度為+/- 15%，則可涵蓋4.25 nm至5.75 nm的尺寸範圍。更進一步來說，本發明實施例在各種範例中可能重複作為元件符號的參考數字及/或字母。此重複是為了簡化和清楚的目的，並非在討論的各種實施例及/或配置之間指定其關係。
如前文所敘述，亦可將多橋通道電晶體稱為環繞式閘極電晶體、全繞式閘極電晶體、奈米片電晶體或奈米線電晶體，其可以是n型或p型。根據本發明實施例的多橋通道電晶體可以具有置於複數個奈米線通道部件、複數個棒狀通道部件、複數個奈米片通道部件、複數個奈米結構通道部件、複數個橋狀通道部件及/或其他適當的通道配置。內間隔物部件已經設置在通道部件之間，以將一閘極結構與一源極/汲極部件隔離。在通道釋出製程之前，內間隔物部件蓋住犧牲層的二端。在上述通道釋出製程的期間，內間隔物部件控制此蝕刻及於上述犧牲層並避免源極/汲極部件受損。為了以上原因，期望上述內間隔物部件包括一介電材料，其具有相當大的蝕刻抗性（舉例而言：具有相對較高的介電常數），以確保上述內間隔物部件在上述通道釋出製程的期間移除上述犧牲層時保持完整。然而，這樣的介電材料可能會意料外地增加半導體裝置在上述內間隔物部件附近的寄生電容值（舉例而言：在上述源極/汲極部件與一金屬閘極之間的寄生電容值），因此而降低此半導體裝置的效能。
本發明實施例是關於降低寄生電容的半導體裝置及其形成方法，而不影響設計需求的其他態樣。在一實施例中，一種例示的半導體裝置包括：複數個通道構件的一垂直堆疊物，置於一基底的上方；一閘極結構，包覆於上述通道構件的上述垂直堆疊物的每個通道構件的周圍；以及一磊晶源極/汲極（source/drain；S/D）部件，置於上述基底的上方並耦接於上述通道構件的上述垂直堆疊物。上述磊晶源極/汲極部件是藉由一空氣間隙與一介電層而與上述閘極結構的一側壁隔開，而上述空氣間隙延伸至上述源極/汲極部件中。以下的揭露內容將繼續以一或多個全繞式閘極場效電晶體作為例示的多橋通道電晶體，來敘述本發明實施例的各種實施形態。要瞭解的是，其應用不應受限於裝置的一特定類型，且可以應用於其他的多閘極電晶體。
參考所附圖式，針對本發明實施例的各種態樣作更詳細的說明。在這方面，第1圖是一流程圖，顯示根據本發明實施例的實施形態的半導體裝置的形成方法100。在後文，與第2至12圖一起說明方法100，第2至12圖是根據方法100的實施形態在不同的製造階段的一工件200的部分剖面示意圖。方法100僅為一範例且無將本發明實施例限制在本文明確說明的內容的意思。可以在方法100之前、過程中或之後提供額外的步驟，而作為方法100的其他實施形態，可以將一些所敘述的方法予以取代、刪減或移動順序。在本文為了簡化，不會對所有步驟作詳細敘述。由於在製程的最後會將工件200製造成一半導體裝置，因此在上下文需要時會將工件200稱為半導體裝置。為了避免疑慮，在第2至12圖的X、Y、Z方向為彼此正交且在整個第2至12圖均為一致。綜觀本發明實施例，除非另有除外的說明，類似的元件符號用來代表類似的元件。
請參考第1與2圖，方法100包括一區塊102，其中接收一工件200。工件200包括一基底202。在一實施例中，基底202為一塊材（bulk）矽基底（舉例而言：包含塊材單晶矽）。基底202在各種實施例中可包含其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或上述之組合。在一些替代性的實施例中，基底202可以是一絕緣層上覆半導體（semiconductor-on-insulator）基底，例如一絕緣層上覆矽（silicon-on-insulator；SOI）基底、一絕緣層上覆矽鍺（silicon germanium-on-insulator；SGOI）基底或一絕緣層上覆鍺（germanium-on-insulator；GOI）基底，基底202並包括一載體、在上述載體上的一絕緣體以及在上述絕緣體的一半導體層204。基底202可以包括各種摻雜區，上述摻雜區是根據工件200（半導體裝置）的設計需求而配置。上述摻雜區可以摻雜有例如磷或砷等的n型摻雜物及/或硼或BF2等的p型摻雜物。p型摻雜區可以包括p型摻雜物，例如硼（B）、二氟化硼（BF 2）、其他p型摻雜物或上述之組合。n型摻雜區可以包括n型摻雜物，例如磷（P）、砷（As）、其他n型摻雜物或上述之組合。
工件200包括一鰭狀結構205，鰭狀結構205置於基底202的上方。鰭狀結構205沿著X方向縱向延伸，並分成通道區205與源極/汲極區205S/D，而通道區205C沿著X方向置於通道區205C與二個源極/汲極區205S/D之間。可以使用微影與蝕刻步驟的組合，從基底202的一部分及交錯的複數個半導體層（犧牲層206與通道層208）的一垂直堆疊物207來形成鰭狀結構205。一例示的微影製程包含塗佈一光阻層、上述光阻層的軟烤、遮罩對準、曝光、曝光後烘烤、將上述光阻層顯影、清洗以及烘乾（舉例而言：硬烤）。在一些實例中，可使用雙重圖形化（double-patterning）或多重圖形化（multi-patterning）製程來對鰭狀結構205進行圖形化，以形成具有節距小於使用單一、直接的光學微影製程可另外獲得的節距的圖案。上述蝕刻製程可包含乾式蝕刻、濕式蝕刻及/或其他合適的製程。
在一實施例中，垂直堆疊物207包括與複數個犧牲層206穿插配置的數個通道層208。每個通道層208包括一半導體材料，例如矽、鍺、碳化矽、矽鍺（silicon germanium）、GeSn、SiGeSn、SiGeCSn、其他適當的半導體材料或上述之組合，而每個犧牲層206具有的組成與通道層208的組成不同。可以使用分子束磊晶（molecular beam epitaxy；MBE）、氣相磊晶（vapor phase epitaxy；VPE）、超高真空化學氣相沉積（ultra-high-vacuum chemical vapor deposition；UHV-CVD）及/或其他合適的磊晶成長製程，將通道層208與犧牲層206磊晶沉積在基底202上。在一實施例中，通道層208包括矽（Si），而犧牲層206包括矽鍺（SiGe）。要注意的是，如第2圖所示，三層犧牲層206與三層通道層208（舉例而言：最頂通道層208a、中間通道層208b與最底通道層208c）是垂直交互排列，其僅用於說明的目的，而無將本發明實施例限制在本文所詳細敘述的事項之意圖。
儘管未明確顯示於第2圖，一隔離部件亦形成在鰭狀結構205的周圍，以將鰭狀結構205與鄰近的鰭狀結構隔離。在一些實施例中，上述隔離部件是沉積在定義鰭狀結構205的溝槽中。這樣的溝槽可延伸穿過通道層208與犧牲層206並止於基底202中。亦可將上述隔離部件稱為淺溝槽隔離（shallow trench isolation；STI）部件。在一例示製程中，使用化學氣相沉積（chemical vapor deposition；CVD）、次大氣壓化學氣相沉積（subatmospheric chemical vapor deposition；SACVD）、流動式化學氣相沉積（flowable chemical vapor deposition；FCVD）、物理氣相沉積（physical vapor deposition；PVD）、旋轉塗布法及/或其他合適的製程，在工件200的上方沉積用於上述隔離部件的一介電材料。然後將沉積的上述介電材料平坦化並凹陷，直到鰭狀結構205高於上述隔離部件。用於上述隔離部件的上述介電材料可包含氧化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、一低介電常數（low-k）的介電質、上述之組合及/或其他合適的材料。
仍請參考第2圖，工件200亦包括複數個虛設閘極堆疊物210，虛設閘極堆疊物210是置於鰭狀結構205的通道區205C的上方。源極/汲極區205S/D並未被虛設閘極堆疊物210垂直重疊。在第2圖顯示二個虛設閘極堆疊物210，但是工件200可以包括更多的虛設閘極堆疊物210。在本實施例中，適用一閘極替換製程（或是，閘極後製製程（gate-last process）），其中虛設閘極堆疊物210作為用於功能性閘極結構（舉例而言：示於第10圖的閘極結構242）的佔位件（placeholder）。亦可適用其他製程及配置。虛設閘極堆疊物210包括一虛設介電層211、在虛設介電層211的上方的一虛設閘極層212以及在虛設閘極層212的上方的一閘極頂硬遮罩層213。虛設介電層211可包括氧化矽。虛設閘極層212可包括多晶矽。閘極頂硬遮罩層213可以包括氧化矽層、氮化矽層、上述之組合或其他適當的材料。可利用適當的沉積製程、光學微影製程及蝕刻製程，以形成虛設閘極堆疊物210。
仍請參考第2圖，在形成虛設閘極堆疊物210之後，沿著虛設閘極堆疊物210的側壁形成複數個閘極間隔物層216。在一些實施例中，閘極間隔物層216的形成包括在工件200的上方以共形（conformal）沉積來沉積一或多個介電層，以及從工件200的頂部面對的表面（top-facing surfaces）回蝕刻出閘極間隔物層216。在一例示的製程中，是使用化學氣相沉積、次大氣壓化學氣相沉積、流動式化學氣相沉積或原子層沉積（atomic layer deposition；ALD）來沉積上述一或多個介電層，並藉由一非等向性蝕刻製程將其回蝕刻，以形成閘極間隔物層216。閘極間隔物層216可以包括氧化矽、氮化矽、碳化矽、氮氧化矽（silicon oxynitride）、氮碳化矽（silicon carbonitride）、碳氧化矽（silicon oxycarbide）、氮碳氧化矽（silicon oxycarbonitride）、其他適當的材料及/或上述之組合。
請參考第1與3圖，方法100包括一區塊104，其中施行一蝕刻製程，以在鰭狀結構205的源極/汲極區205S/D形成一源極/汲極開口220。在描繪於第3圖的實施例中，針對未被閘極頂硬遮罩層213與閘極間隔物層216遮罩之鰭狀結構205的源極/汲極區205S/D，將其凹陷以形成複數個源極/汲極開口220。在本實施例中，蝕刻製程218不僅僅蝕刻源極/汲極區205S/D中的通道層208與犧牲層206，亦將通道層208與犧牲層206在通道區205C中的部分蝕除。暴露於源極/汲極開口220中的犧牲層206與通道層208的側壁，可以合稱為一側壁220S。在描繪於第3圖的實施例中，側壁220S是向內彎曲，而中間通道層208b在通道區205C中沿著X方向的一長度Lb，小於最頂通道層208a的長度La以及最底通道層208c的長度Lc。在一實施例中，最底通道層208c的長度Lc大於最頂通道層208a的長度La。亦即，中間通道層208b被蝕刻製程218移除的部份的體積，大於最頂通道層208a被蝕刻製程218移除的部份的體積以及最底通道層208c被蝕刻製程218移除的部份的體積。
蝕刻製程218可以是一乾式蝕刻製程或是其他適當的蝕刻製程。上述乾式蝕刻製程可以使用一含氧氣體、氫、一含氟氣體（舉例而言：CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6）、一含氯氣體（舉例而言：Cl 2、CHCl 3、CCl 4及/或BCl 3）、一含溴氣體（舉例而言：HBr及/或CHBr 3）、一含碘氣體、其他適當的氣體及/或電漿及/或上述之組合。在一實施例中，HBr與He的組合可以為蝕刻製程218所運用，以形成源極/汲極開口220。可以調整與蝕刻製程218關連的各種參數，以達成側壁220S的輪廓（舉例而言：彎曲表面），上述參數例如為蝕刻溫度、蝕刻時間、蝕刻壓力、來源功率（source power）、射頻偏壓、射頻偏壓功率（RF bias power）、蝕刻劑流速、其他適當的蝕刻參數或上述之組合。例如可以控制射頻偏壓功率，而使HBr與He的組合與中間通道層208b及其上、下的犧牲層206反應，卻不實質上與最頂通道層208a或最底通道層208c反應。
請參考第1與4圖，方法100包括一區塊106，其中形成複數個內間隔物凹部222a、222b、222c。在區塊106，將暴露於源極/汲極開口220中的犧牲層206選擇性及局部凹陷，以形成複數個內間隔物凹部（例如內間隔物凹部222a、222b、222c）。在通道層208基本上由矽（Si）組成且犧牲層206基本上由矽鍺（SiGe）組成的一實施例中，犧牲層206的選擇性及局部凹陷可以是一選擇性的等向性蝕刻製程（舉例而言：一選擇性乾式蝕刻製程或一選擇性濕式蝕刻製程），而犧牲層206受到凹陷的範圍則藉由蝕刻製程的時程來控制。上述選擇性乾式蝕刻製程可以包括使用一或多種的氟基（fluorine-based）蝕刻劑，例如氟氣（fluorine gas）或氫氟碳化合物（hydrofluorocarbons）。上述選擇性溼式蝕刻製程可以包括使用氟化氫（HF）或NH 4OH蝕刻劑。在一些實施例中，在區塊106可以適度地蝕刻通道層208，且內間隔物凹部222a、222b、222c可以部分地沿著Z方向而延伸至通道層208中。由於側壁220S的輪廓，每個內間隔物凹部222a、222b、222c可以具有不同的沿著X方向的深度。例如，內間隔物凹部222b的深度大於內間隔物凹部222a的深度及內間隔物凹部222c的深度。換言之，置於中間通道層208b與最底通道層208c之間的犧牲層206的長度（沿著X方向）可以小於其他二個犧牲層206的長度。
請參考第1與5圖，方法100包括一區塊108，其中將一間隔物材料層224沉積在工件200的上方。間隔物材料層224可以使用原子層沉積、化學氣相沉積或其他適當的製程來沉積，且可以包括矽原子（Si）、碳原子（C）、氧原子（O）及/或氮原子（N）。在一些實施例中，間隔物材料層224可以包括氮化矽、碳氧化矽、氮碳氧化矽（silicon oxycarbonitride）、氮碳化矽、金屬氮化物或一適當的介電材料。將間隔物材料層224沉積至約2 nm與約10 nm之間的一厚度T1。選擇間隔物材料層224的厚度T1，而使其夠厚以避免在通道釋出製程的期間損及即將形成的源極/汲極部件，且同時使其夠薄以有助於形成令人滿意的空氣間隙（舉例而言：空孔（voids）或縫隙（seams）），以大幅減少工件200的寄生電容。由於內間隔物凹部222a、222b、222c的深寬比（aspect ratios），在沉積間隔物材料層224的期間形成空孔（舉例而言：縫隙或空氣間隙）226a、226b、226c。內間隔物凹部可以稱作是內間隔物凹部在X方向的尺寸對比於此內間隔物凹部在Z方向的尺寸的比值。空孔226a、226b、226c是藉由間隔物材料層224所密封。在描繪於第5圖的實施例中，由於內間隔物凹部222a、222b、222c（內間隔物凹部222a至222c）之間的尺寸關係，內間隔物凹部222b的深寬比大於內間隔物凹部222a的深寬比以及內間隔物凹部222c的深寬比，並因此空孔226b的體積大於空孔226a的體積以及空孔226c的體積。例如，空孔226a沿著Z方向可以跨越一高度H1且沿著X方向可以跨越一寬度W1，而空孔226b沿著Z方向可以跨越一高度H2且沿著X方向可以跨越一寬度W2，其中高度H2大於高度H1、寬度W2大於寬度W1。在一實施例中，空孔226c的尺寸可以類似於空孔226b的尺寸。在另一實施例中，空孔226c的尺寸可以類似於空孔226a的尺寸。
請參考第1與6圖，方法100包括一區塊110，其中將間隔物材料層224回蝕刻，以形成複數個介電層（例如介電層224a、224b與224c），其分別局部填充上述內間隔物凹部（例如示於第4圖的內間隔物凹部222a、222b、222c）。在區塊110，上述回蝕刻製程移除通道層208上、基底202上以及閘極間隔物層216上的間隔物材料層224，而分別在內間隔物凹部222a、222b、222c形成介電層224a、224b與224c（224a至224c）。在本實施例中，間隔物材料層224將空孔226a、226b、226c密封的部分亦被上述回蝕刻製程所移除，分別得到溝槽227a、227b與227c。藉由介電層224a將溝槽227a與最頂通道層208a、中間通道層208b及犧牲層206隔開，藉由介電層224b將溝槽227b與中間通道層208b、最底通道層208c及犧牲層206隔開，以及藉由介電層224c將溝槽227c與最底通道層208c、基底202及犧牲層206隔開。溝槽227a沿著Z方向跨越一高度H3，溝槽227b沿著Z方向跨越一高度H4，而溝槽227c沿著Z方向跨越一高度H5。在描繪於第6圖的實施例中，高度H4大於高度H3及高度H5。在一實施例中，每個高度H3、高度H4與高度H5可以是小於約5nm。
在一些實施例中，在區塊110的上述回蝕刻製程可以包括一乾式蝕刻製程，其包括使用一含氧氣體、氫、氮、一含氟氣體（舉例而言：CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6）、一含氯氣體（舉例而言：Cl 2、CHCl 3、CCl 4及/或BCl 3）、一含溴氣體（舉例而言：HBr及/或CHBr 3）、一含碘氣體（舉例而言：CF 3I）、其他適當的氣體及/或電漿及/或上述之組合。要注意的是，上述回蝕刻製程亦稍微蝕刻最頂通道層208a、中間通道層208b與最底通道層208c。在區塊110的上述回蝕刻製程之後，最頂通道層208a具有沿著X方向的一長度La’，中間通道層208b具有沿著X方向的一長度Lb’，而最底通道層208c具有沿著X方向的一長度Lc’。 長度Lc’大於長度La’，而長度La’大於長度Lb’。亦即，Lc’＞La’＞Lb’。因此，閘極間隔物層216將每個最頂通道層208a、中間通道層208b與最底通道層208c懸於其上。還要注意的是，在區塊110施行的上述回蝕刻製程亦可能在被源極/汲極開口220暴露的介電層224a、224b與224c的表面上造成缺陷（舉例而言：懸鍵（dangling bonds））。
請參考第1與7圖，方法100包括一區塊112，其中在源極/汲極開口220形成一源極/汲極部件228。在一些實施例中，可以使用一磊晶製程例如一氣相磊晶製程、一超高真空化學氣相沉積製程、一分子束磊晶製程及/或其他適當的製程來形成源極/汲極部件228。上述磊晶成長製程可以使用氣相及/或液相前驅物，其與基底202的成分以及通道層208交互反應，而未與介電層224a、224b與224c或被介電層224a、224b與224c圍繞的溝槽227a、227b與227c交互反應。由於用於上述磊晶成長製程的上述前驅物未與介電層224a、224b與224c或溝槽227a、227b與227c交互反應，故在工件200形成空孔（舉例而言：空氣間隙或縫隙）230a、230b與230c。更具體而言，介電層224a暴露於源極/汲極開口220的表面包括懸鍵，而上述磊晶成長製程的上述前驅物可能會附著於這些懸鍵。前驅物可能會附著於在介電層224a的上部（舉例而言：介電層224a高於溝槽227a的部分）的側壁表面上的第一懸鍵以及在介電層224a的下部（舉例而言：介電層224a低於溝槽227a的部分）的側壁表面上的第二懸鍵。由於高度H3的尺寸，在源極/汲極部件228的上述磊晶成長製程的期間，關聯於上述第一懸鍵而形成的一磊晶成長區可能會與關聯於上述第二懸鍵而形成的一磊晶成長區合併，而將溝槽227a密封並形成空孔230a。空孔230a是置於最頂通道層208a與中間通道層208b之間，且未延伸至源極/汲極部件228中。可以以類似於空孔230a的方式來形成空孔230c。
由於溝槽227b的高度H4的尺寸，空孔230b所具有的體積大於空孔230a的體積，並形成在中間通道層208b與最底通道層208c之間。關聯於中間通道層208b而形成的一磊晶成長區、關聯於最底通道層208c而形成的一磊晶成長區以及關聯於基底202而形成的一磊晶成長區合併，而形成空孔230b。基於在區塊116的操作的結果，空孔230b延伸至源極/汲極部件228中。亦即，源極/汲極部件228的側壁包括一彎曲表面，而源極/汲極部件228的彎曲表面的一部分228c向內彎曲。換句話說，上述彎曲表面的部分228c向源極/汲極部件228彎曲並遠離通道區205C。由於最頂通道層208a、中間通道層208b與最底通道層208c的長度關係，源極/汲極部件228的彎曲表面的其他部分可能會稍微向外彎曲。
可以將介電層224a與空孔230a合稱為一內間隔物部件232a（繪示於第8圖），可以將介電層224b與空孔230b合稱為一內間隔物部件232b（繪示於第8圖），以及可以將介電層224c與空孔230c合稱為一內間隔物部件232c（繪示於第8圖）。由於空氣的介電常數小於間隔物材料層224的介電常數，具有間隔物材料層224與一空氣間隙（舉例而言：作為空氣間隙的空孔230b）的組合的一內間隔物部件相關的寄生電容值，小於僅僅由間隔物材料層224形成的一內間隔物部件相關的寄生電容值。亦即，由於空孔230a、230b與230c的形成，在即將形成的閘極結構242（示於第10圖）與源極/汲極部件228之間的寄生電容值可以有利地減少。此外，在閘極結構242（示於第10圖）與源極/汲極部件228之間的寄生電容值亦是上述內間隔物部件的厚度（沿著X方向）的函數。形成延伸至源極/汲極部件228中的空孔230b會增加內間隔物部件232b的厚度，且進一步減少工件200的寄生電容值。
依存於即將形成的多橋通道電晶體的導電類型，源極/汲極部件228可以是n型源極/汲極部件或p型源極/汲極部件。例示的n型源極/汲極部件可以包括矽、摻磷的矽、摻砷的矽、摻銻的矽或其他適當的材料，且可以在上述磊晶成長的期間藉由引入例如磷、砷或銻等的一n型摻雜物而被原位（in-situ）摻雜，或是使用一接面佈植製程（junction implant process）作非原位（ex-situ）摻雜。例示的p型源極/汲極部件可包括鍺、摻鎵的矽鍺、摻硼的矽鍺或其他適當的材料，並可藉由在磊晶製程的期間引入例如硼或鎵等的一p型摻雜物作原位摻雜，或是使用一接面佈植製程作非原位摻雜。
請參考第1與8圖，方法100包括一區塊114，其中在工件200的上方沉積一接觸蝕刻停止層（contact etch stop layer；CESL）234與一層間介電（interlayer dielectric；ILD）層236。接觸蝕刻停止層234可以包含氮化矽、氮氧化矽及/或其他本技術領域中已知的材料，並可藉由原子層沉積、電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）製程及/或其他合適的沉積製程或氧化製程來形成。如第8圖所示，接觸蝕刻停止層234可以沉積在源極/汲極部件228的頂表面上以及閘極間隔物層216的側壁上。在接觸蝕刻停止層234的沉積之後，藉由一電漿輔助化學氣相沉積製程或其他適當的沉積技術，在工件200的上方沉積層間介電層236。層間介電層236可包含的材料例如為正矽酸四乙酯（tetraethylorthosilicate；TEOS）氧化物、未經摻雜的矽酸鹽玻璃或經摻雜的氧化矽，像是硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、熔融矽石玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、摻硼的矽玻璃（boron doped silicon glass；BSG）及/或其他合適的介電材料。在一些實施例中，在形成層間介電層236之後，可對工件200進行退火以提高層間介電層236的完整性。第8圖繪示在沉積接觸蝕刻停止層234與層間介電層236之後移除（舉例而言：藉由一平坦化製程例如一化學機械研磨（chemical mechanical polishing，CMP））閘極頂硬遮罩層213及閘極頂硬遮罩層213的上方的多餘的材料的一實施例。在描繪於第8圖的實施例中，空孔230b的一部分是置於閘極間隔物層216及虛設閘極堆疊物210的正下方，而空孔230b的其餘部分是置於接觸蝕刻停止層234及層間介電層236的正下方。
請參考第1與9圖，方法100包括一區塊116，其中將虛設閘極堆疊物210以及犧牲層206移除。在暴露出虛設閘極電極層212之下，進行區塊116以移除虛設閘極堆疊物210。虛設閘極堆疊物210的移除可包含對虛設閘極堆疊物210中之材料具有選擇性的一或多個蝕刻製程。舉例而言，虛設閘極堆疊物210之移除可使用一選擇性濕式蝕刻、一選擇性乾性蝕刻或上述之組合來施行。移除虛設閘極堆疊物210的結果，得到在通道區250C的上方的一閘極溝槽238。如後文的敘述，可以在後續在閘極溝槽238形成一閘極結構。在通道區205C的通道層208與犧牲層206的側壁，暴露於閘極溝槽238。
在移除虛設閘極堆疊物210之後，選擇性地移除犧牲層206，將通道層208釋出以作為通道區205C中的通道構件。犧牲層206的選擇性移除可以稱為一通道釋出製程，且可以藉由一選擇性乾式蝕刻、一選擇性溼式蝕刻或其他選擇性蝕刻製程來實行。在一些實施例中，上述選擇性溼式蝕刻包含一APM（舉例而言：氫氧化銨-過氧化氫-水的混合物）蝕刻。如第9圖所示，儘管在區塊116移除犧牲層206為選擇性，其仍可能適度蝕刻通道層208（通道構件）、減少通道層208（通道構件）沿著Z方向的厚度。因此，本發明實施例之每個通道層208（通道構件）的厚度（沿著Z方向），在其沿著X方向的整個長度可能為不均勻。這個犧牲層206的選擇性蝕刻在通道區205C形成複數個構件間開口240。從Y方向觀看時，每個構件間開口240具有類似跑道的形狀。在一些實施例中，犧牲層206的上述選擇性蝕刻亦可輕微地蝕刻鄰近構件間開口240的介電層224a、224b與224c，而未暴露出空孔230a、230b與230c。構件間開口240沿著X方向跨越一寬度W3且沿著Z方向跨越一高度T2。空孔230b沿著X方向跨越一寬度W4。在一實施例中，寬度W4對比於寬度W3的比值（舉例而言：W4/W3）可以在約0.2與約1.5之間，以大幅減少即將形成的閘極結構242與源極/汲極部件228之間的寄生電容值，此時確保構件間開口240夠大而足以形成令人滿意的閘極結構242。
請參考第1與10圖，方法100包括一區塊118，其中在工件200的上方形成一閘極結構242。如第10圖所示，閘極結構242是形成在閘極溝槽238（示於第9圖）內，並沉積在構件間開口240中，其中構件間開口240是藉由犧牲層206的移除而遺留在通道區205C。在此一事項，在Y-Z平面上，閘極結構242包覆在每個通道層208（通道構件）的周圍。在一些實施例中，儘管未明確繪示，閘極結構242包括一閘極介電層與一閘極電極，上述閘極電極置於上述閘極介電層的上方。
在一些實施例中，上述閘極介電層可以包括一界面層與一高介電常數介電層。高介電常數介電質如在本文使用與說明，其包括的介電材料具有高介電常數，例如大於熱氧化矽（thermal silicon oxide）的介電常數（其約3.9）。上述界面層可以包括一介電材料，例如氧化矽、矽酸鉿或氮氧化矽。可以使用化學性氧化（chemical oxidation）、加熱氧化（thermal oxidation）、原子層沉積、化學氣相沉積及/或其他適當的方法來沉積上述界面層。上述高介電常數介電層可以包括氧化鉿（HfO 2）、氧化鈦（TiO 2）、氧化鉿鋯（HfZrO）、氧化鉭（Ta 2O 3）、氧化鉿矽（hafnium silicon oxide；HfSiO 4）、氧化鋯（ZrO 2）、氧化鋯矽（zirconium silicon oxide；ZrSiO 2）、氧化鑭（La 2O 3）、氧化鋁（Al 2O 3）、氧化釔（Y 2O 3）、SrTiO 3（STO）、BaTiO 3（BTO）、BaZrO、氧化鉿鑭（HfLaO）、氧化鑭矽（LaSiO）、氧化鋁矽（AlSiO）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、(Ba,Sr)TiO 3（BST）、氮化矽（SiN）、氮氧化矽（SiON）、上述之組合或其他合適的材料。可以藉由原子層沉積、物理氣相沉積（physical vapor deposition；PVD）、化學氣相沉積、氧化及/或其他適當的方法來形成上述高介電常數介電層。
閘極結構242的上述閘極電極可以包括一單層或替代性地為一多層結構，例如具有選定的功函數以增強裝置效能之一金屬層（功函數金屬層）、一襯層（liner layer）、一潤濕層、一黏著層、一金屬合金或金屬矽化物的各種組合。舉例來說，上述閘極電極可以包括氮化鈦（TiN）、鈦鋁（titanium aluminum；TiAl）、氮化鈦鋁（TiAlN）、氮化鉭（TaN）、鉭鋁（tantalum aluminum；TaAl）、氮化鉭鋁（TaAlN）、碳化鉭鋁（TaAlC）、氮碳化鉭（tantalum carbonitride；TaCN）、鋁（Al）、鎢（W）、鎳（Ni）、鈦（Ti）、釕（Ru）、鈷（Co）、鉑（Pt）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、銅（Cu）、其他耐火金屬或其他合適的金屬材料，或者上述之組合。在各種實施例中，可以藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他適當的製程，來形成上述閘極電極。另外，可以分開形成上述閘極電極而用於n型電晶體或p型電晶體，其可以使用不同的金屬層（舉例而言：用於提供不同的n型與p型功函數金屬層）。在各種實施例中，可以施行一平坦化製程例如一化學機械研磨製程，以對於上述閘極介電層與上述閘極電極二者移除多餘的材料，藉此提供閘極結構242的一實質上平坦的頂表面。
可以將閘極結構242形成在閘極溝槽238的部分，稱為一外側的閘極結構242；而可以將閘極結構242形成在構件間開口240的部分，稱為一內側的閘極結構242。外側的閘極結構242可以懸在內側的閘極結構242的上方。由於內側的閘極結構242填充構件間開口240，內側的閘極結構242追隨構件間開口240的形狀而具有一寬度W3與一厚度T2。在一些實施例中，由於內間隔物部件232a、232b、232c的介電層224a、224b與224c暴露於構件間開口240（示於第9圖），內側的閘極結構242是與介電層224a、224b與224c接觸並藉由介電層224a、224b與224c而與空孔230a、230b與230c隔開。
請參考第1與11圖，方法100包括一區塊120，其中在源極/汲極部件228的上方形成矽化物層244與一源極/汲極接觸件246。如第11圖所示，可以在工件200的上方形成一層間介電（interlayer dielectric；ILD）層248。層間介電層248的形成與組成可以以類似於層間介電層236的形成與組成的方式。可以將層間介電層248、層間介電層236與接觸蝕刻停止層234圖形化，以形成暴露出源極/汲極部件228的一源極/汲極接觸開口。隨後使用例如化學氣相沉積、原子層沉積、物理氣相沉積、鍍製法（plating）及/或其他適當的製程等的任何適當方法而在上述源極/汲極接觸開口沉積一導體材料。在一些實施例中，在源極/汲極部件228與源極/汲極接觸件246之間形成矽化物層244。矽化物層244的底表面可以具有曲度。矽化物層244可以包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鉑、矽化鉺、矽化鈀、其他適當的矽化物或上述之組合。矽化物層244可以是藉由一系列的沉積、加熱與蝕刻製程，而形成在源極/汲極部件228的上方。源極/汲極接觸件246可以包括任何適當的導體材料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd及/或其他適當的導體材料。
矽化物層244與空孔230b之間的距離可以記為D1。在一實施例中，距離D1對比於高度T2（舉例而言：D1/T2，T2示於第9圖）的比值可以是約0.5與約3之間。在一些實施例中，距離D1可以是約5 nm與約15 nm之間。在描繪於第11圖的實施例中，空孔230b包括一第一部分與一第二部分，上述第一部分置於源極/汲極接觸件246的正下方，上述第二部分置於外側的閘極結構242的正下方。在描繪於第11圖的實施例中，整個空孔230a是直接置於最頂通道層208a（通道構件）與中間通道層208b（通道構件）之間，而未延伸至源極/汲極部件228中，藉此減少形成一不良品的矽化物層244的風險並因此減少使工件200的寄生電容值增加的風險。
仍請參考第1與11圖，方法100包括一區塊120，其中可以施行其他製程，而完成工件200（半導體裝置）的製造。這樣的其他製程可以包括在其上方形成一多層互連（multi-layer interconnect；MLI）結構（未繪示）及/或在其下方形成一電源導軌（power rail）。上述多層互連結構可以包括例如複數個導孔與複數個導線等的各種互連部件，其設於例如複數個蝕刻停止層與複數個層間絕緣層等的複數個介電層中。在一些實施例中，上述導孔為垂直互連部件，其配置來與例如一閘極接觸件（未繪示）等的一裝置級接觸件（device-level contact）、一導線互連，或是與作為水平互連部件的不同導線互連。上述多層互連結構的上述蝕刻停止層及上述層間介電層可以與前文針對接觸蝕刻停止層234及層間介電層所作說明，分別具有實質相同的組成。上述導孔與上述導線可以各自包括任何適當的導體材料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、金屬矽化物、其他適當的導體材料或上述之組合，並可以藉由一系列的圖形化與沉積製程而形成。此外每個上述導孔與上述導線可以附加式地包括一阻障層，其包括TiN及/或TaN。
在前文敘述的實施例中，工件200具有實質上對稱的內間隔物部件。例如，如第11圖所示，形成在內間隔物部件232b的左側之內間隔物部件232b的空孔230b，是與形成在內間隔物部件232b的右側之空孔230b實質上相同。在一些其他的實作中，在一全繞式閘極電經體，形成在一內側的閘極結構的相反側的複數個內間隔物部件，可以不是對稱。第12圖繪示工件200包括非對稱的複數個內間隔物部件的實施例。例如，如第12圖所示，其為一局部剖面圖，工件200包括空孔230b與一空孔230b’，其中空孔230b置於內間隔物部件232b的左側，而空孔230b’置於內間隔物部件232b的右側，且空孔230b的體積大於空孔230b’的體積。在描繪於第12圖的實施例中，工件200亦包括空孔230c與一空孔230c’，其中空孔230c置於內間隔物部件232b的右側，而空孔230c’置於內間隔物部件232b的左側，且空孔230c’的體積大於空孔230c的體積以及空孔230a的體積。在本實施例中，空孔230b的體積大於空孔230c’的體積，而空孔230b與空孔230c’均延伸至源極/汲極部件228中。刻意控制空孔230a的形成，而使其未延伸至源極/汲極部件228中，藉此減少形成一不良品的矽化物層244的風險。空孔230b與空孔230c’是形成在內側的閘極結構242b、242c的相同側。在一些其他的實作中，空孔230b與空孔230c’可以形成在內側的閘極結構242b、242c的相反側。
要注意的是，在前文參考第1至12圖所說明的實施例中，如第2圖所示，三層犧牲層206與三層通道層208（最頂通道層208a、中間通道層208b、最底通道層208c）是交錯且垂直排列，其僅為了說明的目的，而無將本發明實施例限制在本文所詳細敘述的事項之意圖。要瞭解的是，可以在垂直堆疊物207形成任何數量的犧牲層206與通道層208。層的數量依存於對工件200（半導體裝置）所需要的通道構件（通道層208）的數量。在一些實施例中，通道層208的數量是在2與10之間。內間隔物部件的數量僅為了說明的目的，而無將本發明實施例限制在本文所詳細敘述的事項之意圖。在一些實施例中，示於第2圖的工件200可以包括四個通道層208（舉例而言：一最頂通道層；一第二通道層，在上述最頂通道層的下方；一第三通道層，在上述第二通道層的下方；以及一最底通道層），與四個犧牲層206穿插配置，而可以藉由調整蝕刻製程218，將上述第二通道層與上述第三通道層蝕刻為相較於上述最頂通道層與上述最底通道層具有較短的長度。因此，直接設於上述第二通道層與上述第三通道層之間的內間隔物部件以及直接設於上述第三通道層與上述最底通道層之間的內間隔物部件，相較於其他內間隔物部件的空氣間隙是具有較大的體積，並且可以延伸至源極/汲極部件中。
本發明實施例的實施形態對於半導體裝置及其製造提供許多有利功效，不過要瞭解的是，其他實施例可以提供不同優點，而並非所有的優點都需要在本文討論，且沒有任何一個特定優點是所有實施例都需要的。在本發明實施例的一些實施形態中，內間隔物包括空氣間隙，以減少有效介電常數。另外，空氣間隙中的一些可以延伸至源極/汲極部件中，其提供減少多閘極電晶體的一閘極至汲極的電容值（gate-to-drain capacitance）及閘極至源極的電容值（gate-to-source capacitance）的有利功效。因此，可以進一步改善半導體裝置的效能（舉例而言：速度）。
本發明實施例提供許多不同的實施形態。在本文揭露半導體結構及其製造方法。在一例示的態樣，本發明實施例是關於一種半導體裝置。上述半導體裝置包括：複數個通道構件的一垂直堆疊物，置於一基底的上方；一閘極結構，包覆於上述通道構件的上述垂直堆疊物的每個通道構件的周圍；以及一源極/汲極（source/drain；S/D）部件，置於上述基底的上方並耦接於上述通道構件的上述垂直堆疊物。上述源極/汲極部件是藉由一第一空氣間隙與一第一介電層而與上述閘極結構的一側壁隔開，而上述第一空氣間隙延伸至上述源極/汲極部件中。
在一些實施例中，上述通道構件的上述垂直堆疊物可以包括一第一通道構件與一第二通道構件，上述第一通道構件置於上述第二通道構件的正上方且藉由上述第一介電層與上述第一空氣間隙的一部分而與上述第二通道構件隔開。
在一些實施例中，上述第二通道構件可以藉由一第二介電層與一第二空氣間隙而與上述基底隔開，其中上述第一空氣間隙的體積可以與上述第二空氣間隙的體積不同。
在一些實施例中，上述第一空氣間隙的體積可以大於上述第二空氣間隙的體積。
在一些實施例中，上述第二通道構件的長度可以大於上述第一通道構件的長度。
在一些實施例中，上述通道構件的上述垂直堆疊物可以亦包括一最頂通道構件，其置於上述第一通道構件的正上方且藉由一第三介電層與上述第三空氣間隙的一部分而與上述第一通道構件隔開。
在一些實施例中，上述第二通道構件的長度可以大於上述最頂通道構件的長度，而上述最頂通道構件的長度可以大於上述第一通道構件的長度。
在一些實施例中，上述第一空氣間隙的體積可以大於上述第三空氣間隙的體積。
在另一例示的態樣，本發明實施例是關於一種半導體裝置。上述半導體裝置包括：一基底；一第一奈米結構，置於上述基底的上方且藉由一第一內間隔物部件而與上述基底隔開；一第二奈米結構，置於上述第一奈米結構的上方且藉由一第二內間隔物部件而與上述第一奈米結構隔開；一閘極結構，包覆上述第一奈米結構與上述第二奈米結構的周圍；以及一源極/汲極部件，鄰近上述第一奈米結構與上述第二奈米結構。上述第二內間隔物部件的體積大於上述第一內間隔物部件的體積。
在一些實施例中，上述第一內間隔物部件可以包括一第一介電層與一第一空氣間隙，而上述第一空氣間隙可以藉由上述第一介電層而與上述閘極結構隔開。
在一些實施例中，上述第二內間隔物部件可以包括一第二介電層與一第二空氣間隙，上述第二空氣間隙的體積可以大於上述第一空氣間隙的體積。
在一些實施例中，上述半導體裝置可以包括一最頂奈米結構，置於上述第二奈米結構的上方且藉由一第三內間隔物部件而與上述第二奈米結構隔開，上述第三內間隔物部件可以包括一第三空氣間隙，上述第三空氣間隙藉由一第三介電層而與上述閘極結構隔開，而上述第二空氣間隙的體積可以大於上述第三空氣間隙的體積。
在一些實施例中，上述上述源極/汲極部件的面對上述閘極結構的一側壁在垂直於上述基底的頂表面的剖面圖可以具有一彎曲表面，而上述彎曲表面的一部分可以彎向上述源極/汲極部件且遠離上述閘極結構。
在一些實施例中，上述半導體裝置可以包括：一源極/汲極接觸件，置於上述源極/汲極部件的上方，並藉由矽化物層而電性耦接於上述源極/汲極部件，而上述第二空氣間隙的一部分可以置於上述源極/汲極接觸件的正下方。
在一些實施例中，上述上述閘極結構可以包括一下部與一上部，上述下部夾設於上述第一奈米結構與上述第二奈米結構之間，上述上部設於上述最頂奈米結構的上方，而上述矽化物層與上述第二空氣間隙之間的距離對比於上述閘極結構的上述下部的厚度的比值可以為約0.5與約3之間。
在一些實施例中，上述第二空氣間隙的寬度對比於上述閘極結構的上述下部的寬度的比值可以為約0.2與約1.5之間。
在又另一例示的態樣，本發明實施例是關於一種方法。上述方法包括：接收一工件，上述工件包括：一基底；複數個半導體層的一垂直堆疊物，置於上述基底的上方；以及一虛設閘極堆疊物，置於上述垂直堆疊物的一通道區的上方。上述垂直堆疊物包括至少三個通道層，與至少三個犧牲層交錯，而上述三個通道層包括置於一第二通道層的上方的一第一通道層以及置於上述第二通道層的下方的一第三通道層。上述方法亦包括：施行一第一蝕刻製程，以移除上述垂直堆疊物的一源極/汲極區，而形成一源極/汲極溝槽，上述源極/汲極區沿著一第一方向鄰近上述通道區，且上述源極/汲極溝槽暴露出上述三個通道層的側壁及上述三個犧牲層的側壁；選擇性且局部蝕刻上述三個犧牲層，以形成複數個內間隔物凹部；在上述工件的上方沉積一介電材料層；回蝕刻上述介電材料層，以在上述內間隔物凹部形成複數個介電層，其中上述介電層局部充填上述內間隔物凹部；在上述源極/汲極溝槽形成一磊晶源極/汲極部件；移除上述虛設閘極堆疊物；選擇性地蝕刻上述三個犧牲層，以在上述通道區釋出上述三個通道層；以及形成一閘極結構，以包覆每個上述三個通道層的周圍。在施行上述蝕刻製程之後，上述第二通道層沿著上述第一方向的長度小於上述第一通道層的長度及上述第三通道層的長度。
在一些實施例中，上述介電材料層的沉積可以形成：一第一空氣間隙，被上述介電材料層密封且置於上述第一通道層與上述第二通道層之間；以及一第二空氣間隙，被上述介電材料層密封且置於上述第二通道層與上述第三通道層之間。上述第二空氣間隙的體積可以大於上述第一空氣間隙的體積。
在一些實施例中，在釋出上述三個通道層之後，上述第一通道層可以藉由一第一內間隔物部件而與上述第二通道層隔開，而上述第二通道層可以藉由一第二內間隔物部件而與上述第三通道層隔開。
在一些實施例中，上述第一內間隔物部件可以包括一第一空氣間隙，上述第二內間隔物部件包括一第二空氣間隙，上述第二空氣間隙的體積可以大於上述第一空氣間隙的體積。
在一些實施例中，上述第二空氣間隙可以延伸至上述磊晶源極/汲極部件中。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:方法 102,104,106,108,110,112:區塊 114,116,118,120,122:區塊 200:工件 202:基底 205:鰭狀結構 205C:通道區 205S/D:源極/汲極區 206:犧牲層 207:垂直堆疊物 208:通道層 208a:最頂通道層 208b:中間通道層 208c:最底通道層 210:虛設閘極堆疊物 211:虛設介電層 212:虛設閘極層 213:閘極頂硬遮罩層 216:閘極間隔物層 218:蝕刻製程 220:源極/汲極開口 220S:側壁 222a,222b,222c:內間隔物凹部 224:間隔物材料層 224a,224b,224c:介電層 226a,226b,226c:空孔 227a,227b,227c:溝槽 228:源極/汲極部件 228c:部分 230a,230b,230b’,230c,230c’:空孔 232a,232b,232c:內間隔物部件 234:接觸蝕刻停止層 236:層間介電層 238:閘極溝槽 240:構件間開口 242,242b,242c:閘極結構 244:矽化物層 246:源極/汲極接觸件 248:層間介電層 D1:距離 H1,H2,H3,H4,H5:高度 La,La’,Lb,Lb’,Lc,Lc’:長度 T1:厚度 T2:高度（厚度） W1,W2,W3,W4:寬度
藉由以下的詳述配合閱覽所附圖式可更加理解本文揭露的內容。要強調的是，根據產業上的標準作業，各個部件（feature）並未按照比例繪製，且僅用於說明目的。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。 第1圖是根據本發明實施例的一或多個態樣的包括具有一介電層與一空氣間隙的一複合內間隔物部件的半導體裝置的形成方法的流程圖。 第2圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第3圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第4圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第5圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第6圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第7圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第8圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第9圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第10圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第11圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。 第12圖是根據本發明實施例的一或多個態樣的在第1圖之方法的製造階段的期間的工件的部分剖面示意圖。
無
200:工件
202:基底
205C:通道區
205S/D:源極/汲極區
208a:最頂通道層
208b:中間通道層
208c:最底通道層
224a,224b,224c:介電層
228:源極/汲極部件
230a,230b,230c:空孔
232a,232b,232c:內間隔物部件
234:接觸蝕刻停止層
236:層間介電層
242:閘極結構

Claims (8)

  1. 一種半導體裝置，包括：複數個通道構件的一垂直堆疊物，置於一基底的上方，其中該些通道構件的該垂直堆疊物包括一第一通道構件與一第二通道構件；一閘極結構，包覆該些通道構件的該垂直堆疊物的每個通道構件的周圍；以及一源極/汲極部件，置於該基底的上方並耦接於該些通道構件的該垂直堆疊物；其中該源極/汲極部件是藉由一第一空氣間隙與一第一介電層而與該閘極結構的一側壁隔開；該第一空氣間隙延伸至該源極/汲極部件中，其中該第二通道構件藉由一第二介電層與一第二空氣間隙而與該基底隔開，其中該第一空氣間隙的體積大於該第二空氣間隙的體積。
  2. 如請求項1所述之半導體裝置，其中該第一通道構件置於該第二通道構件的正上方且藉由該第一介電層與該第一空氣間隙的一部分而與該第二通道構件隔開。
  3. 一種半導體裝置，包括：一基底；一第一奈米結構，置於該基底的上方且藉由一第一內間隔物部件而與該基底隔開，其中該第一內間隔物部件包括一第一介電層與一第一空氣間隙；一第二奈米結構，置於該第一奈米結構的上方且藉由一第二內間隔物部件而與該第一奈米結構隔開； 一閘極結構，包覆該第一奈米結構與該第二奈米結構的周圍，其中該第一空氣間隙藉由該第一介電層而與該閘極結構隔開；以及一源極/汲極部件，鄰近該第一奈米結構與該第二奈米結構；其中該第二內間隔物部件的體積大於該第一內間隔物部件的體積。
  4. 如請求項3所述之半導體裝置，其中該第二內間隔物部件包括一第二介電層與一第二空氣間隙；以及該第二空氣間隙的體積大於該第一空氣間隙的體積。
  5. 如請求項4所述之半導體裝置，更包括：一最頂奈米結構，置於該第二奈米結構的上方且藉由一第三內間隔物部件而與該第二奈米結構隔開，該第三內間隔物部件包括一第三空氣間隙，該第三空氣間隙藉由一第三介電層而與該閘極結構隔開；其中該第二空氣間隙的體積大於該第三空氣間隙的體積。
  6. 如請求項5所述之半導體裝置，其中該源極/汲極部件的面對該閘極結構的一側壁在垂直於該基底的頂表面的剖面圖具有一彎曲表面，而該彎曲表面的一部分彎向該源極/汲極部件且遠離該閘極結構。
  7. 如請求項6所述之半導體裝置，更包括：一源極/汲極接觸件，置於該源極/汲極部件的上方，並藉由矽化物層而電性耦接於該源極/汲極部件；其中該第二空氣間隙的一部分是置於該源極/汲極接觸件的正下方。
  8. 一種半導體裝置的形成方法，包括：接收一工件，該工件包括： 一基底；複數個半導體層的一垂直堆疊物，置於該基底的上方，該垂直堆疊物包括至少三個通道層，與至少三個犧牲層交錯，上述三個通道層包括置於一第二通道層的上方的一第一通道層以及置於該第二通道層的下方的一第三通道層；及一虛設閘極堆疊物，置於該垂直堆疊物的一通道區的上方；施行一第一蝕刻製程，以移除該垂直堆疊物的一源極/汲極區，而形成一源極/汲極溝槽，其中該源極/汲極區沿著一第一方向鄰近該通道區，且該源極/汲極溝槽暴露出上述三個通道層的側壁及上述三個犧牲層的側壁；選擇性且局部蝕刻上述三個犧牲層，以形成複數個內間隔物凹部；在該工件的上方沉積一介電材料層；回蝕刻該介電材料層，以在該些內間隔物凹部形成複數個介電層，其中該些介電層局部充填該些內間隔物凹部；在該源極/汲極溝槽形成一磊晶源極/汲極部件；移除該虛設閘極堆疊物；選擇性地蝕刻上述三個犧牲層，以在該通道區釋出上述三個通道層；以及形成一閘極結構，以包覆每個上述三個通道層的周圍，其中該磊晶源極/汲極部件藉由該些介電層的一第一介電層與一第一空氣間隙而與該閘極結構隔開，該第三通道層藉由該些介電層的一第二介電層與一第二空氣間隙而與該基底隔開，且該第一空氣間隙的體積大於該第二空氣間隙的體積；其中在施行該蝕刻製程之後，該第二通道層沿著該第一方向的長度小於該第一通道層的長度及該第三通道層的長度。
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