TW396619B - CMOS static random access memory devices - Google Patents
CMOS static random access memory devices Download PDFInfo
- Publication number
- TW396619B TW396619B TW087110571A TW87110571A TW396619B TW 396619 B TW396619 B TW 396619B TW 087110571 A TW087110571 A TW 087110571A TW 87110571 A TW87110571 A TW 87110571A TW 396619 B TW396619 B TW 396619B
- Authority
- TW
- Taiwan
- Prior art keywords
- region
- transistor
- source
- layer
- regions
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
Description
A7 ------------ B7___ 五、發明説明(! ) ~~ —~ 發明領域 本發明與半導體記憶裝置有關,更確切地說是與互補式 金氧半導體靜態隨機存取記憶體(SRAM)裝置有關。 發明背景 傳統的SRAM元件是由以下元件所組成:第一和第二驅 動電晶體,其及極-源極路锃分別連接至第一與第二儲存節 點和接地之間;第—和第二次的負載元件,其分別地連接 至第—和第一儲存節點和電源供應器之間;第一的和第二 次的開關電晶體,其汲極_源極路徑分別連接到第—和第二 错存波節和一雙資料線(或位元線)之間。第一和第二驅動 電晶體的閘極分別地連接到第二和第—儲存節點,而第一 和第一開關電晶體的閘極則是被連接到傳碼線路(μη line)上。 SRAM元件通常可依照負載元件的製造組態作下列各項 的分類: 一高電阻SRAM元件,用做高電阻材料的負載元件層,像 是在半導體基體絕緣層上的多晶型矽材(典型地半導體工 業領域裡的被稱做"多晶梦而第一和第二驅動電晶體、 第一和第二開關電晶體等四種電晶體則是在此材質上製成 的。一薄膜SRAM元件,用做半導體基體絕緣層上負載元-件薄膜電晶體,而四種電晶體則於其上形成;以及二互補 式金氧半導體SRAM元件,其中與第一和第二驅動電晶體 互補的第一和第二負載電晶體是在半導體基體上與另外的 四種電晶體一起被形成。互補式金氧半導體隨機存取記憶 -4- 本纸張尺度適川中國國家標準(CNS ) Α4规格(210x297公釐) {請先閱讀背面之注意事項再填寫本頁)
A7 B7 五、發明説明( 元件一般被稱爲「完全型互補式金氧半導體隨機存取記憶 元件J 。 當與南電阻和薄膜電晶體S RAM元件做比較時,完全型 互補式金氧半導體靜態隨機存取記憶元件具有多種的優點 ’如在低的電源供應電壓時具有比較低的維持電流,較高 的操作速度,比較大的操作上的穩定度,比較大的^ _粒子 豁免等等。 因此,完全型互補式金氧半導體靜態隨機存取記憶元件 可能被廣泛地使用於個人電腦中快閃記憶體的領域,也因 著上述的優點,可用於邏輯式大型積體電路和微處理器中 的儲存設備以及用做直接存儲設備的非易消性緩衝記憶體。 有關完全型互補式金氧半導體靜態隨機存取記憶元件的 類型,先前降低元件面積的技藝是揭示在美國專利案第 5,521,860號中。在此先前的技藝中SRAM元件包括有第一 和第二驅動電晶體,第一和第二負載電晶體以及第—和第 二開關電晶體,它們分別地是排列對稱於元件區内的中央 點。第一和第二驅動電晶體與第一和第二電晶體是η通道 型的,以及第一和第二負載電晶體則屬ρ通道型。而彼此 平行排列的第一和第,傳碼線路是用作第—和第二開關電 晶體的閘電極。第- 7G件内部配線用做第—驅動電晶體和 第-負荷電晶體的閘電極,其被連接至第二驅動電晶體和 第二負載電晶體的没極區’而第二元件内部配線作用有如 第二驅動電晶體和第二負荷電晶體的閘電極,它們 接至第一驅動電晶體和第-負載電晶體的汲極區。第一和 -5 本纸乐尺度適州國家標準(CNS ) Α4規格(210χ^^~Γ~—— A7 B7 五、發明説明( 第二元件内部配線是在第一 和弟~傳碼線路之間彼此平行 排列,所以也就與那些傳碼線路垂直。被分別地連接 =第二驅動電晶體的源極區的二個接地配線與—連接到 和第—負,電晶想源極區的電源供應器配線,被安拼 之上碼線路與第-和第二元件内部配線(内插人—絕緣層) 然而’因爲第—和第:元件内部配線與第-和第二傳碼 相同的層中’且因第—和第二元件内部配線 =間U來’以致與第—和第二傳碼線路互相垂直,並且 被排列至第一和第二傳碼線路之間,所以先前的技藝中 二Μ疋件闊高比(元件區的縱向長度對側向長度的比率) :曰加了。因此’每一條位元線中與傳碼線垂直線長度増 門0題提高了每一條位元線中的電阻和寄生電容。這個 技使其以=速自記憶格内讀窝資料變得較困難。 再者θ著—個接地配線和電源供應#配線於此之間被 :排在絕緣層上,縮短的元件縱向長度是以減少每一個接 地^電源供應器配線的寬度達成,以致每個配線電阻增加 操作二於配線的電阻增加所致的壓降,可能在於讀窝 元件發生故障。所以,向下減縮元件大小就 發明摘要 / 』::::標是要提供能夠減低完全型互補式金氧半導 4機存取記憶元件的闊高比的-個半導體設備。 本發明的另—項目標是要提供每個能夠充份地擴大接地 請 k, 閲 讀 背 之
項-I 再I I Γ 辜哀 I I 訂 -、."^中^扒磾而:-^了,"'^^^""^;. A7 B7 五、發明説明(4 和電源供應器配線寬度的半導體記憶裝置,以避免因此而 生的壓降。 爲了要達到那些上述的目標,此處提供一種靜態隨機存 取疋憶體7G件’其中包括有第一和第二η通道型轉移電晶 j第一和第二η通道型驅動電晶體,以及第一和第二ρ 通遺:型負載電晶體’每—種電晶體内均有彼此位於通道區 的相反側上的源極和汲椏區,它們是形成在半導體基體和 通道區的閘核之上,而該元件中具有:一個由相互串連之 第一轉移電晶體和第一驅動電晶體中之汲極區所定義的共 同區;一個由彼此串連之第二轉移電晶體和第二驅動電晶 體中〈汲極區所定義之第二共同g;第一負載電晶體之及 極區,毗連沈積於那第—和第二共同區之間的第一共同區 •’第二負載電晶體之汲極區,沈積在那第一的載入電晶體 的没極區域和第二共同區之間;帛_和第二的閘電極層— 般疋彼此平行地沈積,和分別地用爲第一驅動電晶體和第 一負載電晶體的閘極以及當做第二驅動電晶體和第二負載 電晶體的閘極,其中每—個第—和第二閉電極層是由第— 層傳導性的材料所製成:而且第—和第二交錯連接層是由 第二層傳導性的材料製成,不同於第—層材料,那第—交 錯連接層將s-共同區連接到第—負載電晶體和第二間電 極層的汲極區,第二交錯連接層則是連接第二共同區到第 二負載電晶體和第一個閘電極層的汲極區。 圖例概述 圖1是根據本發明之完全型互補式金氧半導體隨機存取 本紙张尺度適( CNS釐 (請先閱讀背面之注意事項再填寫本頁)
........I II -----策------訂 L-----
五 、發明説明( 記憶元件的-個等値電路圖表; 围2A和2B包含根據本發 面圖; 々表不I四個相鄰元件的平 圖3是根據本發明所 圖“"是表示製造圖二早一元件平面圖; 圖9是沿著圖3中9 ^〈連續層的平面圖;以及 直線切開的剖面圖。 較佳實施例詳述 記的實施例,完全式互補金氧半導體隨機存取 中“那些附圖來加以描述。在下列各項的描述 山使本發明得到完全的理解,有很多特定的細節 。W如比成量層次’厚度,傳導性的類型等等。然 二心占員技藝者不需要這些具體的細節即能夠實施本 天明則是很明顯的。舉例來説,η通道型電晶體可被取代 $ Ρ通道型f晶體而反之亦然。在那些例圖中,應該要注 意像是元件或零件所代表的像是數字或符號一般。 圖3是依照本發明實施例的一張放大的平面圖,其中顯 示單一互補式金屬氧化半導體動態隨機處理記憶元件的一 個配置圖表,而圖i是圖3的一個電路圖。 參照圖1和3,互補式金屬氧化半導體動態隨機存取記 憶元件包含内有交錯偶合之第一和第二反相器INV1和 INV2的正反器,以及第一和第二轉移電晶體Ot 1、第一驅 動電晶體Qdl、與包括一個第二負載電晶體Q12和第二驅 動電晶體Qd2的第二反相器INV2。第一和第二轉移電晶體 Qtl和Qt2,以及第一和第二驅動電晶體Qdl和Qd2是第一 -8 本紙張尺度適扣肀囡國家標準(CNS ) A4規格(210X297公釐) n —IL n IK HI 1 - m 1 1 m I -- m T 、v5 - - (請先閲讀背面之注意事項再填寫本頁) A7 B7 6 4"‘部十^^竹·^印*'·'^ 五、發明説明( 導電型通道,也就是η型通道、絕緣閘極場效電晶體;而 第一和第二負載電晶體Qli和Ql2則是第二導電型通道, 也就是P型通道、絕緣閘極場效電晶體。第一的和第二反 相器INV1和IN V2不但包括第一和第二擴散區,也就是第 —和第一驅動電晶體Qd 1和Qd2的源極區,它們是連接到 —接地源極(或通地電壓Vss)上,而且第三和第四擴散區, 也就是第一和第二負載電晶體QU和Ql2的源極區,它們 則被連接到電源供應器源(或電源供應器電壓vcc)之上。 依照本發明的實施例,半導體基體上的元件區10具有20 X 3 · 2 μιη2的矩形形狀。第一和第二作用區12和14在基體 上形成,延伸擴充到橫方向。第一作用區12具有沿著右側 邊延伸至上側邊的部分區17,以及第二作用區14具有沿 著左侧邊延伸至低側邊的部分區20 ^第一驅動電晶體Qdi 和通道區兩者之間的源極和汲極區22和24,以及第一轉 移電晶體Qt 1和通道區兩者之間的源極和汲極區26和28 都是形成於第一作用區12。第一轉移電晶體Qu的汲極區 28是藉由在第一驅動電晶體Qdl中的汲極區24和第一儲 存節點區N 1共同地被偶合。相似的情形,第二驅動電晶體 Qd2和一個通道區兩者之間的源極和汲極區3〇和32,以及 第二轉移電晶體Qt2和通道區域兩者之間的源極和汲極區 34和36都是形成於第二作用區14中。第二轉移電晶艚Qt2 中的汲極區36藉著第二驅動電晶體Qd2中的汲極區32和 一第二儲存節點區域N2加以串聯偶合。第三作用區丨6是 在基體形成,並延伸至橫列方向以致與第—和第二作用區 ______-9- 本紙狀纽用中國國家料(CNS ) A4規格(21GX297公兹
經y部中决炫羋’而·.^了-消於合竹^卬·*.';·,
B7 五、發明説明(7 ) ' 12和14之間的第一作用區12相毗鄰。第一負荷電晶體 和通道區兩者之間的源極和汲極區3 8和4〇則是形成於第 三作用區ίο源極與汲極區38和40和第一負載電晶體Q11 中的通道區域被分別地與第一驅動電晶體Qd i中的源極與 及極區22,24和通道區域縱向排列。在基體上形成的第 四作用區18延伸至橫列方向,所以就與在第一和第二作用 區】2和14之間的弟—的作用區μ相都。在第四作用區Μ 中,第二負載電晶體QI2和通道區兩者之間的源極與汲極 區42和44形成,所以就於第二驅動電晶體Qd2和通道區 兩者之間源極與汲極區30和32排列成縱向。 第一到第四作用區12、14、16與18是被隔絕區8所隔 離。因爲第一到第四作用區12到18彼此相鄰,在元件區 1〇裡橫向延伸,就像上面所描述的,當與先前的技藝作比 較時本發明具有可降低闊高比的優點。第一的驅動電晶體
QcH、第一轉移電晶體Qu和第一負載電晶體qu中的源極 三汲極和通道區也被排列成實質上第二驅動電晶體、 第二轉移電晶體Qt2和第二負載電晶體φ2中的源極没 極和通道區分別地相對於中央軸c彼此對稱。因此,儲存 在第和第一儲存節點區N1和N2之電荷的儲存狀態是秽 定的。 一 一個第一閘電極層46縱方向地延伸擴展插入第一驅動 f晶體⑽和第-負載電晶體QU之通道區上閘極氧化物 曰ϋ樣地’ 一個第二閘電極層48縱方向地延伸擴展 插入第二驅動電晶體Qd2和第二負載電晶體⑽之通道區 本紙張从則——^~~—-_ A7 B7 五、發明説明(8 上的閘極氧化物層間。而一個第三閘電極層 電晶體Qt 1中之通道區上縱方向地自此延伸通過閘極氧化 物層所以與元件區1 〇的上侧邊排列接觸。第四閘電極層60 縱方向地擴展插入那第二轉移電晶體Qt2中通道區上的閘 極氧化物層中,所以與元件區i 〇的低側邊排列接觸。第一 到第四閘電極分層46、48、58和60其中每個均是用相同 的材料所製成的一個第一層傳導性層。第一閘電極層46中 的一末端部分50覆蓋於隔絕區8之上,所以與第二負載電 阳體Q12中汲極區44的一末端部份重疊。末端部份5〇可能 與汲極區44的末端部份側面相鄰。同樣地,第二閘電極分 層48的末端部份52上覆蓋於隔絕區8之上,所以就與那第 負載電晶體Q11中汲極區40的一末端部份相重叠。其末 端部份52可能會與汲極區40的末端部份側面相鄰。第一 和第三閘電極層46和58基本上被安置成相對於中央軸c ’分別地與第二和第四閘電極層48和6〇彼此互相對稱。 —個第一配線層54具有L-形狀,這是爲了要將第一負載 電晶體Q11和第二的閘電極層48中的汲極區4〇與第—儲存 區域二1相互連接。一個第二配線層56擁有^形,所以: 可將第二負載電晶體Ql2和第一閘電極層46中的汲極區私 相互連接至第二儲存區N2。每一個第一和第二配線層54 和56均是以相同的材料做成的傳導性的層。而第—配線 54 β質上是與第二配線層56相對於中央軸c排列對稱。 —傳碼線路層62(或簡窝作WL)沿縱方 ° 之絕緣層上伸長地擴張。而傳碼線路層62通過^於較:: -11 - ---------/VII (讀先閲讀背面之注意事項再填荇本!} 訂— -- K —I --- • 二 i f - - - - - 0 -i_l I 1 « 本纸張尺料;彳丨 ( 210X29t^- A7 B7 五 、發明説明(9 請 先 閲 讀 背 之 注 意 事 項 再 填 η 本 頁 緣上的半接觸孔64以及位於上面邊緣的半接觸孔66,偶 合到第三和第四閘電極層58和60。第二層間絕緣層沈積 在傳碼線路層62和第一個層間絕緣層。就像下面的描述, 接地配線層和電源供應器配線交替地安置在第二層間絕緣 層上。電源供應器配線分層68是顯示在圖3 ^層68被偶合 到弟一負載電晶體Q11中的源極區38通過位於右側邊的半 接觸孔72,並且通過位於左邊的側邊的半接觸孔74來到 第二負載電晶體Q12中的源極區42。 訂 一個四分之一接觸孔7 6,其位於右上邊緣並且連接到鄰 近右側邊的接地配線層,爲的是要對第—驅動電晶體 的源極區22提供接地源極。而四分之一接觸孔78則位於 低左側邊,並且連接到鄰近左侧邊的接地配線層,爲的是 要提對第二驅動電晶體Qd2的源極區30供應接地源極。 一個第三層間絕緣層沈積在電源供應器配線層68,接地 配線層和第二層間絕緣層之上。一雙資料傳輸線8〇(或簡稱 DL)和82(或沉)橫向地在第三層間絕緣層上形成延伸。此 另料傳輸線80和82彼此是呈互補的關係。資料傳輸線8〇 通過位於右側邊的半接觸孔84被連接到第一轉移電晶體 Qt 1中的源極區26,然而資料傳輸線82則是通過位於左側 邊的半接觸孔86,連接到第二轉移電晶體Qt2的源極區34 / 圖2A和2B顯示四個相鄰元件組合的一個放的平高圖。 圖2 A中右上側的元件區1 〇是與圖3的元件區相同。 參照圖2A和2B,10a到10d四個元件區被橫線1〇〇a、 100b和100c以及直線l〇2a、102b和l〇2c所定義。爲了圖 -12- 本紙张尺度適州中囡國家標苹(CNS ) Α4規格(210X297公兹) 五、發明説明(10 ) 示上的方便,雖铁顧^ 、、顯m 了四個毗連的元件,但是應該注意 (請先閲讀背面之注意事項再填寫本頁) 的疋四個毗連的兀件中有多個是排置成橫排與直排,所以 fc們也就彼此相鄰。因此,元件區是由多條通往記憶格之 # :線路所 < 義。那些橫線分成交錯的第―和第二橫線 ’而那些直線則分成交錯的第—和第二直線。一雙第一作 $區是排列在每一條第—橫線的兩邊,而一雙第二作用區 則是安置於每一條第二橫線的兩邊。 元件區10b實質上是相對於直線1〇21^與元件區i〇a對稱 ,元件區10c實質上是相對於直線1〇〇1?與元件區i〇a對稱 ’而疋件區i〇d實質上是相對於橫線1〇〇b和直線1〇2b的交 錯點與π件區l〇a對稱。因此,一雙第—作用區〗2受到排 列,往每一條第一橫線1〇〇a和1〇〇c的相反侧作橫向地延 伸。(在線路100a的上部份的第一作用區與線路1〇〇c中較 低的部分並沒有被顯示在例圖中)。一雙第二作用區14也 被安排,朝第二橫線1 00b的相反側邊橫向地延伸。第—電 橋區104在基體形成,並沿著第一直線1〇23和1〇2c,通過 第一直線102a和102c與第一個橫線100&和1〇〇c的交錯點 ,這是爲了要將鄰連的第一個作用區對中的第一作用區12 相互連接。同樣地,第二電橋區域1〇6在基體上形成,並 沿著第二直線i02b穿過第二直線i〇2b和第二的橫線i〇〇b 的一個交集點’以便使第二作用區對14互相連接。因此, 在第一橫線100b上的第二電檐區1〇6與第一橫線i〇〇a或 100c上之第一電橋區104有著交錯排列的關係。因此,經 過接觸孔65,被連接到第二電橋區1〇6中接地配線層7〇 _ - 13- 本紙張尺纽準(CNS ) A4規格(210X297/^^ ' ---- B7 五、發明説明(U ) (請先閱讀背面之注意事項再填寫本頁) 接著接到四個相鄰的元件中第二驅動電晶體Qd2的源極區 (或第二接地區)14。因爲第二的電橋區域106共用四個相 鄰元件中第二驅動電晶體Qd2的源極區14,所以四個相鄰 元件中每一個均需要第二電橋區106上接觸孔65的四分之 。同樣地’在第一個橫線100和l〇〇c上的每一個第一電 橋區104則是共用四個相鄰元件中第一驅動電晶體Qdl的 源極區(或第一接地區)22。因此,四個相鄰元件中的每一 個均只需要每個第一電橋區104上接觸孔75的四分之一。 這樣,接觸孔的數目就有可能減少。 因此,用於接地配線的接觸孔75和65是位於第一個橫 線和第一個直線以及第二橫線和第二直線的交點。在二個 相鄰橫線上的接觸孔75和65在排列上彼此具有交互的關 係。通過那些接觸孔75和65,接地配線層70被連接到第 一和第二電橋區1〇4和106。 二個相鄰的第一負荷電晶體Ql 1的源極區16位於相對應 之第一直線102a和1 02c中相反的側邊之上(線路1 〇2a的右 部上的源極區與線路102c的左部上的那些部份並沒有顯 示在圖2A和2B中)。因此,經由接觸孔114,相鄰於第一 直線102A之弟一負荷電晶體Q11中的源極區16被連接到 電源供應器配線層68上。同樣地,通過接觸孔110,相鄰 於第二直線102b的第二負荷電晶體Q12中之源極區1 g也是 連接到電源供應器配線層68上。因此,在元件區中每一橫 列上,接觸孔114和110在排列上均有著彼此交錯的關係 。因此,電源供應器配線層68交替式的排列並往縱方向延 ____ -14 - 本紙張尺度適财標準(CNS ) A4規格(2丨〇><297公楚) ' B7 五、發明説明(12 伸,而電源供應器配線層68的每—個均是藉由接觸孔五ι〇 和114,被連接到第一和第二負載電晶體QU和Qi2中的源 極區。因此,由每個電源供應器配線層供應的電源被傳輸 至二個相鄰直行裡的負載電晶體。 如同上面所描述的,其中—個電源供應器配線分層與接 地配線層是被配置於排列於每—直行中的記憶格之上。因 此,電源供應器配線和接地配線的每個層的寬度也許可以 充份地增加’卻不會使每個元件區域縮減,也就因此減低 了電源供應器配線層和接地配線層的電阻。 第一接觸區25 —般是連接到第一轉移電晶體Qt丨中的源 極區26而且與第二直線l〇2b互相阻截。此第一接觸區域 25被連接至相對應的資料傳輸線8〇(或DL),此線以橫方向 地延伸通過接觸孔120。相似地,第二接觸區35 一般是被 連接到第二轉移電晶體Qt2中的源極區34,而且與第一直 線102a和102c橫向交會。此第二接觸區35被連接至相對 應的資料傳輸線8 2 c ( ) ’此傳輸線以橫方向地經由接觸 孔124延伸。 紅".部屮""^而’,"^消虼合:^"卬4':^ 參照圖3到9,根據本發明實施例中的方法,製造完全 型互補金氧半導體随機存取記憶元件將於此後被描述。 圖9是沿著圖3中的直線9-9’被切料的剖面圖》圖4到8 是幾張平面圖,表示著圖3中製作互補型金屬氧化半導體 動態隨機存取記憶元件製程中的連續層。 渠隔絕層2在ρ型半導體基體1的表面上形成,藉著使用 一種傳統的淺層渠隔絕技術(shallow trench isolation)來隔 -15- 本紙張尺度適州十國國家標芈(CNS ) A4规格(210X 297公釐) 五 、發明説明( 13 A7 B7 恕浐·"中^松;?-/0:^5;7[於合竹.^印*,:^ 離裝置元件。渠的深度在0.4到0·6 μιη的範圍内,而正四 乙基矽酸鹽(tetraethylortho silicate)Si02則是被填入渠中 。隔絕層2則是可以傳統的LOCOS技術製成《在渠隔絕層 2製成之後,η-型和p-型井3和4接著成形^ n-型井3的深 度大約有0.4 μιη,是以坤離子-佈植法,在能量爲300到 40〇千電子伏,約1 X 1013(i〇ns/cm2)的劑量來製成β ρ_型 井4的深度大約有0.6 μπι,以約3 X l〇13(i〇ns/cm2)劑量的 蝴離子-佈植法,以170到200千電子伏個能量來形成。然 後’如圖4所示,形成n型通道iGFETs的第一和第二作用 區12和14被渠隔絕層2所定義界定,而形成p型通道 IGFETs的第三和第四作用區16和18則是由渠隔絕層2來 定義。 閘極氧化物層6在基體表面上所形成的厚度大約是6〇埃 (A)。在閘極氧化物層6上沈積的多晶型層,以及閘電極層 46、48、58和60的圖像是以傳統的影印石版術技術製成 ,如圖5所示。低濃度滲雜的源極與汲極區是以低濃度離 子-佈植法製成。爲了要執行低濃度滲雜n(也就是心)離子_ 培植法,在第三和第四作用區16和18上要形成用在離子_ 培植的掩蔽層。然後,以20到30千電子伏的能量,用i 到5 X 1013ions/cm2的劑量,在第_和第二作用區^和w 上實行砷離子·佈植法。在移除掩蔽層之後,爲了要做p 離子-佈植,所以要在第一和第二區域12和14上形成掩蔽 層。然後,以30到40千電子伏的能量,i到5 χ 1〇13 ions/cm2的劑量來在第三和第四作用區“和18上執行 16- 本纸張尺㈣财賴家縣(CNS) (2丨Gx29^楚 ίν------IT—. . . - (讀先閲讀背面之注意事項再填荇本頁) 五 、發明説明(14 ) A7 B7 好沪.部中头ΙΓ半而·,;ί.τ消於合竹.·;;卬f
離子·佈植法《在掩蔽層移除之後,在閘電極側牆46、48 58和60上形成側牆定位器7。在此之後就是執行高濃縮 的離子-佈植法。在第三和第四作用區16和18上實行高 f度滲雜p(也就是p+)離子-佈植法。高濃度地滲雜η(也就 疋η+)離子-佈植是以5〇到7〇千電子伏的能量,以砷離子 1 ϊιΐ 7 ν 1 π ^ ^ , ions/cm2的劑量製成,而ρ+離子_佈植則是 以5〇到70千電子伏的能量,用1到7 X 1015ions/cm2硼離 子劑量來操作。-種多晶型矽層的耐火金屬可在高濃度滲 雜之多卵型梦層上形成。氮化矽層9的厚度有大約是2〇〇a ’然後被覆蓋沈積。之後,藉由無邊界接觸技術(b〇rderless contact technique),形成用以製造接地層、電源供應器層 和資料傳輸線層的接觸點之第一和第二配線層54和56和 接觸4刀,如圖6所示。如在圖6中所示,因爲不需要由 連接至每一接觸窗之區域所環繞的邊緣,整合密度也許可 以提向。在以傳統的影印石版術技術的製造接觸窗後,Ti 和ΤιΝ雙層以濺散法沈積至約5〇〇a的厚,然後依照圖6中 所示來模造。之後,在基體上沈積至約8 〇〇〇A的厚度的第 —層間絕緣層9,例如TEOS。 如圖7所示,在第一個層間絕緣層9中成形的接觸孔64 和66 ’並暴露出其下的第三和第四閘電極層58和6〇。由 鎢構成的傳碼線路是以傳統的鎢達馬新(Damascene)技術 製成。接著’沈積厚度約4,000A的第二層間絕緣層mo, 例如TE0S。然後,如圖8所示,接觸孔72、74、%、 78和79被形成,而鎢插栓則是在那些接觸孔上形成。一層 -17- 本紙張尺度適用中國國家樣準(CNS ) Μ規格(2丨〇x297公釐) (請先閱讀背面之注意事項再填寫本頁) ,ν------訂 L--.---— 1- ― - · .1— - I .1 m Α7Β7 五、發明説明(15 銘層約以6,000A的厚度覆蓋沈積。然後,以傳統的影印石 版術來製成接觸增耗塾層132和134,爲的是要以電源供 應器配線層70、接地配線層68和資料傳輸線來製造觸體 。在絕緣層的沈積之後,用化學的,機械的,拋光(cMp) 技術來使:平面化。其後,第三層間絕緣層15〇,例如 ,以大約4,000A的厚度覆蓋成形。 t後,如圖3所示,形成接觸孔84和86,以形成資料傳 輸線80和82。而鎢插栓則在那些接觸孔以和“被形成。 然後覆蓋沈積一約6,〇〇〇A的鋁層,接著模式化成形資料傳 輸線80和82。 如同上面所述,本發明中的動態隨機處理記憶元件區域 包括在橫列方向上延伸的多數個第一作用區對,多數個往 橫列方向延伸的第二作用區對,所以就與第一作用區對、 連接每一個第一作用區對的第一電橋區、及以連接每一個 第二作用區第二電橋區等相互地交錯。每一個第一電橋區 連接到四個相鄰元件中第一驅動電晶體的源極區,而每一 個第二電橋區則是連接到四個相鄰元件的第二驅動電晶體 的源極區。因此,因爲在第—和第二電橋區中所形成的每 —接觸孔共用四個相鄰元件,所以接觸孔的數目就可以減 >。另一方面,因爲接地配線層而且電源供應器配線分層 堆積被形成過相對應的行記憶格,縱方向地交替地延伸接 地配線的每個寬度層而且電源供應器配線層可能被增加不 顧的1己憶格大小的縮減,藉此減退每—個接地配線的電阻 層和電源供應器配線層。因爲每—第—和第二閘電極層彼 -18- 本紙張尺度適用中國國家核準(CNS〉M規格(21〇><297公着 請先閲讀背面之注意事項再填寫本頁 k------irL------ 好浐部中呔i;.sr 而:]ί.τ>νί於合 Μ.·;;.印 y 五 發明説明(16 A7 B7 此並不與串聯區(也就是驅動電晶體的共同汲極區而與轉 移電晶體)重疊,而且在半導體基體形成的作用區是在—個 方向上延伸,所以元件尺寸也許可被減小。因爲構成動熊 隨機處理記憶元件的元件實質上是相對於 、稱,所以可能穩定資料儲存的狀態。 给定軸排列對 ------------ (讀先閱讀背面之注意事項再壤巧本頁』 、-0 -19- 本紙張尺度適州中國國家標準(CNS ) A4規格(21〇χ297公釐)
Claims (1)
- 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 1. 一種靜態隨機存取記憶體元件,包括: 第一和第二η通道型轉移電晶體、η通道型第一和第 二驅動電晶體和第一和第二Ρ通道型負載電晶體,每一 個該電晶體均有於半導體基體上成形,彼此位於通道區 相反的側邊上之源極與没極區,以及在通道區之上的閘 極,而該元件包括: 一個共同區,由該第一轉移電晶體中的汲極區定義, 並且串聯通過該第一驅動電晶體; 由串聯通過該第二轉移電晶體和該第二驅動電晶體.中 的第二没極區所定義的共同區; 該第一負載電晶體中的汲極區鄰接沈積在該第一和第 二共同區之間的該第一共同區; 、該第二負載電晶體的汲極區配置在該第一負載電晶體 和該第二共同區的汲極區域之間; 第一和第二閘電極層一般是彼此平行配置,和分別地 用作該第一驅動電晶體和該第一負載電晶體的閘極,並 當做該第二驅動電晶體和該第二負載電晶體的閘極,每 一該第一和第二閘電極層是以第一層傳導性材料製成; 以及 第一和第二相互連接層,每層均是以第二層傳導性材 料製成而不同於該第一層的材料,該第一相互連接層將 該第一共同區連接到該第一負載電晶體的汲極區和該第 二閘電極層;該第二相互連接層將該第二共同區連接第 二負載電晶體的没極區和該弟一閘電極層。 -20- 本纸張尺度適用中國國家榇準(CNS ) Α4規格(2丨〇Χ;297公釐) ^------1Τ------^4 - - (請先閔讀背面之注意事項再填寫本頁) 根據中請專利範圍第1項中的記憶航件,進—步包本 在5亥的基體中形成隔離區; 弟一和第二作用區"分開地在該基體上形成所以就系 琢隔絕區所隔離,每個該第一和第二作用區均往第一3 向延伸’該第-作用區提供該第—轉移電晶體和該第: 固驅動電晶體中的源極和通道區與該第一共同區,哕第 二作用區提供第二轉移電晶體和該第二驅動電晶體二 源極和通道區與該第二共同區; 名三和第四作用區分開地在該基體形成所以就被該隔 絕區所隔離,該第三作用區是沿第一方向延伸自該第Λ 一 負載電晶體的汲極區,以提供汲極、通道和源極區,該 第四作用區是沿第一方向延伸自該第二負載電晶體的: 極區’以此提供源極,通道和没極區。 3_根據申請專利範園第2項之記憶體元件,其中每個該第 一和第二作用區爲在該基體所形成的严型井區和每個該 第三和第四區爲在該基體所形成η-型井區。 4. 根據申請專利範圍第1項之記憶體元件,其中該第一和 經濟部中央標準局員工消费合作社印製 第二閘電極層分別地沿第二方向延伸而通常與該第一個 方向垂直;該第一閘電極層的末端部分是相鄭於該第二 負載電晶體的汲極區與該第二閘電極層的末端部分是相 鄰於該弟一負載電晶體的;及極區。 ’ 5. 根據申請專利範圍第2項之記憶體元件,其中該第―和 第二閘電極層沿第二方向延伸通常與該第—方向垂直· 該第一閘電極層的末端部分是相鄰於該第二負載電晶# |____ -21 - 本紙張尺度適用中國國家標準(CNS ) Α4現格(210Χ297公釐) 經濟部中央標準局員工消費合作社印裝 A8 Βδ C8 D8 六、申請專利範圍 的汲極區;該第二閘電極層的末端部分是相鄰於該第一 負載電晶體的汲極區。 6. 根據申請專利範圍第1項之記憶體元件,其中該第一轉 移電晶體,該第一驅動電晶體與該第一負載電晶體通常 與該第二轉移電晶體分別地對稱沈積;該弟二驅動電晶 體和該第二負載電晶體則是相對於該基體裡的某一軸。 7. 根據申請專利範圍第6項之記憶體元件,其中該第一和 第二閘電極層沿第二方向延伸通常是與該第一方向垂直 ,該第一閘電極層的末端部分是相鄰於該第二負載電晶 體的汲極區;而該第二閘電極層的末端部分是相鄰於該 第一負載電晶體的没極區。 8. 根據申請專利範圍第7項之記憶體元件,其中該第一閘 電極層是相對於該某軸而通常與該第二閘電極層對稱排 列0 9. 根據申請專利範圍第8項之記憶體元件,其中該第一相 互連接層與該第二相互連接層相對於該某軸對稱排列。 10. 根據申請專利範圍第2項之記憶體元件,其中該第一和 第二轉移電晶體,該第一和第二驅動電晶體和該第一和 第二負載電晶體通常在該基體分別地對稱排列。 11. 根據申請專利範圍第10項之記憶體元件,其中該第一和 第二閘電極層通常分別在該基體對稱排列。 12. 根據申請專利範圍第1 1項之記憶體元件,其中該第一和 第二相互連接層通常在該基體分別地對稱排列。 13. —種半導體記憶裝置,包括: -22- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) —Λί\ 裝 I ~~ I!訂^ - . ' (請先閔讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 至少一個定義於半導體基體之上,沈積於元件區内的 記憶格;該元件包括第一和第二轉移電晶體,第一和第 二驅動電晶體以及第一和第二負載電晶體,而每一個均 有一對在該基體内通道區相反側上的源極/汲極區與通 道區上面的一個閘極;該第一轉移電晶體其中的一個源 極/汲極區與該第一驅動電晶體的其中一個源極/汲極區 串聯以提供一個第一共同區;該第二轉移電晶體其中的 一個源極/汲極區與該第二驅動電晶體其中的一個源極/ 没極區串聯以提供弟二共同區; 該第一共同區連接到該第一負載電晶體其中的一個源 極/汲極區,以及連接到該第二負載電晶體和該第二驅動 電晶體該的閘極;該第二共同區該連接到該第二負載電 晶體其中的一個源極/汲極區,以及連接到該第一負載電 晶體和該第一驅動電晶體的閘極;每個該第一和第二轉 移電晶體其中的另一個源極/汲極區連接到一相對應的 一對資料傳輸線之一;該裝置的改良包括有: 一個形成於該基體内該元件區中的第一作用區是沿著 第一方向延伸,以提供該第一轉移電晶體和該第一驅動 電晶體中另外多個源極/汲極區、通道區和該第一共同區 :以及 一個第二作用區與該該基體内該元件區中的第一作用 區相隔離,並且沿該第一方向延伸以提供第二轉移電晶 體和該第二驅動電晶體中另外多個源極/汲極區、通道區 和該第二共同區。 -23- 本纸浪尺度適用中國國家標準(CNS ) A4規格(210X297公釐) * · I 裝 訂------^iv 一 . * (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 六、申請專利範圍 14.根據申请專利範圍第13項之裝置,進一步包括·· 一個成形於該基體内該元件區中的第三作用區,而且 與該第一和第二作用區之間的該第—作用區相鄰沈積; 沿該第一方向延伸以提供第一負載電晶體中的源極/汲 極區和通道區;以及 一個形成於該基體内該元件區中的第四作用區,而且 在該第一和第二作用區之間的該第二作用區相鄰排列; 沿該第一方向延伸以提供該第二負載電晶體的源極/没 極區和通道區。 丁 15. 根據申請專利範圍第13項之装置,其中該元件區是一通 常爲矩形的區域,具有第一和第二邊緣實質上與—第二 方向平行’且實質上與一第一方向垂直;而該第三和第 四邊緣實質上與該第一方向平行;該第一驅動電晶體中 另一源極/汲極區的一個第一末端部份是與第_邊緣相 鄰;而該第二驅動電晶體的另一源極/汲極區的—個第二 末端部份則是與該第二邊緣相鄰。 16. 根據申請專利範圍第丨5項之裝置,進一步包括: 經濟部中央標準局負工消費合作社印製 一個形成於該基體内該元件中的第一電橋區,並且從 該第一末端部份沿著該第一邊緣延伸至與該第—作用區 相鄰的該第三邊緣;以及 一個形成於該基體内該元件區中的第二電橋區,並且 從該第二末端邵份沿著該第二邊緣延伸至與該第二作用 區相鄰的該第四邊緣。 17. 根據申請專利範圍第1 5項中之裝置,進—步包括:在— ____-24- 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210 X 297公釐) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 —__________— 六、申請專利範圍 絕緣層上在該元件區中形成的接地配線層,並且通過接 觸孔連接到位於該絕緣層之下的該第一和第二電橋區。 18. 根據申請專利範圍第14項之裝置,其中 該元件區通常是一矩形區域,具有第一和第二邊緣實 質上與一第二方向平行,且實質上與該第一方向垂直; 而第三和第四邊緣實質上與該第一方向平行;且該第一 驅動電晶體另一源極/汲極區中的一個第一末端部份是 與該第一邊緣相鄰;該第二驅動電晶體另一源極/汲極區 中的一個第二末端部份是與該第二邊緣相鄰;該第一負 載電晶體另一源極/汲極區中的一個第三末端部份是該 第一邊緣相鄰;及以該第二負載電晶體另一源極/汲極區 中的一個第四末端部份是與該第二邊緣相鄰。 19. 根據申請專利範圍第18項之裝置,進一步包括: 一個形成於該基體内該元件區中的第一電橋區,沿著 该第一邊緣從該第一末端部份延伸至與該第一作用區相 鄰的該弟三邊緣;以及 一個形成於該基體内該元件區中的第二電橋區,沿著 該第二邊緣從該第二末端部份延伸至與該第二作用區相 鄰的該第四邊緣。 20. 根據申請專利範圍第19項之裝置,進一步包括: 在該元件區上之一絕緣層上形成的接地配線層或電源 供應器配線層中兩者之一’该接地配線層通過該絕緣層 中的接觸孔連接到該第一和第二電橋區,該電源供應器 配線層通過該絕緣層中的接觸孔連接到該第三和第四末 -25- ^張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ' . --. I I III = IIII 一/,-ν 11 n n I n 111 —^ • - (請先閎讀背面之注意事項再填寫本頁) A8 B8 C8 D8 々、申請專利範圍 端部份。 21. —種半導體裝置,包括: 分別形成於半導體基體上之元件區的記憶格,該元件 區分別由位於該元件區之一邊界上的橫線與直線所定義 ,該橫線被分成交錯的第一和第二橫線,而該直線則分 成交互的第一和第二直線,每一個該元件包括一偶合交 錯的第一和第二反相器之正反器,並且連接到該正反器 的第一和第二轉移電晶體,而該第一和第二反相器則在 該基體上分別地連接到接地源極的第一和第二擴散區, 該裝置包括: 在該基體形成第一電橋區,以致於每一個該第一電橋 區即是穿過該第一橫線和該第一直線與該第一擴散區間 的一個相對應交錯點來交相連接,而在四個元件區中的 每一個均與該相對應的交錯點之一互相鄰接;以及 經濟部中央標準局員工消費合作社印製 (請先閔讀背面之注意事項再填寫本頁) 在該基體上形成第二電橋區,以致於每一個該第二電 橋區是穿過該第二橫線和該第二直線與該第二擴散區間 的一個相對應交錯點來交相連接,而在四個元件區中的 每一個均與該相對應的交錯點之一互相鄰接;因此與每 一條該第二橫線交錯的該第二電橋區相對於與相鄰於該 每一條該第二橫線的二條第一橫線之一相交錯的該第一 電橋區間有著互爲交錯排列的關係。 22. 根據申請專利範圍第2 1項中之半導體裝置,其中每個該 元件的該第一擴散區即是η通道型第一驅動電晶體中的 一個源極區,且構成每個該元件的該第一反相器;而每 -26- 本紙張尺度適用中國國家標準(CNS ) Α4規格(2Ι0Χ297公釐) A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 申請專利範圍 個該元件的第一擴散區域即是該n通道型第二驅動電晶 體中的一個源極區,且構成該第二反相器。 23‘根據申請專利範圍第21項之半導體裝置,其中每個該元 件的該第一和第二反相器分別包括形成於該基體内的第 二和第四擴散區並連接到一電源供應器源;在該元件區 中的該第三擴散區鄰接於每條該第一直線,且是以線性 關係排列在每條該第一直線的相反側之上,並且通常是 與一橫列方向平行;而鄰近於每條該第二直線的該元件 區中的該第四擴散區是以線性關係排列於該每條該第二 直線的相反側之上並且通常是與一橫列方向平行。 24·根據申請專利範圍第23項之半導體裝置,進一步地包含: 接地層其每層均沿縱方向,在該記憶格中該絕緣層之 上延伸,且被交錯排列成縱行,並經由一絕緣層上接觸 孔連接到該第一和第二電橋區,以供應該接地源極;以及 電源供應器分層其每層均沿縱方向,在該記憶格中該 絕緣層上之延伸,且是以該交錯縱行之間的每條直行來 做排列,並經由絕緣層中接觸連接到該第三和第四擴散 區孔,以供應該電源供應器源。 2:»·根據申請專利範圍第24項之半導體裝置,其中用來供應 該接地源極的該接觸孔是排列在該交錯點上;用以供應 該電源的該接觸孔部份排列在與該線形第三擴散區交會 的該第一直線上’並且也排列在與該線形第四擴散區交 會的該第二直線上。 27- M氏張尺度適用中國國家標準(CNS ) A4規格(210X297公瘦) (請先閲讀背面之注意事項再填寫本頁) iy裝 訂k I -1-- -- I - I !
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970072550A KR100305922B1 (ko) | 1997-12-23 | 1997-12-23 | 씨모오스스테이틱랜덤액세스메모리장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW396619B true TW396619B (en) | 2000-07-01 |
Family
ID=19528328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087110571A TW396619B (en) | 1997-12-23 | 1998-06-30 | CMOS static random access memory devices |
Country Status (7)
Country | Link |
---|---|
US (1) | US6147385A (zh) |
JP (1) | JP3897916B2 (zh) |
KR (1) | KR100305922B1 (zh) |
CN (1) | CN1139130C (zh) |
DE (1) | DE19832795B4 (zh) |
GB (2) | GB2332779B (zh) |
TW (1) | TW396619B (zh) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3852729B2 (ja) * | 1998-10-27 | 2006-12-06 | 富士通株式会社 | 半導体記憶装置 |
JP4565700B2 (ja) * | 1999-05-12 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4825999B2 (ja) * | 1999-05-14 | 2011-11-30 | ソニー株式会社 | 半導体記憶装置およびその製造方法 |
JP2001007290A (ja) * | 1999-06-24 | 2001-01-12 | Mitsubishi Electric Corp | 半導体装置、半導体装置の製造方法、および、通信方法 |
JP3324587B2 (ja) * | 1999-12-20 | 2002-09-17 | セイコーエプソン株式会社 | 半導体記憶装置 |
JP3915861B2 (ja) * | 2000-01-14 | 2007-05-16 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
JP3885860B2 (ja) * | 2000-01-14 | 2007-02-28 | セイコーエプソン株式会社 | 半導体記憶装置およびその製造方法 |
JP3386038B2 (ja) * | 2000-06-22 | 2003-03-10 | セイコーエプソン株式会社 | 半導体記憶装置 |
JP3656592B2 (ja) * | 2001-03-26 | 2005-06-08 | セイコーエプソン株式会社 | 半導体装置、メモリシステムおよび電子機器 |
US6534805B1 (en) * | 2001-04-09 | 2003-03-18 | Cypress Semiconductor Corp. | SRAM cell design |
KR100456688B1 (ko) * | 2002-01-07 | 2004-11-10 | 삼성전자주식회사 | 완전 씨모스 에스램 셀 |
FR2843481B1 (fr) * | 2002-08-08 | 2005-09-16 | Soisic | Memoire sur substrat du type silicium sur isolant |
KR100583090B1 (ko) * | 2003-05-30 | 2006-05-23 | 주식회사 하이닉스반도체 | 강유전체 레지스터의 캐패시터 제조방법 |
US6924560B2 (en) * | 2003-08-08 | 2005-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Compact SRAM cell with FinFET |
WO2006100641A2 (en) * | 2005-03-24 | 2006-09-28 | Koninklijke Philips Electronics N.V. | Static random access memory cells with shared contacts |
US8405216B2 (en) * | 2005-06-29 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for integrated circuits |
JP2007266377A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 半導体装置 |
JP4653693B2 (ja) * | 2006-05-11 | 2011-03-16 | パナソニック株式会社 | 半導体記憶装置 |
CN100428476C (zh) * | 2006-07-10 | 2008-10-22 | 中芯国际集成电路制造(上海)有限公司 | 互补金属氧化物半导体器件 |
JP4466732B2 (ja) | 2007-12-11 | 2010-05-26 | ソニー株式会社 | 半導体記憶装置 |
JP4741027B2 (ja) * | 2010-05-07 | 2011-08-03 | パナソニック株式会社 | 半導体記憶装置 |
US20160307881A1 (en) * | 2015-04-20 | 2016-10-20 | Advanced Semiconductor Engineering, Inc. | Optical sensor module and method for manufacturing the same |
TWI698873B (zh) | 2017-03-28 | 2020-07-11 | 聯華電子股份有限公司 | 半導體記憶元件 |
CN112864162B (zh) * | 2021-03-02 | 2022-07-19 | 长江存储科技有限责任公司 | 一种页缓冲器、场效应晶体管及三维存储器 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0311734A (ja) * | 1989-06-09 | 1991-01-21 | Miyazaki Oki Electric Co Ltd | 半導体装置 |
US5166902A (en) * | 1991-03-18 | 1992-11-24 | United Technologies Corporation | SRAM memory cell |
US5373170A (en) * | 1993-03-15 | 1994-12-13 | Motorola Inc. | Semiconductor memory device having a compact symmetrical layout |
JPH07130877A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 完全cmos型スタティック記憶セル |
JPH07176633A (ja) * | 1993-12-20 | 1995-07-14 | Nec Corp | Cmos型スタティックメモリ |
US5394358A (en) * | 1994-03-28 | 1995-02-28 | Vlsi Technology, Inc. | SRAM memory cell with tri-level local interconnect |
JPH08181225A (ja) * | 1994-10-28 | 1996-07-12 | Nkk Corp | 半導体記憶装置 |
JPH09260510A (ja) * | 1996-01-17 | 1997-10-03 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1997
- 1997-12-23 KR KR1019970072550A patent/KR100305922B1/ko not_active IP Right Cessation
-
1998
- 1998-06-30 TW TW087110571A patent/TW396619B/zh not_active IP Right Cessation
- 1998-07-21 DE DE19832795A patent/DE19832795B4/de not_active Expired - Lifetime
- 1998-08-31 CN CNB981188613A patent/CN1139130C/zh not_active Expired - Lifetime
- 1998-09-25 JP JP27208498A patent/JP3897916B2/ja not_active Expired - Fee Related
- 1998-12-22 US US09/218,819 patent/US6147385A/en not_active Expired - Lifetime
- 1998-12-23 GB GB9828575A patent/GB2332779B/en not_active Expired - Lifetime
-
2000
- 2000-06-02 GB GBGB0013502.0A patent/GB0013502D0/en not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
KR100305922B1 (ko) | 2001-12-17 |
CN1139130C (zh) | 2004-02-18 |
GB0013502D0 (en) | 2000-07-26 |
GB2332779A (en) | 1999-06-30 |
GB2332779B (en) | 2000-10-25 |
DE19832795B4 (de) | 2004-08-05 |
JPH11195716A (ja) | 1999-07-21 |
US6147385A (en) | 2000-11-14 |
KR19990052990A (ko) | 1999-07-15 |
JP3897916B2 (ja) | 2007-03-28 |
DE19832795A1 (de) | 1999-07-01 |
GB9828575D0 (en) | 1999-02-17 |
CN1224243A (zh) | 1999-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW396619B (en) | CMOS static random access memory devices | |
TW306066B (zh) | ||
CN103310834B (zh) | 用于sram电路的结构和方法 | |
TW546785B (en) | Semiconductor device having well tap provided in memory cell | |
US6417032B1 (en) | Method of forming cross strapped Vss layout for full CMOS SRAM cell | |
US5384473A (en) | Semiconductor body having element formation surfaces with different orientations | |
US7138685B2 (en) | Vertical MOSFET SRAM cell | |
TW546840B (en) | Non-volatile semiconductor memory device | |
TW578299B (en) | A semiconductor memory device using vertical-channel transistors | |
TW432678B (en) | Semiconductor integrated circuit apparatus and its fabricating method | |
TW508802B (en) | Semiconductor integrated circuit device and its manufacturing process | |
TW419813B (en) | Method for manufacturing a semiconductor integrated circuit device | |
TW543087B (en) | Semiconductor device | |
US7193278B2 (en) | Static random access memories (SRAMS) having vertical transistors | |
TW563243B (en) | Semiconductor device and portable electronic apparatus | |
JPH05167041A (ja) | ポリシリコントランジスタ負荷を有する積層型cmos sram | |
US6307217B1 (en) | Semiconductor memory device having driver and load MISFETs and capacitor elements | |
KR100748864B1 (ko) | 수직형 트랜지스터의 회로 접속을 위한 구조 | |
JPH0466106B2 (zh) | ||
TW531849B (en) | Memory-logic semiconductor device | |
TW502433B (en) | Semiconductor memory device and fabrication process therefor | |
US20230354570A1 (en) | Integrated circuit devices including a power distribution network and methods of forming the same | |
JPH07169858A (ja) | 半導体記憶装置 | |
US6914338B1 (en) | Memory cell having conductive sill | |
US6198137B1 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |