KR20000035126A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

종래에는 게이트 산화막이 두꺼울수록 기판의 첨예화와 게이트 산화막의 국소적 박막화가 현저해지며 얕은 홈 소자 분리 단부에서의 게이트 내압이 열화한다는 문제를 가지고 있었다. 본원 발명에서는 게이트 전극 POLY11 바로 하부이며, 또한 게이트 절연막 HOX1이 접하는 얕은 홈 소자 분리 구조 GR0XI11의 단부에 버즈빅(bird's beak)을 설치하고, 두꺼운 게이트 절연막 HOX1을 먼저 형성한다. 이에 따라, MOS 트랜지스터의 정상적인 게이트 내압, 양호한 소자 분리 내압 및 고집적화를 동시에 확보할 수 있다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURE THEREOF}
본 발명은 MOS 트랜지스터를 포함하는 반도체 장치 내의 소자 간 분리 구조, 제조 방법 및 그 적용 방법에 관한 것이다.
반도체 장치에서의 소자의 분리 기술로서, 기판 표면에 개구된 얕은 홈 내부를 절연물로 충전하는 방식이 알려져 있다. 관련된 종래 기술을 개시한 대표적인 문헌을 이하에 나타낸다. (1) 「IEEEs, 1994년, international electron device meeting, technical digest」 675페이지 내지 678페이지에 기재된 문헌, (2)IEEEs, 1996년, international electron device meeting, technical digest」 829페이지 내지 832페이지에 기재된 문헌, (3) 특개소 61-214446, (4) 특개평 2-260660, (5) 특개평 6-204333, (6) 특개평 9-181163.
공지 문헌 (1)은 얕은 홈 소자 분리 구조를 선택 열산화법에 의한 소자 분리 구조(LOCOS)와 병용하는 것을 주장한다. 이것은 화학적 기계 연마법(이하, CMP라 한다)에 의한 문제가 되는 과잉 연마의 방지에 유효한 기술이라고 할 수 있다. 그러나, 표면 단차는 종래의 LOCOS와 동등하기 때문에 미세 치수 가공을 행할 때의 좁은 리소그래피 촛점 여유도(focal latitude)에 대응할 수 없다. 따라서 공지 기술 (1)은 반도체 장치의 미세화 및 고집적화에는 반드시 정합하지 않는다.
공지예 (2)가 개시하는 기술은 소자 분리 영역에 50㎚ 내지 100㎚의 열산화막을 형성한 후, 열산화 시의 마스크층의 측벽에 절연물로 이루어지는 스페이서(spacer)를 설치하여 얕은 홈을 개구하는 것이다. 이 기술에서는 홈 내 충전 특히, 스페이서가 잔류하고 있기 때문에, 홈의 어스펙트비(aspect ratio)(폭에 대한 깊이의 비율)가 커진다. 그 때문에, 홈 내 충전은 어려워지며, 미세화의 장해가 된다. 반도체 기억 장치의 집적도를 향상시키기 위해서, 또는 미세한 MOS 트랜지스터를 형성하여 마이크로프로세서의 성능을 향상시키기 위해서, 미세한 얕은 홈 소자 분리 구조를 형성하는 것은 매우 중요하다.
얕은 홈 소자 분리 구조의 단부에서 기판의 첨예화 및 게이트 산화막의 국소적인 박막화는 형성하는 게이트 산화막이 두꺼울수록 현저해진다. 즉, 상기 막 두께가 두꺼울수록 게이트 산화막 터널 전류는 저전계로부터 유출된다.
도 46에 게이트 산화막에 인가되는 전계와, 그 산화막에 흐르는 터널 전류의 관계를 나타낸다. 측정에 이용한 시료는 종래 기술로 형성한 얕은 홈 소자 분리 영역에서 사방을 둘러싼 구형의 MOS 캐패시터이다. 도면 중에 표기한 열산화막 두께는 평탄부에서의 것이다. 도 46에 도시한 바와 같이, 형성된 열산화막이 두꺼울수록 터널 전류가 저전계로부터 유출되며 절연 파괴 내압도 낮아wls다. 전술한 게이트 산화막의 박막화 및 기판 첨예화가 얕은 홈 단부에서 일어나고 있는 것이 원인이 된다. 이것은 MOS 트랜지스터의 게이트 내압 열화의 원인이 된다.
반도체 불휘발성 기억 장치는 내부에서 고전압을 취급하기 때문에 두꺼운 게이트 산화막을 구비하는 MOS 트랜지스터가 필요하다. 또한, 낮은 내부 전압으로 동작하는 마이크로프로세서라고 하여도 I/O부에는 고전압을 취급하는 회로가 필요해지기 때문에, 두꺼운 게이트 산화막을 구비하는 MOS 트랜지스터가 필요하다. DRAM 기억 소자와 마이크로프로세서를 동일 기판 상에 형성한 반도체 장치에서도 I/O에 대한 사정은 동일하다.
종래의 얕은 홈 소자 분리 구조는 얇은 게이트 산화막을 구비한다. MOS 트랜지스터에는 적합하지만 게이트 산화막이 두꺼워질수록 상기 현상이 나타나게 된다. 따라서, 상기한 반도체 장치에 종래 기술을 이용하여 반도체 장치에 원하는 동작을 하게 하는 것은 불가능해진다. 이 문제를 해결한 기술은 상기 공지 문헌의 어느것에도 개시되어 있지 않다. 이점을 해결하는 것이 매우 중요하다.
상기한 과제를 해결하는 위한 수단으로서, 동일 기판(예컨데, 실리콘 기판) 상에 복수 수준의 두께의 게이트 산화막을 구비하는 MOS 구조에, 막 두께 H의 게이트 산화막과 접하는 홈 소자 분리 구조 단부 기판측의 곡률 반경 R과, 막 두께 h의 게이트 산화막과 접하는 홈 소자 분리 구조의 단부 기판측의 곡률 반경 r 간에, H≥h이면 R≥r의 관계를 설치한다. 이것은 도 1과 같이 해석된다. SUB11 상에 설치된 얕은 홈 소자 분리 영역과 게이트 절연막 HOX1이 접촉하는 얕은 홈 단부에서의 기판측의 각의 곡률 반경을 R이라고 한다. GROXI11은 얕은 홈에 충전된 소자 분리용 실리콘 산화막이다. POLY11은 그 바로 상부에 존재하는 게이트 전극이다. SUB12 상에 설치된 얕은 홈 소자 분리 영역과 게이트 산화막 LOX1이 접촉하는 얕은 홈 단부에서의 기판측의 각의 곡률 반경을 r로 한다. GROXI 12는 얕은 홈에 충전된 소자 분리용 실리콘 산화막이다. POLY12는 그 바로 상부에 존재하는 게이트 전극이다. HOX1≥LOX1인 경우, R≥r의 관계를 성립시키는 것이 본 발명의 특징이다.
상기한 과제를 해결하는 위한 다른 수단으로서, 동일 기판 상에 복수 수준의 두께의 게이트 산화막을 나타내는 MOS 구조에서, 막 두께 H의 게이트 산화막이 접하는 홈의 측벽 평면의 최상부와 막 두께 H의 게이트 산화막의 바닥부와의 단차를 T로 하고, 막 두께 L의 게이트 산화막이 접하는 홈의 측벽 평면의 최상부와 막 두께 L의 게이트 산화막의 바닥부와의 단차를 t로 할 때, H≥h이면 T≥t의 관계를 설치한다.
도 2에서 그 의미를 설명한다. SUB21 상에 설치한 얕은 홈 소자 분리 영역과 게이트 절연막 HOX2가 접촉하는 얕은 홈 단부에서 얕은 홈 측벽 최상부와 게이트 산화막의 바닥부의 고저차를 T로 한다. GROXI21은 얕은 홈에 충전된 소자 분리용 산화막이다. POLY21은 그 바로 상부에 존재하는 게이트 전극이다. SUB12 상에 설치한 얕은 홈 소자 분리 영역과 게이트 절연막 LOX2가 접촉하는 얕은 홈 단부에서, 얕은 홈 측벽 최상부와 게이트 산화막의 바닥부의 고저차를 t로 한다. GROXI22는 얕은 홈에 충전된 소자 분리용 산화막이다. POLY22는 그 바로 상부에 존재하는 게이트 전극이다. HOX1≥LOX1인 경우, T≥t의 관계를 성립시키는 것이 본 발명의 특징이다.
상기한 과제를 해결하는 위한 다른 수단으로서, 동일 기판 상에 복수 수준의 두께의 게이트 산화막을 구비하는 MOS 구조에서 막 두께 H의 게이트 산화막이 접촉하는 홈의 가장 급경사인 측벽 평면의 최상부를 향하여 막 두께 H의 게이트 산화막의 수평인 바닥부로부터 계속되는 경사면에 따른 길이를 D로 하고, 막 두께 L의 게이트 산화막이 접촉하는 홈의 측벽 평면의 최상부를 향하여 막 두께 L의 게이트 산화막의 수평인 바닥부로부터 계속되는 경사면에 따른 길이를 d로 할 때 H≥L 이면 D≥d의 관계가 성립한다.
여기에서 기판은 실리콘 기판, 산화막은 실리콘 산화막으로 할 수 있다.
도 3에서 그 의미를 설명한다. SUB31 상에 설치한 얕은 홈 소자 분리 영역과 게이트 절연막 HOX3이 접촉하는 얕은 홈 단부에서 얕은 홈의 가장 급경사인 측벽 평면의 최상부를 향하여 게이트 산화막의 바닥부가 경사진 영역의 길이를 D로 한다. GROXI31은 얕은 홈에 충전된 소자 분리용 실리콘 산화막이다. POLY31은 그 바로 상부에 존재하는 게이트 전극이다. SUB32 상에 설치된 얕은 홈 소자 분리 영역과 게이트 절연막 LOX3이 접촉하는 얕은 홈 단부에 있어서, 얕은 홈의 가장 급경사인 측벽 평면의 최상부를 향하여 게이트 산화막의 바닥부가 경사진 영역의 길이를 d로 한다. GROXI32는 얕은 홈에 충전된 소자 분리용 실리콘 산화막이다. POLY32는 그 바로 상부에 존재하는 게이트 전극이다. HOX1≥LOX1인 경우, D≥d의 관계를 성립시키는 것이 본 발명의 특징이다.
이와 같이, 게이트 산화막 두께에 대응하여 얕은 홈 단부의 구조를 다르게 하는 것이 본 발명의 개념이다. 이 개념은 게이트 절연막 형성이 화학적 기상 성장법에 의해 형성된 것이어도 통용한다. 게이트 절연막을 화학적 기상 성장법에 의해 형성하면, 열산화 공정에 기인하는 게이트 산화막의 국소적인 박막화를 피할 수 있다. 그러나 그대로는 얕은 홈 단부의 형상이 여전히 첨예하며 그 전계 집중에 대응하여 기판측의 곡률 반경을 설정해야만 하는 사정에는 변함이 없다. 따라서, 화학적 기상 성장법에 의해 형성된 게이트 절연막을 이용하여도 본 발명은 유효 또한 필요하다. 또한, 이들의 구조가 중요해지는 것은 도 1 내지 도 3에 개시된 바와 같은 MOS 구조를 이루는 영역에서이다. 즉, 얕은 홈 단부에 있어서, 그 바로 상부에 게이트 전극이 존재하는 것과 같은 구조에서 본 발명은 중요해진다.
본 발명을 실현하는 제조 수단은 실리콘 기판 상에 열산화 마스크층을 퇴적하는 공정, 소자 분리 구조를 형성하는 영역의 기판을 노출시키는 공정, 노출된 실리콘 기판 표면을 열산화하여 소자 분리 영역 단부에 버즈빅을 설치하는 공정, 열산화 마스크층의 측벽에 기판 에칭과 동시에 제거되는 재료로 이루어지는 스페이서를 형성하는 공정, 열산화 마스크층과 상기 스페이서를 마스크로 하여 기판 표면의 열산화막을 이방성 가공하는 공정, 노출된 실리콘 기판을 이방성 가공하여 얕은 홈을 형성하는 공정, 얕은 홈내부를 절연물로 완전히 충전하는 공정, 상기 충전물을 후퇴시켜서 앞의 열산화 마스크층을 노출시키는 공정, 열산화 마스크층을 제거하여 실리콘 기판을 노출시키는 공정, 노출된 기판 상에 제1 게이트 절연막을 형성하는 공정과, 일부 영역 상의 제1 게이트 절연물을 제거하여 다시 실리콘 기판을 노출시키는 공정, 상기 기판 표면에 제2 게이트 절연막을 형성하는 공정, 및 게이트 전극을 형성하는 공정으로 이루어진다. 제1 게이트 절연막의 막 두께는 제2 게이트 절연막보다도 두껍다.
본 발명의 얕은 홈 소자 분리 구조 및 그 제조 방법 상의 특징은, (A) LOCOS만의 소자 분리법과 병용하지 않는 것, (B) 얕은 홈 개구 마스크의 측벽에 설치된 스페이서의 재질을 기판과 동일 또는 기판 에칭 시에 동시에 제거되는 것으로 하는 것, 즉 얕은 홈 충전시에는 스페이서가 잔류하지 않게 하는 것이다. 상기한 제법 및 구조를 소자 분리 영역의 폭 길이, 면적에 따르지 않고 적용한다.
본 발명의 또 다른 구조 상의 특징은 얕은 홈 측벽과 기판 표면이 교차하는 각도에 있다. 상기 열산화 마스크층의 측벽에 설치한 스페이서의 막 두께와, 단부 버즈빅 형성을 위한 열산화막과의 관계에서 그것은 나타난다.
도 4의 (a) 내지 도 4의 (d)를 이용하여 문제점을 나타내고, 도 5의 (a) 내지 도 5의 (d)를 이용하여 그것을 해결하는 본 발명의 제조 방법을 나타낸다. 도 4의 (a)에 도시한 바와 같이, 열산화막 TOX4 상의 열산화 마스크층 LSIN4의 측벽에 스페이서 PSW4를 설치한다. PSW4의 LSIN4에 접하지 않는 측의 바닥부단이 열산화막 BOX4 바닥부가 수평이 된 영역의 바로 상측에 존재하도록 PSW4의 막 두께 tSWA를 설정한다. PSW4를 마스크에 BOX4를 절단하여 BBOX4로 하고(도 4의 (b)), 계속하여 얕은 홈을 형성하면 ∠A가 직각에 가까워진다(도 4의 (c)). 이러한 형상으로는 얕은 홈을 충전한 실리콘 산화막 GROXI4의 CMP 연마량이 너무 많아서 A점이 노출한 경우, 게이트 산화막 GOX4의 형성시에 기판이 첨예화하는 것은 피할 수 없다(도 4의 (d)). 한편, 도 5a에서는 스페이서 PSW5의 열산화 마스크층 LSIN5에 접촉하지 않은 측의 바닥부단이 열산화막 BOX5 바닥면이 경사져 있는 영역 바로 상측에 존재하도록, PSW5의 막 두께 tSWB를 설정하고 있다. 열산화막 TOX5 바로 상측에 LSIN5와 PSW5를 마스크로 하여, BOX5를 그 버즈빅 영역에서 절단하고 BBOX5를 형성한다(도 5의 (b)) . 계속해서 얕은 홈을 형성하면, 얕은 홈 내벽과 BBOX5 바닥부가 이루는 각도 ∠B는 둔각이 된다(도 5의 (c)). 이 상태라면, CMP의 과잉 연마로 B점이 노출하여도 게이트 산화막 TOX5 형성시의 기판 첨예화를 억제할 수 있다(도 5의 (d)). ∠B를 둔각으로 하는 형상을 발생하는 것이 얕은 홈 소자 분리 단부의 첨예화를 막기 위해서 필요하다. 여기까지는 스페이서의 형성을 포함하는 제조 방법을 상술하여 왔지만, 최종적으로 본 발명의 형상이 구현화할 수 있는 것이라면 상기 스페이서를 생략하는 것도 가능하다.
여기서 설명한 제조 수단은 본 발명을 실현하는 위한 예이다. 본 발명의 개념적 특징은 게이트 전극 바로 하부의 게이트 절연막 두께와 그에 접촉하는 얕은 홈 소자 분리 영역 단부의 형상의 관계에 있는 것을 이해하고자 한다. 앞에서 설명한대로 본 발명이 가장 중요해지는 반도체 장치는 게이트 산화막이 복수 수준 존재하는 불휘발성 기억 장치, 마이크로프로세서, 이들을 동일 기판 상에 형성한 반도체 장치, 및 DRAM 기억 소자와 마이크로프로세서를 동일 기판 상에 형성한 반도체 장치 등이다.
또한, 여기서 설명한 제조 방법은 본 발명의 얕은 홈 소자 분리 구조를 구현화하는데 적합하지만, 게이트 산화막 두께가 단일 수준인 경우에도 이용하는 것이 가능 또한 유효하다. 상기, CMP에 의한 과잉 연마의 문제는 게이트 산화막 두께가 단일 수준이라고 해도 해결해야만 하는 것이기 때문이다.
도 1은 본 발명의 특징을 나타내는 단면도.
도 2는 본 발명의 특징을 나타내는 단면도.
도 3은 본 발명의 특징을 나타내는 단면도.
도 4는 본 발명의 특징을 나타내는 단면도.
도 5는 본 발명의 특징을 나타내는 단면도.
도 6은 본 발명의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 제조 방법을 나타내는 단면도.
도 10은 본 발명의 제조 방법을 나타내는 단면도.
도 11은 본 발명의 제조 방법을 나타내는 단면도.
도 12는 반도체 불휘발성 기억 장치의 회로 블럭도.
도 13은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 14는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 15는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 16은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 17은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 18은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 19는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 20은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 21은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 22는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 23은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 24는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 25는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 26은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 27은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 28은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 29는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 30은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 31은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 32는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 33은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 34는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 35는 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 36은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 37은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 38은 본 발명을 이용한 반도체 불휘발성 기억 장치의 제조 공정을 나타내는 단면도.
도 39는 반도체 마이크로프로세서의 회로 블럭도.
도 40은 반도체 마이크로프로세서의 캐시 회로도.
도 41은 반도체 마이크로프로세서의 캐시 회로의 평면 배치도.
도 42는 본 발명을 이용한 DRAM 메모리 셀과 논리 연산 장치를 혼재한 반도체 집적 회로 장치의 단면도.
도 43은 본 발명을 이용한 NOR형 불휘발성 기억 소자의 메모리 셀 영역의 평면 배치도.
도 44는 본 발명을 이용한 DRAM 메모리 셀, 주변 회로 및 보호 소자를 포함하는 반도체 집적 회로 장치의 단면도.
도 45는 본 발명을 이용한 DRAM 메모리 셀과 논리 연산 장치를 혼재한 반도체 집적 회로 장치의 단면도.
도 46은 종래 기술을 이용하여 형성한 MOS 캐패시터의 게이트 산화막 터널 전류 특성도.
〈도면의 주요 부분에 대한 부호의 설명〉
SUB11, SUB12 : 실리콘 기판
GROX11, GROX12 : 소자 분리 얕은 홈내의 실리콘 산화막
HOX1, LOX1 : 게이트 산화막
POLY11, POLY12 : 게이트 전극
LSIN4 : 열산화 마스크층
BOX4 : 열산화막
PSW4 : 측벽 스페이서
BBOX4 : 얕은 홈 단부에 잔류하는 열산화막
GROXI4 : 얕은 홈 내에 충전된 산화막
GOX4 : 실리콘 기판 표면에 열 형성된 게이트 산화막
6GROX : 소자 분리 영역
본 발명은 소자 분리를 위한 얕은 홈 구조를 필요로 하는 반도체 집적 회로 장치 전반에 적용 가능하다. 이하, 본 발명의 요점을 2수준의 게이트 산화막 두께를 구비하는 MOS 트랜지스터의 단면도를 이용하여 설명한다.
도 6의 (a)는 이들의 MOS 트랜지스터의 평면도이다. 두꺼운 게이트 산화막을 구비하는 MOS 트랜지스터의 게이트 전극은 6FGH, 그 소스 및 드레인은 SDH, 얇은 게이트 산화막을 구비하는 MOS 트랜지스터의 게이트 전극은 6FGL, 그 소스 및 드레인은 SDL이다. SDH 및 SDL의 외측은 산화막 6GROX에서 소자 분리되어 있다. 개시된 단면 구조는 도 6의 (a)에 기재된 A-A'이다. 막 두께 등의 구체적 수치는 후술한 상세한 실시 형태를 개시할 때에 기재한다.
이하에 도 6의 (b) ∼ 도 11의 (c)에 의해 이 MOS 트랜지스터의 제조 공정을 설명한다.
우선, 실리콘 기판 6SUB 상에 열산화막 6OX를 형성하고 그 바로 상부에 질화실리콘막 6LSIN을 퇴적한다(도 6의 (b)). 포토 리소그래피와 드라이 에칭을 이용하여, 소자 분리 구조를 형성하는 영역의 6LSIN 및 6OX를 제거한다(도 6의 (c)).
노출한 6SUB 표면에 열산화막 6BOX를 설치한다(도 7의 (a)). 6LSIN 측벽에 폴리 실리콘으로 이루어지는 스페이서 6PSW를 형성한다(도 7의 (b)). 도 5의 (a) 내지 도 5의 (c)에서 설명한 바와 같이, 스페이서 바닥 단부가 BOX6의 바닥부가 경사져 있는 영역 상에 존재하도록 스페이서 길이를 결정한다. 그런데, 이방성 드라이 에칭에 의해 6BOX를 제거하여, 6SUB 표면을 노출시킨다. 6PSW 바로 하부의 BOX를 잔류시켜서 6BBOX로 한다(도 7 c).
6SUB에 얕은 홈 6CR을 형성한다. 6PSW는 동시에 제거된다(도 8의 (a)). 홈 내벽에 노출한 6SUB 상에 열산화막 6GROXT를 형성한다. 그 후, 실리콘 산화막 6GROX를 전면에 퇴적하고 6GR을 완전히 충전한다(도 8의 (b)). CMP 또는 드라이 에칭에 의해 6GR을 후퇴시켜서 6LSIN을 완전히 노출하게 한다(도 8의 (c)).
6LSIN을 열 인산으로 제거하고 6OX를 불산으로 제거한다. 6SUB가 노출한다(도 9의 (a)). 노출한 6SUB 상에 열산화막 6TOX를 형성한다(도 9의 (b)). 포토 레지스트 6TOXR을 이용하여 6TOX의 일부를 제거한다. 상기 제거 영역은 얇은 게이트 산화막을 형성하는 영역이며, 6TOX를 제거하지 않은 영역은 두꺼운 게이트 산화막을 형성하는 영역이다(도 9의 (c)).
6TOXR을 제거하여 앞의 6TOX 제거 영역 표면에 열산화막 6LOX를 형성한다. 이 때의 열산화에 의해 잔류되어 있던 6TOX는 재산화되며 더욱 두꺼운 6HOX로 변화한다(도 10의 (a)). 전면에 폴리 실리콘 6FG를 퇴적하고, 그 바로 상부에 실리콘 산화막 6FGCAP를 퇴적한다. 6FGCAP는 소스·드레인 형성용 불순물이 게이트 전극이 되는 6FG 중에 혼입하는 것을 막는 것이다. 6FG에는 폴리 실리콘실리사이드와의 적층막 또는 금속 등, 게이트 전극으로서 유용한 다른 재질을 이용하여도 지장은 없다(도 10의 (b)). 포토 리소그래피와 드라이 에칭을 이용하여 6FG와 6FGCAP를 가공하고 게이트 전극 6FGH 및 6FGL을 가공한다(도 10의 (c)).
최종 단면도(도 10의 (c))에는 도 1 내지 도 3에서 설명한 얕은 홈 단부의 구조가 구현화되어 있다. 즉, 6FGH 아래에 존재하는 얕은 홈 단부의 기판각의 라운딩 R은 6FGL 아래에 존재하는 얕은 홈 단부의 기판각의 라운딩 r보다도 커지고 있다. 또는 6FGH 바로 하부의 게이트 산화막 하단과 얕은 홈 측벽과 잔류 산화막 하단의 교점의 단차 T는 6FGL의 게이트 산화막의 하단과, 얕은 홈 측벽과 잔류 산화막 하단의 교점의 단차 t보다 커지고 있다. 또는 6FGH 바로 하부의 게이트 산화막 하단이 얕은 홈 측벽 최상부에 경사진 영역의 길이 D는 6FGL 바로 하부의 게이트 산화막 하단이 얕은 홈 측벽 최상부로 경사하는 영역의 길이 d보다 커지고 있다.
여기서 개시한 제조 방법이 본 발명의 구조를 구현할 수 있는 요점은 6BBOX의 초기 형상 및 게이트 산화막을 두꺼운 순서로 형성한다는 순서에 있다. 얕은 홈 단부 기판의 라운딩, 또는 얕은 홈 측벽과 잔류 산화막 하단의 교점의 단차, 또는 게이트 산화막 하단이 얕은 홈 측벽 최상부로 경사하는 영역의 길이는 도 7의 (c)에서 최대이다. 그 값은 6BBOX의 형상으로 결정된다. 이 후의 공정에서 세정을 거칠 때마다 6BBOX는 후퇴하고 열산화를 거칠 때마다 기판은 후퇴한다. 따라서, 6BBOX에 의한 형상 효과의 필요성이 높은 순서 즉, 두꺼운 게이트 산화막으로부터 먼저 형성하면, 본 발명의 얕은 홈 소자 분리 구조가 구현할 수 있는 것이다.
도 11에서 상기 도 6 내지 도 10에서 설명한 제조 방법을 약간 변경한 다른 제조 방법을 설명한다.
전술한 도 8의 (a)와 동일한 공정의 단면도가 도 11의 (a)이다. 이 단계에서 도 8의 (a) 중의 6BBOX에 상당하는 6BBOX2를 측방 및 상부면에서부터 등방성 제거하는(도 11의 (b)) 제거로는 불산을 이용하는 것이 좋다. 주의해야만 하는 것은, 6BBOX2의 측벽을 노출하기 전에 6BBOX2 제거하는 것은 피해야만 하는 것이다. 측방이 노출되어 있지 않으면 불산에 노출되는 시간은 그것만큼 길게 하지 않을 수 없다. 그러면 6OX2까지 침식되며 미세한 치수로 가공되고 있는 열산화 마스크층 LSIN62가 박리될 가능성이 있기 때문이다. 6BBOX2를 제거한 후는 홈 내를 산화하여 얕은 홈 내부의 충전(도 11의 (c))을 행한다. 그 이후는 도 8의 (c) 이후와 완전히 동일하며, 도 11의 (d)로써 MOS 구조를 완성한다. 얕은 홈 단부 기판측의 형상이 본 발명이 되는 것을 이해되고자 한다.
도 12는 불휘발성 반도체 기억 장치의 회로 블럭도이다. 외부로부터 어드레스 및 데이타가 입력되는 입력 버퍼 IPB, 컬럼(column) 어드레스 디코더 DEC, 로우(row) 어드레스 디코더 RDEC1 및 RDEC2, 메모리 어레이 MEM1 및 MEM2, wpdj 게이트의 트랜스퍼·게이트군 CGA1, CGE1, CGA2 및 CGE2용 전압 변환 회로 TRN1 및 TRN2, 비트선 프리차지 회로(precharge) BPC1 및 BPC2, 센스 회로 SA1 및 SA2, 출력 버퍼 OPB로 구성되고 있다.
그런데, 제어 게이트에는 20V 정도의 고전압을 걸 필요가 있고, TRN1 및 TRN2는 이를 위한 전압 발생 회로이다. 그것을 받는 트랜스퍼 게이트군 CGA1, CGE1, CGA2 및 CGE2도 고전압을 처리한다. 따라서, TRN1, TRN2, CGA1, CGE1, CGA2 및 CGE2는 두꺼운 게이트 산화막을 구비하는 MOS 트랜지스터가 필요해진다. 이들의 MOS 트랜지스터와 그 이외의 회로군을 구성하는 MOS 트랜지스터의 비교에서, 각각의 게이트 산화막이 접하는 얕은 홈 단부를 전술한 형상으로 설정하는 것이 본 발명이다.
이하 도 13 ∼ 도 38은 도 12에서 도시한 장치의 제조 공정 단면도이다.
도 12 중의 VV' 및 WW'는 CG1A 및 DEC의 파단 영역을 나타내고, 각각은 도 13 내지 도 38에서 개시되는 두꺼운 게이트 산화막을 구비하는 MOS 트랜지스터 및 얇은 게이트 산화막을 구비하는 MOS 트랜지스터의 단면도에 대응한다. 도 12 중 XX' 및 YY'는 메모리 어레이의 데이타선 방향 및 워드선 방향의 파단 개소를 나타내며, 도 13 내지 도 38에서 개시되는 메모리 셀 영역 단면도에 대응한다. 도 22에 대응하는 것을 기재한다.
도 13 내지 도 38을 이용하여, 상기 NAND형 불휘발성 기억 장치의 제조 방법을 이 단면도를 이용하여 설명하지만 그 때에 제시되는 수치로써 발명의 범위를 한정할만한 것이 아닌 것을 이해하여야 한다. MOS 트랜지스터의 게이트 산화막 두께는 두꺼운 것으로 40나노미터, 얇은 것으로 15나노미터, 메모리 셀의 터널 산화막으로 10나노미터를 상정하였다.
우선, n형 실리콘 기판 NSUB 상에 두께 15나노미터의 패드 열산화막 POX를 형성하고, 그 바로 상부에 두께 250나노미터의 질화 실리콘막 LSIN을 퇴적한다(도 13). 포토 리소그래피를 이용하여 형성한 레지스트 LRES를 마스크로 하고, 드라이 에칭 기술을 이용하여 소자 분리 구조를 형성하는 영역만의 LSIN 및 POX를 제거한다(도 14). LRES를 제거하여 세정을 거친 후에 열산화막 BOX를 형성한다(도 15). BOX의 막 두께는 100 나노미터 이하로 설정한다. 여기까지의 공정에서 BOX는 종래의 LOCOS 소자 분리막과 마찬가지로 형성되어 있지만, BOX 단독으로 소자 분리 기능을 갖게 할 필요는 없다.
그런데, BOX 형성 후에 LSIN 측벽에 폴리 실리콘으로 이루어지는 스페이서(spacer) SWP를 형성한다. 도 5의 (a) 내지 도 5의 (d)에서 상술한대로 SWP 바닥 단부가, BOX 바닥부가 경사져 있는 영역 상부에 존재하도록 SWP 막 두께를 설정한다. 본 실시 형태에서는 그 막 두께를 40나노미터로 한다(도 16). SWP 형성 후, 표면에 노출되고 있는 BOX를 이방성 드라이 에칭으로 제거하고 NSUB를 노출시킨다. BOX의 에칭 시에는 LSIN도 후퇴하고, LSIN 막 두께는 190나노미터 전후가 된다. SWP는 거의 후퇴하지 않고서 잔류한다. SWP 바로 하부에 잔류한 BOX의 일부를 BBOX로 한다(도 17). 이방성 드라이 에칭에 의해, NSUB에 소자 분리용 얕은 홈 GR을 개구한다. 그 깊이를 350나노미터로 한다. SWP의 높이는 LSIN(190나노미터)과 POX의 막 두께(15나노미터)의 합 즉, 205나노미터이기 때문에, 350나노미터의 얕은 홈 형성시에 동시에 제거된다(도 18).
CR 내벽에 노출한 NSUB 표면을 열산화하고 GROXT로 한다. 그 막 두께를 15 나노미터로 한다. 이 후, 전면에 실리콘 산화막 GROXI를 퇴적하고, GR 내를 완전하게 충전한다. 퇴적막 두께는 600나노미터로 한다. GROXI 퇴적에는 일반적인 화학적 기상 성장법, 오존 분위기 중에서 유기 재료로부터 형성한 실리콘 산화막을 이용하는 방법 또는 고밀도 플라즈마 중에서 실리콘 산화막을 퇴적하는 방법 등이 유용하다(도 19). 계속해서, CMP를 이용하여 LSIN의 표면이 노출하기까지 전면을 연마한다(도 20).
노출한 LSIN을 열 인산으로 완전히 제거하면, POX가 표면에 노출된다(도 21). 포토 레지스트를 마스크로 하는 공지의 이온 주입 기술에 의해, MOS 트랜지스터의 웰(well)을 형성한다. NWH는 두꺼운 게이트 산화막을 구비하는 p형 MOS 트랜지스터 PMOSH의 n웰, PWH는 두꺼운 게이트 산화막을 구비하는 n형 MOS 트랜지스터 NMOSH의 p웰이다. NWL은 얇은 게이트 산화막을 구비하는 p형 MOS 트랜지스터 PMOSL의 n웰, PWL은 얇은 게이트 산화막을 구비하는 n형 MOS 트랜지스터 NMOSL의 p웰이다. PWC는 메모리 셀 영역의 p형 웰이다(도 22).
전면의 POX를 일단 제거하고, 다음에 열산화를 행하여 NSUB 표면에 열산화막 FTOX를 형성한다. FTOX의 막 두께는 10나노미터로 한다. FTOX 바로 상부에 두께 150나노미터의 폴리 실리콘 FGP를 퇴적한다(도 23). 다음에, 포토 레지스트 CRES1을 마스크로 하여, 이방성 드라이 에칭으로 메모리 셀군의 데이타선 방향으로 FGP 및 FTOX를 가공하고, 연속하여 NSUB에 메모리 셀용 얕은 홈 CGR을 형성한다. CGR의 깊이를 350나노미터로 한다(도 24).
CRES1을 완전히 제거한 후, CGR 내벽에 노출한 NSUB의 표면에 열산화막 CGROXT를 형성한다. 그 막 두께를 10나노미터로 한다. 전면에 실리콘 산화막 CGROXI를 퇴적하고, 얕은 홈 CCR을 완전하게 충전한다. CGR의 폭은 다른 MOS 트랜지스터가 형성되는 영역보다도 좁으므로, CGROXI의 퇴적막 두께는 GROXI보다도 얇은 400나노미터로 한다. 그 재질은 GROXI에 준하거나 또는 열유동성이 높은 BPSG(Boron Phosphorus Silicate Glass)를 이용하여도 좋다(도 25). 단지, BPSG를 이용할 때는 CGROXT와 CGROXI 간에 불순물을 포함하지 않은 막 두께 100 나노미터 정도의 실리콘 산화막을 통할 필요가 있다(도면은 생략). 드라이 에칭을 이용하여 메모리 셀 영역의 FGP가 노출하기까지 CGROXI를 후퇴시킨다(도 26).
표면을 세정한 후, 전면에 다결정 실리콘 층간 절연막 IPOLY를 퇴적한다. 막 두께는 15나노미터로 한다(도 27). 메모리 셀 영역을 레지스트 MRES로 덮고 그 영역 이외의 IPOLY, FGP 및 FTOX를 제거한다(도 28).
MRES를 제거한 후, FTOX를 제거한 영역에 열산화막 TOX를 형성한다. 그 막 두께를 30나노미터로 한다(도 29). 얇은 게이트 산화막을 형성하고자 하는 영역의 FTOX만을 TRES를 마스크로 하여 제거한다(도 30).
TRES를 제거한 후, NSUB가 노출된 영역에 막 두께 15나노미터의 열산화막 LOX를 형성한다. 이 때, 제거되지 않고서 잔류하고 있던 TOX는 재산화를 받아서 막 두께 40나노미터의 열산화막 HOX로 변화한다(도 31). 전면에 3×10의 20승의 인을 포함하는 폴리 실리콘 SG를 100나노미터 퇴적하고, 그 바로 상부에 실리콘 산화막 SGCAP를 100나노미터 퇴적한다. SGCAP는 각 MOS 트랜지스터의 소스 드레인 형성용 이온 주입에 있어서 불순물이 SG 내부에 혼입하지 않도록 하기 위한 것이다(도 32).
포토 레지스트 SGRES를 마스크로 하여, SGCAP 및 SGCAP를 이방성 드라이 에칭 가공한다(도 33). 일단, SGRES를 제거하고 메모리 셀 영역 이외를 CRES2로 덮는다. 그 후, CRES2를 마스크로 하여 노출하고 있는 IPOLY 및 FGP를 이방성 드라이 에칭 가공한다(도 34) .
이온 주입에 의해, 각 트랜지스터의 소스 및 드레인을 형성한다. PHSD1은 PMOSH의 p형 소스 및 드레인, NHSD1은 NMOSH의 n형 소스 및 드레인, PLSD1은 PMOSL의 p형 소스 및 드레인, NLSD1은 NMOSL의 n형 소스 및 드레인이다. CSD는 메모리 셀의 n형 소스 및 드레인이다(도 35).
게이트 전극 측벽에, 실리콘 산화막으로 이루어지는 스페이서 SWOX를 형성한다. PLSD2 및 NLSD2는 각각 PMOSL 및 NMOSL의 고농도(저저항) 확산층이며, SWOX를 마스크로 한 이온 주입에 의해 형성된다. PHSD2는 PMOSH의 p형 고농도(저저항) 확산층으로, 그 접합 깊이는 PHSD1의 그것보다도 깊다. NHSD2는 NMOSH의 n형 고농도(저저항) 확산층으로, 그 접합 깊이는 NHSD1의 그보다도 깊다. PHSD2, NHSD2 모두 게이트 전극의 측벽 스페이서에 의한 자기 정합 이온 주입을 이용하지 않고, 레지스트 마스크로 영역을 규정하였다. 즉, 마스크에 의한 오프셋형 확산층으로 하고 있다. 여기서 상정하고 있는 PMOSH 및 NMOSH는 20볼트 전후의 고전압 하에서의 구동을 전제로 하고 있으며, 충분한 확산층 오프셋 길이를 확보해야만 하기 때문이다(도 36). 불순물 활성화를 위한 열처리는 질소 분위기 중에서 처리 온도 800도 내지 900도로 행한다. 모든 이온을 주입한 후에 일괄하여 열처리를 행할지 또는 적절하게 분할하여 행할지는 형성하는 트랜지스터의 특성과의 균형으로 설정하면 좋다.
전면에, 불순물을 포함하지 않은 실리콘 산화막 MOX1을 100나노미터 퇴적한다. 그 바로 상부에 MOX2(재질은 BPSG)를 350나노미터 퇴적하여, 질소 분위기, 850도, 20분의 열처리를 실시한다. MOX1은 MOX2로부터 트랜지스터로의 불순물 확산을 막는 역할을 가진다. 또한, MOX2는 다른 실리콘 산화막을 이용할 수도 있지만, 트랜지스터의 보호를 위해서는 통상의 화학적 기상 성장법에 의한 실리콘 산화막 MOX1을 통하는 것이 바람직하다(도 37). 포토 리소그래피와 드라이 에칭에 의해 MOX1 및 MOX2를 천공하고, 제1 배선층 M1을 이용하여 원하는 확산층 또는 웰을 서로 접속한다(도 38). 회로 형성에는 더욱 배선층이 필요해지지만, 본 발명의 주지로부터 벗어나므로, 단면도 개시는 도 38까지는 멈춘다.
또한, 도 13 내지 도 38은 불휘발성 기억 장치 그 자체를 개시하였지만, 얇은 산화막을 구비하는 MOS 트랜지스터, PMOSL 및 NMOSL을 이용하여, 논리 연산을 행하는 회로를 구성하는 것이 가능하다. 즉, 불휘발성 기억 장치 및 연산 장치를 동일 기판 상에 집적하는 것이 가능해진다. 제조 방법은 도 13 내지 도 38에 준하므로 도면은 생략하지만, 그와 같은 반도체 장치에 본 발명을 이용하는 것은 매우 유익하다.
또한, 불휘발성 반도체 장치에는 상기 「NAND형」 이외에도, 「NOR형」, 「D1NOR형」, 「컨택트리스(contactless) 어레이형」, 「스플리트(split) 게이트형」 등이 존재하지만, 정보의 기록 또는 소거를 위해서 고전압을 필요로 하는 점에서는 마찬가지이다. 따라서, 게이트 산화막은 복수 수준 필요해진다. 상기 형태의 경우라도 본 발명의 홈 소자 분리 구조의 적용은 가능하며 또한 유익하다.
도 39는 마이크로프로세서의 간단한 회로 블럭도이다. 외부로부터의 어드레스 및 데이타의 입력을 받는 I/O 버퍼, 그 신호를 변환하는 외부 버스 I/O, 데이타 및 명령의 저장용 메모리인 캐시, 캐시를 컨트롤하는 MMU/TLB, 그리고 주연산을 담당하는 CPU 코어로 구성되고 있다. 프로세서에는 높은 동작 속도와 함께 낮은 소비 전력을 구할 수 있다. 저소비 전력화를 위해서는 동작 전압을 내리는 것이 바람직하다. 프로세서 내부에서는 동작 속도를 유지할 수 있는 범위에서 전원 전압을 내리는 설계가 된다. 따라서, 그에 적당한 얇은 게이트 산화막을 구비하는 MOS 트랜지스터가 필요해진다. 한편, 외부 버스의 동작 전압은 시스템 전체의 규격으로 결정되므로, 내부 동작 전압과 같이 자유롭게는 내려가지 않는 것이 보통이다. 그 때문에, 외부 버스의 신호를 직접 교환하는 I/O 버퍼에는 외부 버스가 높은 동작 전압에 대응한 소자 즉, 두꺼운 게이트 산화막을 구비하는 MOS 트랜지스터를 필요로 한다. 본 발명을 이용한 얕은 홈 소자 분리 구조에 의해, I/O 버퍼에 이용되는 MOS 트랜지스터의 게이트 전극 바로 하부의 얕은 홈 단부 기판측의 과도의 라운딩 R을, CPU 코어에 이용되는 MOS 트랜지스터의 라운딩 r보다도 크게 설정하면, 각각의 MOS 트랜지스터에 필요한 게이트 내압을 확보할 수 있다.
또한, 상기 마이크로 프로세서에서 I/O 버퍼 이외에 두꺼운 게이트 산화막을 구비하는 MOS 트랜지스터가 사용될 가능성이 있는 것은 캐시이다.
도 40에 그 회로도를 나타낸다. 일반적으로 마이크로 프로세서의 캐시의 기억 소자 단위는 기판 상의 MOS 트랜지스터 6개로 이루어진다. 즉, 부하용 p형 MOS 트랜지스터 Qpr1 및 Qpr2, 구동용 n형 MOS 트랜지스터 Qnd1 및 Qnd2, 선택용 n형 MOS 트랜지스터Qt1 및 Qt2이다. WL은 워드선, BL 및 BL-은 비트선, Vcc 및 Vss는 전원이다(Vcc〉Vss).
도 41은 이 회로를 반도체 장치 상에 배치한 예의 평면도이다. 1점 쇄선 X1 및 X2는 상하 방향의 거울상 반전 경계, 1점 쇄선 Y1 및 Y2는 좌우 방향의 반복 경계선을 나타낸다. 도 41에서는 얕은 홈과 소자 영역의 경계선, 게이트 전극 및 웰만을 나타내었다. 본 발명을 이용하여 캐시에 이용되는 MOS 트랜지스터의 게이트 전극 바로 하부의 얕은 홈 단부(도면 중에서는 영역 F에서 대표시키고 있다)에서의 기판측 각의 라운딩 반경 R을 CPU 코어에 이용되는 MOS 트랜지스터의 게이트 전극 바로 하부의 얕은 홈 단부에서의 기판 양각의 라운딩 반경 r보다도 크게함으로서 양쪽의 MOS 트랜지스터에서 필요한 게이트 내압을 확보할 수 있다.
또한, 상기 마이크로프로세서의 실시 형태에서 본 발명의 특징을 얕은 홈 단부의 기판측의 각의 라운딩 반경으로 나타내었지만, 도 2에서 설명한 특징에 따라서, I/O 버퍼 또는 캐시를 구성하는 MOS 트랜지스터의 게이트 산화막 바닥부와 얕은 홈 측벽 최상부의 단차 T와, CPU 코어를 구성하는 MOS 트랜지스터의 게이트 산화막 바닥부와 얕은 홈 측벽 최상부와의 단차 t 간의 관계가, T≥t라 해도 좋다.
도 42는 DRAM과 논리 회로를 동일 기판 상에 혼재한 반도체 장치의 단면 구조를 간단하게 나타낸 것이다. 상기 구조는 메모리 셀부와 주변 회로·논리부로 크게 구별되어 있다. p형 실리콘 기판 PSUB 내에 메모리 셀 영역 분리용 n형층 NISO, 메모리 셀용 p형 웰 PWELLC, 주변 회로·논리부 p형 MOS 트랜지스터용 n형 웰 NWELL, 동일 n형 MOS 트랜지스터용 p형 웰 PWELL이 설치되고 있다. 얕은 홈 소자 분리 구조는 도 13 내지 도 38에서 개시한 것과 동일하다. 얕은 홈 단부에 존재하는 열산화막은 메모리 셀 영역 내에서는 CBBOX, 주변 논리부에서는 MBBOX이다. 메모리 셀 영역의 게이트 산화막은 COX, 주변 논리부는 MOX이다. 게이트 전극 FG는 폴리 실리콘과 금속으로 이루어지는 적층 구조이다. 메모리 셀의 n형 소스 및 드레인은 CSD, 주변 논리부의 p형 MOS 트랜지스터의 소스 및 드레인은 PSD1 및 PSD2로 이루어지는 LDD 구조, 동일 p형 MOS 트랜지스터의 소스 및 드레인은 NSD1 및 NSD2로 이루어지는 LDD 구조이다. 양쪽의 소스 및 드레인 상부면에는 실리콘 또는 금속으로 이루어지는 저저항층 SDR을 피착한다. 메모리 셀의 비트선은 BL, FG와 소스 및 드레인을 국소적으로 배선하는 층은 M0과 플러그 P1, 메모리 셀의 용량 소자는 CAP, M0으로 향하여 개구된 컨택트·홀에 충전된 플러그층은 P2, 배선층은 M1이다.
주변 논리부는 고속 동작이 요구되기 때문에, MOX는 얇다. 한편, DRAM 메모리 셀에서는 누설 방지의 목적으로 COX를 두께로 설정하는 것이 요구된다. 따라서, COX〉MOX가 된다. 이러한 막 두께차에 대응하여 CBBOX와 MBBOX의 형상을 도 1 또는 도 2와 같이 다르게 하고 있는 점에 본 발명이 이용되는 것을 이해해야 한다. 입출력 신호선에 설치된 보호 소자의 취급은 DRAM에 준한다.
도 43에 NOR형 불휘발성 기억 소자의 메모리 셀의 평면 배치를 나타낸다. 도면에는 CNY0, CNY1, CNY2 및 CNY3의 4개의 기억 소자가 포함되고 있다. NORISO는 얕은 홈 소자 분리 영역, NORCG는 기억 소자의 제어 게이트, NORCNT는 기억 소자의 확산층으로부터 전위를 인상하는 컨택트 홀, NORM1은 NORCNT를 통하여 기억 소자의 확산층에 접속된 배선층이다. 이 평면도에서는 부유 게이트 전극 NORFG는 NORCG의 바로 하부에 숨어 있으며, 도 43에서는 그 존재 개소를 나타내고 있는 것에 유의하고자 한다. PP' 및 QQ'의 단면도를 다음에 개시하는 도 44에 이용하여 본 발명의 실시 형태를 설명한다.
도 44는 제1 배선층 가공까지 종료한 NOR형 불휘발성 기억 장치의 단면 구조이다. 공정은 NAND형에 준하는 것으로 하고 상세한 공정 개시는 생략한다. 주변 회로부는 제어 게이트를 구동하기 위한 높은 전압을 취급하는 p형 MOS 트랜지스터 PMOSHN, 동일 n형 MOS 트랜지스터 NMOSHN, 어드레스 발생 등의 논리를 취급하는 저전압용 p형 MOS 트랜지스터 PMOSLN, n형 MOS 트랜지스터 NMOSLN으로 이루어진다.
메모리 셀 영역에는 도 43에서 도시한 PP' 및 QQ' 단면을 나타낸다. CNY0 내지 CNY3으로 표기된 4개의 메모리 셀 내에서, PP'의 단면에 나타나는 메모리 셀은 CNY1, CNY2, QQ'의 단면에 나타나는 메모리 셀은 CNY2, CNY3이 된다. 기호를 설명한다. N형 실리콘 기판 NSUBR, 두꺼운 게이트 산화막을 구비한 p형 MOS 트랜지스터 PMOSHR의 n웰 NWHR, 두꺼운 게이트 산화막을 구비한 n형 MOS 트랜지스터 NMOSHR의 p웰 PWHR, 얇은 게이트 산화막을 구비한 p형 MOS 트랜지스터 PMOSLR의 n웰 NWLR, 얇은 게이트 산화막을 구비한 n형 MOS 트랜지스터 NMOSLR의 p웰 PWLR, 메모리 셀 영역의 p웰 PWCR, 얕은 홈 소자 분리 영역 NORISO, 메모리 셀의 터널 산화막 TOXMR, 주변 회로가 얇은 게이트 산화막 TOXLR, 주변 회로의 두꺼운 게이트 산화막 TOXHR, TOXMR에 접하는 NORISO에 단부에 존재하는 버즈빅형의 열산화막 CBBOXR, TOXLR에 접하는 NORISO 단부에 존재하는 버즈빅형의 열산화막 LBBOXR, TOXHR에 접하는 NORISO 단부에 존재하는 버즈빅형의 열산화막 HBBOXR, 메모리 셀의 부유 게이트 NORFG, 메모리 셀의 제어 게이트 NORCG, 메모리 셀의 확산층 CSDR, TOXHR을 게이트 산화막으로 하는 p형 MOS 트랜지스터의 고농도 소스 및 드레인 PHSD1R, LDD 소스 및 드레인 PHSD2R, TOXHR을 게이트 산화막으로 하는 n형 MOS 트랜지스터의 고농도 소스 및 드레인 NHSD1R, LDD 소스 및 드레인 NHSD2R, TOXLR을 게이트 산화막으로 하는 p형 MOS 트랜지스터의 고농도 소스 및 드레인 PLSD1R, LDD 소스 및 드레인 PLSD2R, TOXLR을 게이트 산화막으로 하는 n형 MOS 트랜지스터의 고농도 소스 및 드레인 NLSD1R, LDD 소스 및 드레인 NLSD2R, 제1 배선층 M1R이 있다.
TOXLR, TOXHR, TOXMR의 막 두께의 대소 관계는 이들을 게이트 산화막으로서 사용하는 MOS 트랜지스터의 전압, 신뢰성 등을 가미하여 결정된다. 본 발명을 이용하며, 이들 게이트 산화막 두께의 대소에 따라서 CBBOXR, LBBOXR 및 HBBOXR에 의한 NORISO 단부 형상을 설정한다.
불휘발성 반도체 장치에는 상기 「NAND형」이나 「NOR형」 이외에도 「DiNOR형」, 「컨택트리스 어레이형」, 「스플리트 게이트형」 등이 존재하지만, 정보의 기록 또는 소거를 위해서 고전압을 필요로 하는 점에서는 마찬가지이다. 따라서, 게이트 산화막은 복수 수준 필요해진다. 어느 형태의 경우라도 본 발명의 홈 소자 분리 구조의 적용은 가능 또는 유익하다.
도 45는 DRAM을 제1 배선층까지 제조한 단면 구조이다. 기재한 구조는 메모리 셀 영역, 주변 회로 영역 및 보호 소자로 크게 구별된다. p형 실리콘 기판 PSUBD 내에 메모리 셀 영역 분리용 n형층 NISOD, 메모리 셀용 p형 웰 PWELLCD, 주변 회로 영역의 p형 MOS 트랜지스터용 n형 웰 NWELLD, 동일 n형 MOS 트랜지스터용의 p형 웰 PWELLD가 설치되고 있다. 얕은 홈 소자 분리 구조 DISO는 도 8의 (a) 내지 도 8의 (c)에 개시한 것과 동일하다.
얕은 홈 단부에 존재하는 열산화막은 메모리 셀 영역 내에서는 CBBOXD, 주변 회로 영역은 MBBOXD, 보호 소자 영역은 GBBOXD이다. 메모리 셀 영역의 게이트 산화막은 COXD, 주변 회로 영역은 MOXD, 보호 소자는 GOXD이다. 게이트 전극 FGD는 폴리 실리콘과 금속으로 이루어지는 적층 구조이다. 메모리 셀의 n형 소스 및 드레인은 CSDD, 주변 회로 영역의 p형 MOS 트랜지스터의 소스 및 드레인은 PSD1D 및 PSD2D로 이루어지는 LDD 구조, 동일 p형 MOS 트랜지스터의 소스 및 드레인은 NSD1D 및 NSD2D로 이루어지는 LDD 구조이다. 메모리 셀의 비트선은 BLD, FGD와 소스 및 드레인을 국소적으로 배선하는 층은 M0D와 플러그 P1D, 메모리 셀의 용량 소자는 CAPD, M0D로 향하여 개구된 컨택트 홀에 충전된 플러그층은 P2D, 배선층은 M1D이다.
제조 비용을 고려하면, 기억 소자 영역이나 주변 논리부에 이용하는 MOS 트랜지스터의 게이트 산화막 두께를 같게 하는 경우도 있지만, 보호 소자에 이용하는 게이트 산화막 두께까지 동일하게 할 수는 없다. 주변 회로나 기억 소자 영역에 공급되는 것과 같이 얇은 게이트 산화막으로서는 순간적인 고전압 노이즈에 견딜 수 없으며, 보호 소자 그 자체가 파괴되게 되기 때문이다. 따라서, 보호 소자에는 두꺼운 게이트 산화막이 필요해지며 칩 내부의 게이트 산화막에는 복수의 막 두께 수준이 혼재하게 된다. 본 발명을 적용하고, 보호 소자의 게이트 전극에 접하는 얕은 홈 소자 분리 단부의 형상을 개선하면, 그 게이트 내압을 높게 유지할 수 있다. 여기서는 DRAM을 예로 들었지만, 다른 모든 반도체 장치에서의 보호 소자에 대해서도 마찬가지이다.
게이트 산화막 두께를 복수 수준 설치하여도 각각의 게이트 산화막에 필요한 내압을 확보할 수 있다. 따라서, 얕은 홈 소자 분리 구조의 본래의 이점인 소자의 고집적화 및 칩면적의 축소화를 실현함과 함께, 반도체 집적 회로 내의 MOS 트랜지스터를 원하는 전압으로 구동할 수 있다. 본 발명은 소자 분리 구조를 필요로 하는 반도체 장치 모두에 적용 가능하다.

Claims (34)

  1. 반도체 장치에 있어서,
    동일 기판 상에 복수 수준의 두께를 갖는 게이트 산화막을 구비하는 MOS 구조를 구비하고,
    막 두께 H의 상기 게이트 산화막과 접하는 홈의 단부 기판측의 곡률 반경 R과, 막 두께 h의 상기 게이트 산화막과 접하는 홈의 단부 기판측의 곡률 반경 r 간에, H≥h이면 R≥r의 관계가 성립하는 반도체 장치.
  2. 반도체 장치에 있어서,
    동일 기판 상에 복수 수준의 두께를 갖는 게이트 산화막을 구비하는 MOS 구조를 구비하고,
    막 두께 H의 상기 게이트 산화막이 접하는 홈의 가장 급경사인 측벽 평면의 최상부와 막 두께 H의 상기 게이트 산화막의 바닥부의 단차를 T로 하고, 막 두께 L의 상기 게이트 산화막이 접하는 홈의 가장 급경사인 측벽 평면의 최상부와 막 두께 L의 상기 게이트 산화막의 바닥부의 단차를 t로 할 때, H≥h이면 T≥t의 관계가 성립하는 반도체 장치.
  3. 반도체 장치에 있어서,
    동일 기판 상에 복수 수준의 두께를 갖는 게이트 산화막을 구비하는 MOS 구조를 구비하고,
    막 두께 H의 상기 게이트 산화막이 접하는 홈의 가장 급경사인 홈 측벽 평면의 최상부를 향하여 막 두께 H의 상기 게이트 산화막의 수평인 바닥부로부터 계속되는 경사면에 따른 길이를 D로 하고, 막 두께 L의 상기 게이트 산화막이 접하는 홈의 가장 급경사인 측벽 평면의 최상부를 향하여 막 두께 L의 상기 게이트 산화막의 수평인 바닥부로부터 계속되는 경사면에 따른 길이를 d로 할 때, H≥L이면 D≥d의 관계가 성립하는 반도체 장치.
  4. 반도체 장치의 제조 방법에 있어서,
    실리콘 기판 상에 열산화 마스크층을 퇴적하는 공정,
    소자 분리 구조를 형성하는 영역의 기판을 노출시키는 공정,
    노출된 상기 실리콘 기판 표면을 열산화하여 소자 분리 영역 단부에 버즈빅(bird's beak)을 설치하는 공정,
    상기 열산화 마스크층의 측벽에 기판 에칭과 동시에 제거되는 재료로 이루어지는 스페이서(spacer)를 형성하는 공정,
    상기 열산화 마스크층과 상기 스페이서를 마스크로 하여 기판 표면의 열산화막을 이방성 가공하는 공정,
    노출된 상기 실리콘 기판을 이방성 가공하여 홈을 형성하는 공정,
    상기 홈 내부를 절연물로 완전하게 충전하는 공정,
    상기 충전물을 후퇴시켜서 상기 열산화 마스크층을 노출시키는 공정,
    상기 열산화 마스크층을 제거하여 실리콘 기판을 노출시키는 공정,
    노출된 상기 기판 상에 제1 게이트 절연막을 형성하는 공정,
    일부 영역 상의 상기 제1 게이트 절연막을 제거하여 다시 상기 실리콘 기판을 노출시키는 공정,
    상기 제1 게이트 절연막을 제거하여 노출된 상기 기판 표면에 제2 게이트 절연막을 형성하는 공정, 및
    게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 게이트 산화막의 완성막 두께가, 상기 제2 게이트 산화막의 완성막 두께보다 두꺼운 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 스페이서의 열산화 마스크층에 접하지 않는 측의 바닥부단이 상기 버즈빅의 바닥면이 경사져 있는 영역 상에 존재하도록 설정하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 스페이서를 얕은 홈 충전 개시 시에는 잔류시키지 않는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 버즈빅을 홈 개구 후에 등방적으로 제거하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 스페이서를 얕은 홈 충전 개시 시에는 잔류시키지 않는 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 버즈빅을 홈 개구 후에 등방적으로 제거하는 반도체 장치의 제조 방법.
  11. 제4항에 있어서,
    상기 스페이서의 재질을 실리콘막으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 게이트 산화막의 완성막 두께가 상기 제2 게이트 산화막의 완성막 두께보다 두꺼운 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 스페이서의 열산화 마스크층에 접하지 않는 측의 바닥부단이 상기 버즈빅의 바닥면이 경사져 있는 영역 상에 존재하도록 설정하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 스페이서를 얕은 홈 충전 개시 시에는 잔류시키지 않는 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 버즈빅을 홈 개구 후에 등방적으로 제거하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 스페이서를 얕은 홈 충전 개시 시에는 잔류시키지 않는 반도체 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 버즈빅을 홈 개구 후에 등방적으로 제거하는 반도체 장치의 제조 방법.
  18. 반도체 장치의 제조 방법에 있어서,
    실리콘 기판 상에 열산화 마스크층을 퇴적하는 공정,
    소자 분리 구조를 형성하는 영역의 기판을 노출시키는 공정,
    노출된 상기 실리콘 기판 표면을 열산화하여 소자 분리 영역 단부에 버즈빅을 설치하는 공정,
    상기 열산화 마스크층을 마스크로 하여 상기 기판 표면의 열산화 막을 이방성 가공하는 공정,
    노출된 상기 실리콘 기판을 이방성 가공하여 홈을 형성하는 공정,
    상기 홈 내부를 절연물로 완전히 충전하는 공정,
    상기 충전물을 후퇴시켜서 상기 열산화 마스크층을 노출시키는 공정,
    상기 열산화 마스크층을 제거하여 상기 실리콘 기판을 노출시키는 공정,
    노출된 상기 기판 상에 제1 게이트 절연막을 형성하는 공정,
    일부 영역 상의 상기 제1 게이트 절연막을 제거하여 다시 상기 실리콘 기판을 노출시키는 공정,
    상기 제1 게이트 절연막을 제거하여 노출시킨 기판 표면에 제2 게이트 절연막을 형성하는 공정, 및
    게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 게이트 산화막의 완성막 두께가 상기 제2 게이트 산화막의 완성막 두께보다 두꺼운 반도체 장치의 제조 방법.
  20. 제4항 내지 제19항 중 어느 한항에 있어서,
    상기 홈 소자 분리 구조를 다른 소자 분리 구조와 병용하지 않는 반도체 장치의 제조 방법.
  21. 반도체 장치의 제조 방법에 있어서,
    실리콘 기판 상에 열산화 마스크층을 퇴적하는 공정,
    소자 분리 구조를 형성하는 영역의 기판을 노출시키는 공정,
    노출된 상기 실리콘 기판 표면을 열산화하여 소자 분리 영역 단부에 버즈빅을 설치하는 공정,
    상기 열산화 마스크층의 측벽에 기판 에칭과 동시에 제거되는 재료로 이루어지는 스페이서를 형성하는 공정,
    상기 열산화 마스크층과 상기 스페이서를 마스크로 하여 상기 기판 표면의 열산화막을 이방성 가공하는 공정,
    노출된 상기 실리콘 기판을 이방성 가공하여 홈을 형성하는 공정,
    상기 홈 내부를 절연물로 완전히 충전하는 공정,
    상기 충전물을 후퇴시켜서 상기 열산화 마스크층을 노출시키는 공정,
    상기 열산화 마스크층을 제거하여 상기 실리콘 기판을 노출시키는 공정,
    노출된 상기 기판 상에 제1 게이트 절연막을 형성하는 공정, 및
    게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 스페이서의 재질을 실리콘막으로 하는 반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 스페이서의 상기 열산화 마스크층에 접하지 않는 측의 바닥부단이 동일 버즈빅의 바닥면이 경사져 있는 영역 상에 존재하도록 설정하는 반도체 장치의 제조 방법.
  24. 제21항에 있어서
    상기 스페이서를 홈 충전 개시 시에 잔류시키지 않는 반도체 장치의 제조 방법.
  25. 제21항에 있어서,
    상기 버즈빅을 홈 개구 후에 등방적으로 제거하는 반도체 장치의 제조 방법.
  26. 제21항에 있어서,
    상기 홈 소자 분리 구조를 다른 소자 분리 구조와 병용하지 않는 반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 반도체 장치는 반도체 불휘발성 기억 장치 또는 마이크로프로세서 또는 불휘발성 기억 소자와 논리 연산 장치를 동일 기판 내에 포함하는 반도체 장치, 또는 DRAM의 기억 소자와 논리 연산 장치를 동일 기판 내에 포함하는 반도체 장치, 또는 DRAM 또는 SRAM인 반도체 장치의 제조 방법.
  28. 반도체 장치의 제조 방법에 있어서,
    실리콘 기판 상에 열산화 마스크층을 퇴적하는 공정,
    소자 분리 구조를 형성하는 영역의 기판을 노출시키는 공정,
    노출된 상기 실리콘 기판 표면을 열산화하여 소자 분리 영역 단부에 버즈빅을 설치하는 공정,
    상기 열산화 마스크층을 마스크로 하여 상기 기판 표면의 열산화막을 이방성 가공하는 공정,
    노출된 상기 실리콘 기판을 이방성 가공하여 홈을 형성하는 공정,
    상기 홈 내부를 절연물로 완전히 충전하는 공정,
    상기 충전물을 후퇴시켜서 상기 열산화 마스크층을 노출시키는 공정,
    상기 열산화 마스크층을 제거하여 상기 실리콘 기판을 노출시키는 공정,
    노출된 상기 기판 상에 제1 게이트 절연막을 형성하는 공정, 및
    게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  29. 반도체 장치에 있어서,
    제1 게이트 전극, 상기 제1 게이트 전극 하부에 형성된 두께 D1의 제1 막구조, 및 상기 제1 막구조 하부에 형성된 제1 단차 구조를 구비하는 제1 트랜지스터, 및
    제2 게이트 전극, 상기 제2 게이트 전극 하부에 형성된 두께 D2의 제2 막구조, 및 상기 제2 막구조의 하부에 형성된 제2 단차 구조를 구비하는 제2 트랜지스터
    를 구비하고,
    D1〉D2인 상기 제1 및 제2 트랜지스터의 단면 구조에서, 상기 제1 단차 구조의 단차 부분의 직선부와 상기 제1 단차 구조의 상측의 직선부를 접속하는 제1 단차 구조 외형을 나타내는 선의 길이 L1과,
    상기 제2 단차 구조의 단차 부분의 직선부와 상기 제2 단차 구조의 상측의 직선부를 접속하는 제2 단차 구조 외형을 나타내는 선의 길이 L2
    의 관계가, L1〉L2인 반도체 장치.
  30. 실리콘 기판 상에 복수 수준의 두께를 갖는 게이트 산화막을 갖는 MOS 구조를 구비한 반도체 장치에 있어서,
    반도체 불휘발성 기억 장치, 마이크로프로세서, 불휘발성 기억 소자, 논리 연산 장치 및DRAM의 기억 소자 중에서 선택되는 적어도 2개의 회로 블럭을 구비하고,
    막 두께 H의 게이트 산화막과 접하는 홈의 단부 기판측의 곡률 반경 R과, 막 두께 h의 게이트 산화막과 접하는 홈의 단부 기판측의 곡률 반경 r 간에, H≥h 이면 R≥r의 관계를 설치하고,
    상기 적어도 2개의 회로 블럭에는 서로 다른 두께의 게이트 절연막이 이용되고 있는 반도체 장치.
  31. 실리콘 기판 상에 복수 수준의 두께를 갖는 게이트 산화막을 갖는 MOS 구조를 구비한 반도체 장치에 있어서,
    반도체 불휘발성 기억 장치, 마이크로프로세서, 불휘발성 기억 소자, 논리 연산 장치 및 DRAM의 기억 소자 중에서 선택되는 적어도 2개의 회로 블럭을 구비하고,
    막 두께 H의 게이트 산화막과 접하는 홈의 단부 기판측의 곡률 반경 R과, 막 두께 h의 게이트 산화막과 접하는 홈의 단부 기판측의 곡률 반경 r 간에, H≥h이면 R≥r의 관계가 성립하는 반도체 장치.
  32. 기판 상에 2종류 이상의 두께를 갖는 게이트 산화막을 갖는 트랜지스터 구조를 구비하는 반도체 장치에 있어서,
    막 두께 H의 게이트 산화막과 접하는 홈의 단부 기판측의 곡률 반경 R과, 막 두께 h의 게이트 산화막과 접하는 홈의 단부 기판측의 곡률 반경 r 간에, H≥h 이면 R≥r의 관계가 성립하는 반도체 장치.
  33. 기판 상에 2종류 이상의 두께를 갖는 게이트 산화막을 갖는 트랜지스터 구조를 구비하는 반도체 장치에 있어서,
    막 두께 H의 게이트 산화막이 접하는 홈의 가장 급경사인 측벽 평면의 최상부와 막 두께 H의 게이트 산화막의 바닥부의 단차를 T로 하고, 막 두께 L의 게이트 산화막이 접하는 홈의 가장 급경사인 측벽 평면의 최상부와 막 두께 L의 게이트 산화막의 바닥부의 단차를 t로 할 때, H≥h이면 T≥t의 관계가 성립하는 반도체 장치.
  34. 기판 상에 2종류 이상의 두께를 갖는 게이트 산화막을 갖는 트랜지스터 구조를 구비하는 반도체 장치에 있어서,
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