JPH04241300A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に関し
、特に部分不良ダイナミックランダムアクセスメモリ（
ＤＲＡＭと略す）の有効利用を図ったものに関するもの
である。

【０００２】

【従来の技術】まず一般的なＤＲＡＭの一例について説
明する。図３は従来のＤＲＡＭの読出部全体の概略構成
の一例を示す図であり、図に示すようにＤＲＡＭは、情
報を記憶するメモリセルが、行および列からなるマトリ
クス状に配列されたメモリセルアレイＭＡ１〜ＭＡ４と
、外部から与えられる外部アドレスに応答して内部アド
レスを発生するアドレスバッファＡＢと、アドレスバッ
ファＡＢから内部行アドレスを受け、上記メモリセルア
レイＭＡ１〜ＭＡ４のうちの対応する行を選択するＸデ
コーダＡＤＸと、前記アドレスバッファＡＢから内部列
アドレスを受け、メモリセルアレイＭＡ１〜ＭＡ４の対
応する列をそれぞれ選択するＹデコーダＡＤＹとを含む
。

【０００３】上記アドレスバッファＡＢはメモリセルア
レイＭＡ１〜ＭＡ４の行を指定する行アドレスとメモリ
セルアレイＭＡ１〜ＭＡ４の列を指定する列アドレスと
を時分割的に受け、それぞれ所定のタイミングで内部行
アドレスおよび内部列アドレスを発生し、ＸデコーダＡ
ＤＸおよびＹデコーダＡＤＹへこれを与える。

【０００４】また外部アドレスにより指定されたメモリ
セルのデータを読出すために、ＸデコーダＡＤＸからの
行アドレスデコード信号により選択された行に接続され
るメモリセルのデータを検知し増幅するセンスアンプと
、ＹデコーダＡＤＹからの列アドレスデコード信号に応
答して、選択された１行のメモリセルのうち対応の列に
接続されるメモリセルデータを出力バッファＯＢへ伝達
する入出力インターフェイス（Ｉ／Ｏ）と、入出力イン
ターフェース（Ｉ／Ｏ）を介して伝達されたメモリセル
データをＤＲＡＭ外部へ伝達する出力バッファＯＢとを
含む。

【０００５】なお図３では、上記センスアンプと入出力
インターフェイス（Ｉ／Ｏ）とは４つのブロックＳ１〜
Ｓ４で示されている。出力バッファＯＢ１〜ＯＢ４はブ
ロックＳ１〜Ｓ４から伝達された読出データを受けて対
応の出力データをそれぞれＤＱ１〜ＤＱ４として出力す
る。

【０００６】さらにＤＲＡＭの各種動作タイミングを制
御するための制御信号を発生するために、制御信号発生
系周辺回路ＣＧが設けられている。この制御信号発生系
周辺回路ＣＧは、後述するプリチャージ電位ＶＢ，ワー
ド線駆動信号Ｒｎ，イコライズφＥ　，プリチャージ信
号φＰ　，センスアンプ活性信号φＳ１〜φＳ４などを
発生する。

【０００７】上記メモリセルアレイＭＡ１及びその関連
回路の詳細な構成を図４を用いて示すと、メモリセルア
レイＭＡ１は、各々がメモリセルアレイＭＡ１の１行を
選択するワード線ＷＬ１，ＷＬ２，…，ＷＬｎと、各々
がメモリセルアレイＭＡ１の１列のメモリセルを選択す
るビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１、…
ＢＬｍ，／ＢＬｍを含み、上記ビット線ＢＬ０，／ＢＬ
０、…ＢＬｍ，／ＢＬｍは折り返しビット線を構成し、
２本のビット線が１つのビット線対を構成する。すなわ
ちビット線ＢＬ０，／ＢＬ０が１対のビット線対を構成
し、ビット線ＢＬ１，／ＢＬ１が１対のビット線対を構
成し、以下同様にして、ビット線ＢＬｍ，／ＢＬｍがビ
ット線対を構成する。

【０００８】情報を記憶するメモリセル１は、ビット線
ＢＬ０，／ＢＬ０、…ＢＬｍ，／ＢＬｍの各々と１本お
きのワード線との交点に設けられる。すなわち、各ビッ
ト線対においては、１本のワード線と、対をなすビット
線のうちのいずれかのビット線との交点にメモリセル１
が接続されている。

【０００９】ビット線対ＢＬ０，／ＢＬ０、…，ＢＬｍ
，／ＢＬｍの各々には、ＤＲＡＭのスタンバイ時に各ビ
ット線電位を平衡化し、かつ所定の電位ＶＢ（プリチャ
ージ電位）にプリチャージするためにプリチャージ／イ
コライズ（Ｐ／Ｅ）回路１５０が設けられる。

【００１０】選択されたメモリセルのデータを検知し増
幅するために、ビット線対ＢＬ０，／ＢＬ０、…，ＢＬ
ｍ，／ＢＬｍの各々には、センスアンプ５０が設けられ
る。センスアンプ５０は、第１の信号線１４および第２
の信号線１７を介してそれぞれ伝達される第１のセンス
アンプ駆動信号φＡ　および第２のセンスアンプ駆動信
号φＢ　に応答して活性化され、対応するビット線対の
電位差を検出し差動的に増幅する。

【００１１】また選択されたメモリセル１のデータを出
力バッファＯＢ１へ伝達するために、ビット線対ＢＬ０
，／ＢＬ０、…ＢＬｍ，／ＢＬｍの各々に、Ｙデコーダ
ＡＤＹからの列アドレスデコード信号に応答してオン状
態となり対応するビット線対をデータ入出力バスＩ／Ｏ
，反転Ｉ／Ｏへ接続するトランスファゲートゲートＴ０
，Ｔ０’、Ｔ１，Ｔ１’、Ｔｍ，Ｔｍ’が設けられてい
る。すなわちトランスファゲートゲートＴ０，Ｔ０’は
、ビット線ＢＬ０，／ＢＬ０に対して設けられ、トラン
スファゲートゲートＴ１，Ｔ１’はビット線ＢＬ１，／
ＢＬ１に対して設けられ、トランスファゲートゲートＴ
ｍ，Ｔｍ’はビット線対ＢＬｍ，／ＢＬｍに対して設け
られる。ＹデコーダＡＤＹからの列アドレスデコード信
号に応答して１対のトランスファゲートがオン状態とな
り、対応ビット線対がデータ入出力バスＩ／Ｏ，反転Ｉ
／Ｏへ接続される。

【００１２】図５は図４に示されるメモリルアレイ及び
その周辺回路構成のうち、図（ａ）　は１対のビット線
を中心とした回路構成を示す図であり、特にセンスアン
プ５０を活性化する駆動信号φＡ　およびφＢ　を発生
する装置の構成を具体的に示す回路図である。また図（
ｂ）　はワード線駆動信号Ｒｎを所定時間遅延させてセ
ンスアンプ活性化信号φＳ　および／φＳ　を発生する
センスアンプ活性化信号発生回路を示し、遅延回路１１
３，インバータ１１５とから構成されており、センスア
ンプの数に対応して同様の回路が設けられている。

【００１３】その構成及び動作を図５を参照しつつ説明
すると、メモリセル１は、情報を電荷の形態で記憶する
メモリキャパシタ６と、ワード線３上に伝達されるワー
ド線駆動信号Ｒｎに応答してオン状態となりメモリキャ
パシタ６をビット線２へ接続する選択トランジスタ５と
から構成されている。すなわち上記選択トランジスタ５
はｎチャネル絶縁ゲート電界効果トランジスタ（以下、
ｎ−ＦＥＴと称す）から構成され、そのゲートはワード
線３に接続され、そのソースはビット線２に接続される
。またメモリキャパシタ６の一方側電極は記憶ノード４
を介して選択トランジスタ５のドレインへ接続され、他
方側電極は接地電位ＧＮＤへ接続されている。

【００１４】プリチャージ／イコライズ回路１５０は、
ｎ−ＦＥＴ９，１０および１２とから構成され、ｎ−Ｆ
ＥＴ９はプリチャージ信号伝達用信号線１１を介して伝
達されるプリチャージ信号φＰ　に応答してオン状態と
なり、プリチャージ電位伝達用信号線８を介して伝達さ
れるプリチャージ電圧ＶＢをビット線２へ伝達する。ｎ
−ＦＥＴ１０はプリチャージ信号伝達用信号線１１を介
して伝達されるプリチャージ信号φＰ　に応答してオン
状態となり、信号線８を介して伝達されるプリチャージ
電圧ＶＢをビット線７へ伝達する。ｎ−ＦＥＴ１２は、
イコライズ信号伝達用信号線１３を介して伝達されるイ
コライズ信号φＥ　に応答してオン状態となり、ビット
線２およびビット線７を短絡し、ビット線２およびビッ
ト線７の電位を平衡化する。

【００１５】センスアンプ５０は、ｐチャネル絶縁ゲー
ト電界効果トランジスタ（以下、ｐ−ＦＥＴと称す）１
５，１６とｎ−ＦＥＴ１８，１９とから構成、すなわち
ＣＭＯＳ構成のフリップフロップにより構成され、ｐ−
ＦＥＴ１５，１６のゲートとその一方側電極が交差接続
され、かつｎ−ＦＥＴ１８，１９のゲートとその一方側
電極が交差接続されている。ｐ−ＦＥＴ１５とｎ−ＦＥ
Ｔ１８の一方側電極の接続点はビット線２に接続され、
ｐ−ＦＥＴ１６およびｎ−ＦＥＴ１９の一方側電極の接
続点はビット線７へ接続される。ｐ−ＦＥＴ１５，１６
の他方側電極は共に第１のセンスアンプ駆動信号φＡ　
を伝達する信号線１４に接続される。また、ｎ−ＦＥＴ
１８，１９の他方側電極は共に第２のセンスアンプ駆動
信号φＢ　を伝達する信号線１７に接続される。

【００１６】信号線１４，１７間には、信号線１４，１
７の電位を所定電位ＶＢにプリチャージしかつイコライ
ズするために、ｎ−ＦＥＴ２６，２７および２８が設け
られている。詳述するとｎ−ＦＥＴ２６は信号線１１を
介して伝達されるプリチャージ信号φＰ　に応答してオ
ン状態となり、信号線８を介して伝達される所定の一定
電位のプリチャージ電圧ＶＢを信号線１４上へ伝達する
。 ｎ−ＦＥＴ２７は信号線１１を介して伝達されるプリチ
ャージ信号φＰ　に応答してオン状態となり、信号線８
を介して伝達されるプリチャージ電圧ＶＢを信号線１７
上へ伝達する。ｎ−ＦＥＴ２８は、信号線１１を介して
伝達されるプリチャージ信号φＰ　に応答してオン状態
となり、上記信号線１４，１７を短絡し、信号線１４，
１７の電位を平衡化する。

【００１７】さらにセンスアンプ５０を駆動するために
、信号線１４と第１の電源電位供給端子２４との間に、
第１のセンスアンプ活性化信号／φＳ１に応答してオン
状態となり、信号線１４を第１の電源線３１へ接続する
ｐ−ＦＥＴ２２が設けられ、同様にして、信号線１７と
第２の電源電位供給端子２９との間に、第２のセンスア
ンプ活性化信号φＳ１に応答してオン状態となり、信号
線１７を第２の電源線３０へ接続するｎ−ＦＥＴ２５が
設けられる。センスアンプ活性化信号／φＳ１，φＳ１
はそれぞれ信号入力端子２３，２６を介してｐ−ＦＥＴ
２２およびｎ−ＦＥＴ２５のゲートへ与えられる。電源
端子２４，２９はＤＲＡＭ外部から所定の電位の供給を
受けるために、ＤＲＡＭが形成される半導体チップ周辺
に形成されたボンディングパッドにより形成される。

【００１８】さらにビット線２は寄生容量２０を有し、
ビット線７は寄生容量２１を有する。

【００１９】なお、図５に示す構成においては、図面の
煩雑化を避けるために、１本のワード線３と、このワー
ド線３に接続されたメモリセル１のみを代表的に示して
いる。また、ビット線２，７および信号線１４，１７を
所定電位にプリチャージするプリチャージ電圧ＶＢは通
常動作電源電位Ｖｃｃの約２分の１の一定の電圧に設定
されている。

【００２０】図６は図５に示す回路構成の動作を示す信
号波形図であり、この図においては、図５に示すメモリ
セル１に論理“１”の情報が記憶されており、この記憶
情報“１”を読出す場合の動作が示される。以下、図５
および図６を参照してメモリセル１に記憶されたデータ
の読出動作について説明する。

【００２１】時刻ｔ０から時刻ｔ１の間のスタンバイ状
態においては、プリチャージ信号φＰ　およびイコライ
ズ信号φＥ　は共に“Ｈ”レベルにある。このため、ｎ
−ＦＥＴ９，１０，１２およびｎ−ＦＥＴ２６，２７，
２８はすべてオン状態にあり、ビット線２，７および信
号線１４，１７はそれぞれ所定のプリチャージ電位ＶＢ
（＝Ｖｃｃ／２）に保持されている。

【００２２】時刻ｔ１においてスタンバイ状態が終了し
、メモリサイクルが始まると、プリチャージ信号φＰ　
およびイコライズ信号φＥ　はそれぞれ“Ｌ”レベルへ
と降下する。これにより、ｎ−ＦＥＴ９，１０，１２，
２６，２７および２８はすべてオフ状態となる。

【００２３】時刻ｔ２において、プリチャージ信号φＰ
　およびイコライズ信号φＥ　が“Ｌ”レベルとなり、
ｎ−ＦＥＴ９，１０，１２，２６，２７および２８がす
べてオフ状態となったとき、図３に示すアドレスバッフ
ァＡＢから内部行アドレスがＸデコーダＡＤＸへ与えら
れ、メモリセルアレイＭＡ１における行選択が行われる
。

【００２４】時刻ｔ３において、選択されたワード線３
（図５に示すワード線３が選択されたものとする）上に
ワード線駆動信号Ｒｎが伝達され、ワード線３の電位が
立上がると、メモリセル１の選択トランジスタ５がオン
状態となり、メモリキャパシタ６がビット線２へ接続さ
れる。これにより、記憶ノード４に蓄えられていた電荷
がビット線２上へ移動し、ビット線２の電位がわずかΔ
Ｖ上昇する。このビット線２の電位上昇ΔＶの値は、メ
モリキャパシタ６の容量値Ｃ６とビット線２の寄生容量
２０の容量値Ｃ２０と記憶ノード４の記憶電圧Ｖ４とに
よって決定され、通常１００〜２００ｍＶの値となる。

【００２５】時刻ｔ４において、センスアンプ活性化信
号φＳ１が上昇し、またセンスアンプ活性化信号／φＳ
１が下降し、ｎ−ＦＥＴ２５およびｐ−ＦＥＴ２２がそ
れぞれオン状態となると、第１の信号線１４および第２
の信号線１７がそれぞれ第１の電源線３１および第２の
電源線３０へそれぞれ接続され、第１の信号線１４の電
位は上昇し始め、かつ第２の信号線１７の電位が下降を
始める。この第１および第２の信号線１４，１７の電位
の上昇および下降により、ｐ−ＦＥＴ１５，１６および
ｎ−ＦＥＴ１８，１９からなるフリップフロップ回路（
センスアンプ５０）が活性化され、メモリセルデータの
センス動作を開始し、ビット線２，７間の微小電位差Δ
Ｖの差動増幅を行なう。ここで、ビット線７は選択メモ
リセルが接続されていないので、ビット線７の電位は時
刻差ｔ４までプリチャージレベルのＶｃｃ／２のままで
ある。

【００２６】このセンス動作の場合、ビット線２がΔＶ
だけ電位上昇したことにより、ｎ−ＦＥＴ１９がオン状
態となると、第２の信号線１７の電位下降に伴ない、寄
生容量２１に与えられていた電荷がｎ−ＦＥＴ１９を介
して第２の信号線１７へ放電されて時刻ｔ５においてビ
ット線７の電位がほぼ０Ｖ程度になる。

【００２７】一方、ビット線７の電位下降により、ｐ−
ＦＥＴ１５がオン状態となり、第１の信号線１４上の電
位がｐ−ＦＥＴ１５を介してビット線２へ伝達され、ビ
ット線２の電位がＶｃｃレベルに上昇する。ビット線２
上の電位は選択トランジスタ５を介して記憶ノード４へ
伝達され、記憶ノード４の電位レベルがＶｃｃ−ＶＴＮ
となり、メモリセル１へのデータの再書込が行なわれる
。 ここで、ＶＴＮは選択トランジスタ５のしきい値電圧で
ある。このビット線２，７上信号電位増幅動作によりＶ
ｃｃ２４，ＧＮＤ２９間に電源電流１００が流れる。

【００２８】ビット線２，７上の信号電位の増幅動作が
完了し、その電位がそれぞれ電源電位Ｖｃｃレベル、接
地電位ＧＮＤレベルに確定すると、時刻ｔ８までの間に
列デコーダＡＤＹ（図３参照）からのアドレスデコード
信号によりメモリセルアレイの１列が選択され、ビット
線２，７がデータ入出力バスＩ／Ｏ，反転Ｉ／Ｏ（図４
参照）に接続され、メモリセル１の情報の読出が行なわ
れる。以上がメモリセルからのデータ読出，増幅および
再書込までの動作である。これら一連の動作が終了する
と、次のメモリサイクルに備えてスタンバイ状態に入る
。

【００２９】すなわち時刻ｔ８において、ワード線駆動
信号Ｒｎが下降を始め、時刻ｔ９において接地電位レベ
ルの“Ｌ”レベルに立下がると、選択トランジスタ５が
オフ状態となり、メモリセル１はビット線２と電気的に
切離されて待機状態となる。

【００３０】時刻ｔ１０において、センスアンプ活性化
信号φＳ１，／φＳ１がそれぞれ下降，上昇をし始め、
時刻ｔ１１でそれぞれ接地電位ＧＮＤレベルの低レベル
、および電源電位Ｖｃｃレベルの高レベルとなると、ｐ
−ＦＥＴ２２およびｎ−ＦＥＴ２５がオフ状態となり、
センスアンプが不活性化される。

【００３１】時刻ｔ１２において、イコライズ信号φＥ
　が上昇を始め、ｎ−ＦＥＴ１２がオン状態となると、
ビット線２，７が電気的に接続され、電位レベルの高い
ビット線２から電位レベルの低いビット線７へ電荷が移
動し、ほぼ時刻ｔ１３でビット線２，７の電位が共にプ
リチャージ電位ＶＢ（＝Ｖｃｃ／２）となる。また、こ
のとき同時に、ｐ−ＦＥＴ２２およびｎ−ＦＥＴ２５が
オフ状態となったことにより高インピーダンス状態とさ
れた第１の信号線１４および第２の信号線１７と、ビッ
ト線２およびビット線７との間に電荷の移動が生じ、信
号線１４，１７の電位レベルはそれぞれＶｃｃ／２＋｜
ＶＴＰ｜、Ｖｃｃ／２−ＶＴＮとなる。ここで、ＶＴＰ
はｐ−ＦＥＴ２２，１６のしきい値電圧であり、ＶＴＮ
はｎ−ＦＥＴ１８，１９のしきい値電圧である。

【００３２】時刻ｔ１４において、プリチャージ信号φ
Ｐ　が上昇を始めると、ｎ−ＦＥＴ９，１０，２６，２
７および２８が導通し始め、時刻ｔ１５において、プリ
チャージ信号φＰ　が電源電位Ｖｃｃレベルの“Ｈ”レ
ベルとなると、ｎ−ＦＥＴ９，１０，２６，２７および
２８がすべてオン状態となり、ビット線２，７へプリチ
ャージ電圧ＶＢがそれぞれ伝達されるとともに、信号線
１４，１７がｎ−ＦＥＴ２８を介して電気的に接続され
、それぞれの電位が平衡化されるとともに、ｎ−ＦＥＴ
２６，２７を介して所定のプリチャージ電圧ＶＢが伝達
され、これにより第１および第２の信号線１４，１７の
電位はＶｃｃ／２となる。このプリチャージ信号φＰ　
の“Ｈ”レベルへの移行により、ビット線２，７および
信号線１４，１７上の電位が安定化され、次の読出動作
に備えることになる。

【００３３】ところで、上記図４ないし図６ではメモリ
セルアレイＭＡ１について述べたが、メモリセルアレイ
ＭＡ２〜ＭＡ４についても同様の事がいえる。従ってメ
モリセルアレイ全体（ＭＡ１〜ＭＡ４）では、図６のＶ
ｃｃ２４，ＧＮＤ２９間に流れる電流は１０１に示すよ
うに、メモリセルアレイＭＡ１単一の場合の電流１００
の４倍のものとなる。

【００３４】

【発明が解決しようとする課題】従来の半導体集積回路
（ＤＲＡＭ）は以上のように構成されており、その記憶
容量はどんどん増加する傾向にあり、現在は１Ｍビット
の容量のものが主流である。今後４Ｍ，１６Ｍ，６４Ｍ
ビットと容量が増加していった場合、容量の増大に伴い
、チップサイズおよびチップ作成のためのプロセス工程
数が増え、完全良品をつくることが難しくなり部分的に
不良な製品が製作されこることが増加すると予想される
。

【００３５】この為、今後はこの部品不良品を有効に利
用することがコスト低減の為重要となってくる。

【００３６】そこで部分不良ＤＲＡＭを有効利用した場
合について考えてみる。まずここではＤＲＡＭとして、
メモリセルアレイＭＡ１〜ＭＡ４の各々の記憶容量が１
Ｍビットで、４つのメモリセルアレイ合計４Ｍビットの
１Ｍ×４ビットのものを仮定する。

【００３７】今、何らかの原因でメモリセルアレイＭＡ
１〜ＭＡ４の全ては正常に動作しないが、少なくとも１
つ以上のメモリセルアレイ、例えばＭＡ１は正常に動作
するＤＲＡＭがあった場合、このＤＲＡＭを１Ｍビット
×１の良品として使用することは可能である。しかるに
この場合、前述のように、動作する必要のないメモリセ
ルアレイのセンスアンプも同時に活性化されるため無駄
な電流を消費してしまう。すなわち部分不良品の１Ｍビ
ット×４ＤＲＡＭを１Ｍビット×１ＤＲＡＭとして使用
した場合、もともと１Ｍビット×１ＤＲＡＭとして設計
したものに比べ約４倍の電流を消費してしまうという問
題があった。

【００３８】

【課題を解決するための手段】この発明に係る半導体集
積回路（ＤＲＡＭ）は、正常に動作しないメモリセルア
レイに接続するセンスアンプ活性化信号の信号レベルを
所定の電位に固定し、センスアンプを非活性にするよう
にしたものである。

【００３９】

【作用】正常に動作しないメモリセルアレイのセンスア
ンプを選択的に非活性とすることにより、部分不良品（
例えば１Ｍビット×４ＤＲＡＭ）を良品（例えば１Ｍビ
ット×１ＤＲＡＭ）として使用した場合の不必要な電流
を減らすことができる。

【００４０】

【実施例】図１は本発明の一実施例による半導体集積回
路の回路構成図であり、図（ａ）　はメモリルアレイ及
びその周辺回路構成のうち、１対のビット線を中心とし
た回路構成を示すもので、図５と同一符号は同一または
相当部分を示し、図（ｂ）　は本発明のセンスアンプ活
性化信号発生回路周辺の回路図であり、遅延回路１１３
，ヒューズ１１０，抵抗素子１１１，ＡＮＤ回路１１４
，ノード１１２，インバータ１１５とから構成され、上
記ヒューズ１１０，抵抗素子１１１，ノード１１２，Ａ
ＮＤ回路１１４で信号レベル固定回路が構成されている
。また図２は上記半導体集積回路の動作を説明するため
の波形図である。

【００４１】次に動作について説明する。まず良品の場
合の動作は従来例と同様であるのでここではその説明は
省略する。

【００４２】次に部分不良品、例えば１Ｍビット×４Ｄ
ＲＡＭ部分不良品を良品の１Ｍビット×１ＤＲＡＭとし
て使う場合について説明する。今、４つのメモリセルア
レイのうち、メモリセルアレイＭＡ１が正常に動作し、
他のメモリセルアレイＭＡ２〜ＭＡ４は正常に動作しな
いと仮定する。この場合は４ヶあるセンスアンプ活性化
信号発生回路のうち活性化信号φＳ２，／φＳ２〜φＳ
４，／φＳ４を発生する回路に相当するヒューズ１１０
をレーザー等によりカットし（合計３本）センスアンプ
活性化信号φＳ１，／φＳ１以外のセンスアンプ活性化
信号φＳ２，／φＳ２〜φＳ４，／φＳ４は常に非活性
となるようにする。このようにして回路構成素子の接続
状態を変えることによりメモリセルアレイＭＡ１では従
来例の図６で説明したのと同様の動作が行なわれ、Ｖｃ
ｃ−ＧＮＤ間に電流１００が流れる。

【００４３】一方、不良部分を有するメモリセルアレイ
ＭＡ２では図２に示すように、センスアンプ活性化信号
φＳ２，／φＳ２はワード線駆動信号Ｒｎのレベル変化
に係わらず常時０，Ｖｃｃレベルに固定されているため
、センスアンプ駆動信号を供給する信号線１７，信号線
１４のレベルがほとんど変化せずセンスアンプはスタン
バイ状態を維持し続け、したがってＶｃｃ−ＧＮＤ間に
流れる電流は零である。残りのメモリセルアレイＭＡ３
，ＭＡ４についても同様に零である。

【００４４】ところでビット線２において、ワード線Ｒ
ｎの電位が上がり、記憶ノード４に蓄えられていた電荷
がビット線２上へ移動するため、ビット線２の電位はわ
ずかΔＶ上昇するが、プリチャージ信号φＰ　の電位が
ロウレベルからハイレベルに上がることによりもとの１
／２Ｖｃｃのレベルにもどる動作が見られる。

【００４５】よって４つのメモリセルアレイ全体でＶｃ
ｃ−ＧＮＤ間に流れる電流１２１はメモリセルレイＭＡ
１のみの場合のＶｃｃ−ＧＮＤ間に流れる電流１００に
等しくなる。

【００４６】このように本実施例によれば、不良メモリ
セルに接続するセンスアンプ活性化信号発生回路に設け
られた信号レベル固定回路のヒューズ１１０をレーザ等
で切断し、センスアンプ活性化信号φＳ　，／φＳ　を
ワード線駆動信号Ｒｎのレベル変化に係わらず常時０，
Ｖｃｃレベルになるように固定するようにしたから、セ
ンスアンプ駆動信号／φＳ　，φＳを供給する信号線１
７，信号線１４のレベルが変化せずセンスアンプ５０は
スタンバイ状態を維持し続け、したがってＶｃｃ−ＧＮ
Ｄ間に流れる電流は零となり、したがって不良メモリセ
ルに接続するセンスアンプに無駄な電流が供給されるこ
とがなく消費電流の低減を図ることができる。

【００４７】なお、上記実施例ではメモリセルアレイＭ
Ａ１が正常に動作する場合について述べたが、他のメモ
リセルアレイ（ＭＡ２，ＭＡ３又はＭＡ４）が正常に動
作する場合も同様であり、さらに正常なメモリセルアレ
イが複数個ある場合も、当該メモリセルのセンスアンプ
に接続するセンスアンプ活性化信号発生回路のヒューズ
１１０を残し、他のセンスアンプ活性化信号発生回路の
ヒューズ１１０をカットすることで同様の効果を奏する
。

【００４８】また上記実施例ではセンスアンプ活性化信
号発生回路から出力される活性化信号をヒューズ１１０
を用いて所定のレベルに固定するようにしたが、ヒュー
ズ以外の方法であってもよく、さらにセンスアンプ活性
化信号発生回路の構成も他の回路構成をもって実現して
もよく、要はｎ−ＦＥＴ２５が常時オフとなるような信
号を発生できるものであればよい。

【００４９】また、上記実施例ではＤＲＡＭについて説
明したが、ＤＲＡＭ以外の、メモリブロック単位でビッ
ト線を充，放電するように構成された半導体集積回路に
ついても同様な効果を期待することができる。

【００５０】さらに、ここでは１Ｍビット×４の構成の
ＤＲＡＭについて述べたが、Ｎビット×８，Ｎビット×
１６…等のＤＲＡＭの部分不良品についても同様の効果
を期することができることは言うまでもない。

【００５１】

【発明の効果】以上のように、この発明に係る半導体集
積回路装置によれば、センスアンプ活性化信号発生回路
から出力されるセンスアンプ活性化信号を所定のレベル
に固定し、センスアンプを選択的に非活性とするように
したので、例えば１Ｍビット×４ＤＲＡＭの部分不良品
を、例えば１Ｍ×１ＤＲＡＭの良品として使用した場合
、不必要な電流をカットすることができ、低消費電力化
を図ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体集積回路を説明
するための図である。

【図２】本発明の一実施例による半導体集積回路の動作
を説明するための信号波形図である。

【図３】従来の半導体集積回路の読出部全体の概略構成
を示す図である。

【図４】従来の半導体集積回路のメモリセルアレイ及び
その関連回路の詳細な構成図である。

【図５】従来の半導体集積回路を説明するための図であ
る。

【図６】従来の半導体集積回路の動作を示す信号波形図
である。

【符号の説明】

１　　　　　　メモリセル ２　　　　　　ビット線 ３　　　　　　ワード線 ７　　　　　　ビット線 ５０　　　　センスアンプ １１０　　ヒューズ １１１　　抵抗素子 １１２　　ノード １１４　　ＡＮＤ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　行列状に配列された複数のメモリセル
   と、前記複数のメモリセルのうちの一列が接続される複
   数のビット線対と、該記ビット線対の各々に設けられ、
   対応するビット線対の電位を検出し差動的に増幅するセ
   ンスアンプとを有し、センスアンプ活性化信号に基づい
   て所定のセンスアンプを活性化して読み出し，書き込み
   動作を行なう半導体集積回路において、上記各センスア
   ンプについて設けられ、その回路構成素子の接続状態を
   変えることにより上記センスアンプ活性化信号を所定の
   電位レベルに固定して、センスアンプを非活性にする信
   号レベル固定回路を設けたことを特徴とする半導体集積
   回路。