JPS63183688A - 半導体メモリの書き込み読み出し回路 - Google Patents

半導体メモリの書き込み読み出し回路

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JPS63183688A
JPS63183688A JP62014534A JP1453487A JPS63183688A JP S63183688 A JPS63183688 A JP S63183688A JP 62014534 A JP62014534 A JP 62014534A JP 1453487 A JP1453487 A JP 1453487A JP S63183688 A JPS63183688 A JP S63183688A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体メモリにおいてデータの書き込み及び
読み出し動作を行なう半導体メモリの書き込み読み出し
回路に関するものである。
従来の技術 第２図は、半導体メモリのメモリセルへのデータの書き
込み回路及びメモリセルのデータの読み出し回路の概略
を示したものである。Ｓ２はメモリセルからのデータの
読み出しのためのセンスアンプ回路、Ｄ２はメモリセル
へのデータの書き込みを行なうためのドライバ回路、Ｂ
−厄はビット線対、Ｄ−Ｉｉはデータの入出力のための
データ線、ＷＬはワード線、φｓｆｌセンスアンプコン
トロール信号、Ｙはコラムアドレス、φＷはドライバ回
路のコントロール信号である。Ｔ２１１Ｔ２２　’２５
１Ｔ２６．Ｔ２．　、τ２８　’２９はＭＯＳ）ランジ
スタである。
メモリセルからのデータの読み出し動作は、ＷＬの立上
りによりメモリセルに保持されたデータがビット線Ｂ−
Ｈに時間とともに電位差となって現われる。センスアン
プによる増幅に十分な電位差が発生した時点でφ、倍信
号よりセンスアンプ増幅を開始させる。センスアンプに
より十分に増幅された後に選択されたコラムアドレスＹ
により増幅されたデータはデータ線Ｄ−Ｄ全通してラッ
チ／出力バッフ７回路へ伝搬され読み出される。
一方、データの書き込み動作時においてはドライバ回路
Ｄ２に入力された書き込みデータはコントロール信号φ
、によりこの回路が動作しデータ線Ｄ−Ｄがドライブさ
れる０ここで、このドライバ回路Ｄ２は単にトライステ
ートインバータ回路のみでの回路構成で従来例として示
したが実際にはさらにトランジスタを追加して制御を行
なう場合が多くドライバ回路としての面積はかなり増加
する可能性がある。次に、データ線り、Ｄがドライブさ
れた後コラムアドレスＹによって選択されたビット線Ｂ
−Ｂ上へデータの伝搬が行なわれる。
このトキ、センスアンプ回路は、センスアンプコントロ
ール信号φ８によシ動作ＯＦＦ　（オフ）状態でありビ
ット線上に伝搬された書き込みデータが選択されている
ワード線ＷＬのメモリセルへ書き込まれる。
−このように、メモリセルからのデータの読み出し動作
におけるセンスアンプ回路とメモリセルへのデータの書
き込み動作におけるデータのドライバ回路は従来、それ
ぞれ別々に分離された状態で、別々に分離された機能で
設けられている。
発明が解決しようとする問題点 以上述べたように、従来例においてはセンスアンプ回路
及び書き込み時のデータのドライバ回路をそれぞれ別々
の場所に設けて回路構成上設計されているため、入出力
に関する相互間の配線領域及び各回路部分の占める面積
が半導体メモリの書き込み・読み出しに関する入出力回
路部分において大きなウェイト占め、しかもセンスアン
プ回路とドライバ回路の機能が独立しているためそれぞ
れの回路のレイアウト上においても半導体メモリの高集
積化・縮少化において障害の１つの要因となっている。
本発明は、半導体メモリの書き込み時に動作するドライ
バ回路部と読み出し時に動作するセンスアンプ回路部を
一体化することにより各回路部が占めている面積の縮少
化を図りより高密度・高集積化を実現するものである。
問題点を解決するための手段 本発明は、半導体メモリにおいてメモリセルへのデータ
の書き込み時における信号線へのデータのドライバ回路
部の機能とメモリセルからのデータ読み出し時における
動作回路であるセンスアンプ回路の機能を一体化した回
路構成により１つのまとまった回路で両機能を実現した
ものである。
つまり、本発明はメモリセルへのデータの書き込み時に
おいては入力データをビット線につながる信号線に伝搬
させるインバータ回路により構成されたドライバ回路と
して動作し、メモリセルからのデータ読み出し時にはビ
ット線から伝搬してきた信号電位を増幅しラッチするデ
ータラッチ型センスアンプ回路として動作し、さらにデ
ータの読み出し時又は書き込み時においては以前のデー
タの値の状［−消去しリセットすることが可能なイコラ
イズするためのスイッチ回路が入出力線間に設けられた
構成になっている。
本発明は、半導体メモリにおいて、メモリセルからかつ
メモリセルヘデータの伝搬が行なわれる信号線対の一方
である第１の信号線に第１のスイッチ回路を介して第１
の入出力線が接続され、前記信号線対の他方である第２
の信号線に第２のスイッチ回路を介して第２の入出力線
が接続され、前記第１の入出力線と前記第２の入出力線
の間を短絡することによりそれらの電位をイコライズす
ることが可能な第３のスイッチ回路を設け、前記第１の
入出力線に第１のインバータ回路の入力ゲートが接続さ
れ前記第１のインバータ回路の出力が前記信号線対の他
方である第２の信号線に接続され、前記第１の入出力線
に第２のインバータ回路の入力ゲートが接続され前記第
２のインバータ回路の出力が前記信号線対の一方である
第１の信号線に接続され、前記第１．第２のインバータ
回路のＧＮＤ（グランド）用電極とＧＮＤＮ付電位間前
記第１．第２のインバータ回路のＶＤＤ　（電源電圧）
用電極とＶＤＤ電位間の少なくとも１つがスイッチ回路
を介して接続されている構成を用いるものである。
作用 本発明は、上記で示した手段により従来より別別に構成
されていた書き込み時の入力データのドライバ回路と読
み出し時のセンスアンプ回路を一体化した回路構成にす
ることが可能となり、各回路部分が占める面積の大幅な
縮少が実現でき、しかも配線領域が占める部分の面積の
縮少も可能となる。また、入出力線間に設けられたイコ
ライズスイッチ回路により特に読み出し時においてビッ
ト線からのデータの増幅・ランチの時間の高速化に有効
となる。半導体メモリにおいてデータ線の配線領域の縮
少化は、多ビットの人出力ピンを有するチップに対して
はさらに有効なものとなり、また半導体メモリの高密度
・高集積化の要求にともない書き込みのドライバ回路部
及び読み出しのセンスアンプ回路部の面積の縮少化はま
すます重要な技術となる。
実施例 第１図は、本発明の第１の実施例を示す等価回路である
。第１図で、ＹＢ、ＹＢはメモリセルからかつメモリセ
ルヘデータの伝搬が行なわれる信号線対、Ｄ−Ｄはデー
タの入出力が行なわれる入出力線、φＲ／Ｗは第１図の
全体であるセンスアンプ・ドライバ回路において機能制
御信号でありφＲ／Ｗ＝″″Ｈ’　（ハイ）のとき読み
出し時のセンスアンプとして動作しφＲ／Ｗ＝　’Ｌ’
　　（ロウ）のとき書き込み時のドライバ回路として動
作する構成を持ち、φ８Ｄはセンスアンプ・ドライバ回
路の動作制御信号、φＤ８は入出力線Ｄ−Ｄのイコライ
ズスイッチの制御信号で通常前述のセンスアンプ・ドラ
イバ回路が０ＦＦ（オフ）状態でイコライズスイッチが
オンとなり入出力線間の電位差をイコライズするように
制御される。ＴＩＩ　ｌＴ１２　、Ｔｌ　ｌ”＋４１Ｔ
Ｉｓ　１Ｔｊ６１”＋７１Ｔ１８はＭＯ５型トランジス
タでＴｌ５１　Ｔ１４はＰチャンネルＭＯ３型トランジ
スタで、その他はｎチャンネルＭＯ３型として第１の実
施例において示している。
メモリセルからのデータの読み出し動作は、ビット線対
間に電位差となって読み出したデータの情報があられれ
それが伝搬され信号線対ＹＢ　、ＹＢに電位差となって
あられれる。このときセンスアンプ・ドライバ回路の制
御信号φＲ／Ｗは読み出し時にＶｉ’Ｈ’でＴ、ヮＴ１
２がオン状態となっており、メモリセルから読み出され
たデータが信号線対ＹＢ−ＹＢの電位差となってセンス
アンプ・ドライバ回路のセンスアンプ動作が誤動作なく
行なわれるために十分な値となったタイミングにおいて
制御信号φ８．が′″Ｈ′となりＴ、８がオン状態でセ
ンスアンプ動作全開始する。この動作は、ラッチ型のセ
ンスアンプ動作と同様に機能し、信号線対ＹＢ−ＹＢ及
び入出力線Ｄ−Ｄに現われた電位差を急速に増幅させる
ことが可能である。この動作に先だって制御信号φ。８
により、センスアンプ・ドライバ回路がオフ状態の時に
”＋７のトランジスタをオン状態にし入出力線り、Ｄの
電位差をイコライズする動作を行なうことにより、直前
のサイクルにおいて読み出し又は書き込み時によって入
出力線上に現われたデータの電位差ｋ　ＩＪ上セツトる
ことが可能となる。これによって、データの書き込み・
読み出し動作を高速にしかも以前データの状態に影響さ
れることなく安定的にセンスアンプ・ドライバ回路が動
作可能となる。十分に、センスアンプ動作により増幅さ
れたデータは、例えば出力バッファへと伝搬され読み出
されることになる。
一方、メモリセルへのデータの書き込み時においては、
制御信号φＲ／ＷがＬ’（ロウ）になることによりスイ
ッチ回路全構成するトランジスタＴ＋＋１”＋２はオフ
状態となりトランジスタで２．。
Ｔ１５及びＴｌ４１　Ｔ１６のゲートがそれぞれ信号線
対ＹＢ−ＹＢに対して電気的にしゃ断された状態となり
一方、制御信号φｓＤによりトランジスタＴ１８はオン
状態であり”＋５！ＴＩ５及びＴｌ４　！　Ｔ１６によ
りそれぞれ入出力線Ｄ−Ｄ側から見て出力がＹＢ−ＹＢ
であるインバータ回路を構成することになる。よって、
入出力線Ｄ−Ｄに入力された書き込みデータは、前述の
インバータ回路に入力されこのインバータ回路が書き込
み時のドライバ回路として働き、信号線対ＹＢ−ＹＢヘ
データとしてドライバ出力が得られ、ビット線を通して
選択されたメモリセルヘデータが書き込まれることにな
る。
このように、センスアンプ・ドライバ回路によりデータ
の書き込み時のドライブ動作及び読み出し時のデータの
増幅という別々の機能を１つの回路により実現できるこ
とがわかる。
なお、第１の実施例において、Ｔｌｌ　ｌ”＋２　、Ｔ
１１Ｔ、６１Ｔ、７．Ｔ１８ｆ：ＮチャンネルＭＯ３型
ＦＩＴ及びＴ、、＋Ｔ、４ｔＰチ＋７ネルＭ　、ＯＳ型
ＦＫＦ　）ランジスタによりセンスアンプ・ドライバ回
路により構成したが、本発明においては同一の機能を有
する他のトランジスタによる構成によっても実現できる
ことは明らかであり、またＮ＃チャンネル及びＰチャン
ネルトランジスタについても特に制限するものではない
。さらに、制御信号についてその動作制御に対しても同
様の動作が可能であれば、信号電位が１Ｈ′（ハイ）又
は１Ｌ＃（ロウ）のトランジスタにより構成された回路
のオン動作制御に用いてもよい。
発明の効果 以上述べたように、本発明によれば第１にセンスアンプ
回路とドライバ回路を１つの回路で実現できることによ
りそれぞれが半導体メモリのチップ内で占めていた面積
を大幅に縮少することができる。第２に、センスアンプ
回路とドライバ回路を相互に接続するためデータ線の配
線領域を省略することができるためこの面積を縮少する
ことができる。第３に入出力線間にイコライズスイッチ
回路を有することによりデータの書き込み・読み出し動
作を高速にしかも以前のデータに影響されることなく安
定的にセンスアンプ・ドライバ回路の動作が可能となる
。第４に、本発明の一体化した回路により半導体メモリ
のデータの入出力回路のより簡素化が実現でき多ビツト
入出力を有する半導体メモリの面積の縮少さらに一般の
半導体メモリの高密度・高集積化に非常に有効となる。
【図面の簡単な説明】
第１図は本発明の第１の実施例のセンスアンプ・ドライ
バ回路の回路図、第２図は従来例を説明する回路図であ
る。 φＲ／Ｗ・・・・・・書き込み・読み出しの制御信号、
φ８．・・・・・・センスアンプ・ドライバ回路の動作
制御信号、ＹＢ−ＹＢ・・・・・・メモリセルからかつ
メモリセルへデータの伝搬が行なわれる信号線対、φＤ
８・・・・・・入出力線間のイコライズスイッチ回路の
制御信号、ＴＩＩ　、Ｔ１２１”＋５　、ＴＩ４１”＋
５１”１６１Ｔ１７１”＋８・・・・・・Ｐ及びＮチャ
ンネルＭＯ８型ＦＩＴ　）ランジスタ。

Claims (1)

    【特許請求の範囲】
  1. メモリセルに対しデータの伝搬が行なわれる信号線対の
    一方である第１の信号線に第１のスイッチ回路を介して
    第１の入出力線が接続され、前記信号線対の他方である
    第２の信号線に第２のスイッチ回路を介して第２の入出
    力線が接続され、前記第１の入出力線と前記第２の入出
    力線の間を短絡することによりそれらの電位をイコライ
    ズすることが可能な第３のスイッチ回路を設け、前記第
    １の入出力線に第１のインバータ回路の入力ゲートが接
    続され、前記第１のインバータ回路の出力が前記信号線
    対の他方である第２の信号線に接続され、前記第１の入
    出力線に第２のインバータ回路の入力ゲートが接続され
    前記第２のインバータ回路の出力が前記信号線対の一方
    である第１の信号線に接続され、前記第１・第２のイン
    バータ回路の接地用電極と接地電位間及び前記第１、第
    ２のインバータ回路の電源電圧印加用電極と電源電位間
    の少なくとも１つがスイッチ回路を介して接続されてい
    る半導体メモリの書き込み読み出し回路。
JP62014534A 1987-01-23 1987-01-23 半導体メモリの書き込み読み出し回路 Expired - Lifetime JPH0799627B2 (ja)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2761515B2 (ja) * 1989-03-08 1998-06-04 株式会社日立製作所 半導体記憶装置
JP3101297B2 (ja) * 1990-03-30 2000-10-23 株式会社東芝 半導体メモリ装置
JPH0696582A (ja) * 1990-09-17 1994-04-08 Texas Instr Inc <Ti> メモリアレイアーキテクチャ
KR950014248B1 (ko) * 1991-04-19 1995-11-23 마쯔시다덴기산교 가부시기가이샤 다이나믹 ram의 판독/기록회로
US5383155A (en) * 1993-11-08 1995-01-17 International Business Machines Corporation Data output latch control circuit and process for semiconductor memory system
JP2002016238A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体装置
AU2003281787A1 (en) * 2002-07-31 2004-02-23 Koninklijke Philips Electronics N.V. Data processing circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61243996A (ja) * 1985-04-22 1986-10-30 Nippon Telegr & Teleph Corp <Ntt> Ｒａｍ用読み出し書き込み回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3576982A (en) * 1968-12-16 1971-05-04 Ibm Error tolerant read-only storage system
US4045779A (en) * 1976-03-15 1977-08-30 Xerox Corporation Self-correcting memory circuit
US4169233A (en) * 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
US4543500A (en) * 1978-09-22 1985-09-24 Texas Instruments Incorporated High performance dynamic sense amplifier voltage boost for row address lines
US4543501A (en) * 1978-09-22 1985-09-24 Texas Instruments Incorporated High performance dynamic sense amplifier with dual channel grounding transistor
US4271519A (en) * 1979-07-26 1981-06-02 Storage Technology Corporation Address mark generation and decoding method
JPS5755592A (en) * 1980-09-18 1982-04-02 Nec Corp Memory device
DE3101520A1 (de) * 1981-01-19 1982-08-26 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierter halbleiterspeicher
JPS5853775A (ja) * 1981-09-26 1983-03-30 Fujitsu Ltd Ｉｃメモリ試験方法
US4586166A (en) * 1983-08-31 1986-04-29 Texas Instruments Incorporated SRAM with improved sensing circuit
US4555777A (en) * 1984-08-14 1985-11-26 Texas Instruments Incorporated Sense amplifier circuit for dynamic read/write memory
KR900005667B1 (ko) * 1984-11-20 1990-08-03 후지쓰 가부시끼가이샤 반도체 기억장치
JPS628614A (ja) * 1985-07-05 1987-01-16 Nec Corp 入力インバ−タ回路
US4716320A (en) * 1986-06-20 1987-12-29 Texas Instruments Incorporated CMOS sense amplifier with isolated sensing nodes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61243996A (ja) * 1985-04-22 1986-10-30 Nippon Telegr & Teleph Corp <Ntt> Ｒａｍ用読み出し書き込み回路

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