JPH076585A - データ読出し用半導体集積回路 - Google Patents

Abstract

(57)【要約】 【構成】 データ線ＤＱ，＊ＤＱ間に振幅制限回路１０
１を設ける。この回路１０１は好ましくはＮＭＯＳトラ
ンジスタ１０からなり、データ線の一方にソース、他方
にドレインが接続され、差動増幅回路３０９が活性化さ
れている期間においてＤＱ，＊ＤＱ間の電位差がＶthに
なると導通するようにゲート電圧ＶG を設定する。ＶG
は回路３０９が活性化されている期間（全期間も可）に
て、Ｖcc＋Ｖth以下にする。センス動作に支障のない範
囲でゲート電圧ＶG がＶcc＋Ｖthに近いほどＤＱ，＊Ｄ
Ｑ間の電位差が小さなうちにトランジスタ１０が導通
し、当該振幅が小さくなる。 【効果】 ＤＱ，＊ＤＱの振幅制限によりイコライズ時
間を短縮でき、ＤＲＡＭアクセスの高速化やセンスマー
ジンの向上に寄与できる。特にＮＭＯＳの採用によれば
ＶG 制御用の回路がバイアスだけで足りるようになり簡
単になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ読出し用半導体
集積回路に係り、特にマトリックス状に配列された多数
のダイナミックランダムアクセルメモリ（ＤＲＡＭ）セ
ルに格納されたデータを読出すための動作速度を高速化
し得るデータ読出し用半導体集積回路に関する。

【０００２】

【従来の技術】各種の大規模集積回路（ＬＳＩ）におい
て集積度の向上は最重要課題の一つであり、それはデー
タ保存装置の１つであるＤＲＡＭにとっても例外ではな
い。

【０００３】図６はＤＲＡＭのビット線データをチップ
外部に読出すための従来の半導体集積回路であり、図７
はその読出し動作波形を示すものである。なお、以下に
おいては否定論理についての表記としてシンボル「＊」
を使用する。例えば、信号Ｄの否定論理であれば＊Ｄと
するものである。

【０００４】図６において、まず、この従来の読出し回
路は、複数のメモリセルのうちアドレスが指定されたメ
モリセル３０１のデータを、対応するビット線対ＢＬ
１，＊ＢＬ１；ＢＬ２，＊ＢＬ２；…を介して、その行
アドレスに対応する全ビット線に共通のデータ線ＤＱ，
＊ＤＱに転送する。次いでそのデータ線ＤＱ，＊ＤＱか
らデータ線Ｄ，＊Ｄ、更にデータ線Ｒ，＊Ｒに転送し、
最終的に出力回路３１２から読出しデータＤ_OUT として
出力する。

【０００５】各行アドレスのワード線ＷＬには各列アド
レスに対応するメモリセル３０１が接続され、その各ビ
ット線対にはそれぞれ差動増幅回路３０２の入力端が接
続されている。この差動増幅回路３０２は、制御信号Ｓ
ＡＰ，＊ＳＡＮにより活性・不活性状態が制御され、各
信号ＳＡＰ，＊ＳＡＮがそれぞれ“Ｈ”，“Ｌ”のとき
に活性化されて、対応するビット線間の微小電位差を増
幅するもので、その出力端は対応するスイッチ回路３０
３を介して、対をなすデータ線ＤＱ，＊ＤＱに接続され
ている。スイッチ回路３０３は、それぞれ独立して入力
される制御信号ＣＳＬ１，ＣＳＬ２，…により導通・非
導通が制御され、その制御信号ＣＳＬが“Ｈ”のとき導
通状態となってビット線対をデータ線ＤＱ，＊ＤＱと電
気的に導通させる。これにより、ビット線対のデータが
データ線ＤＱ，＊ＤＱに転送される。３０４はデータ線
ＤＱ，＊ＤＱのイコライズ回路であり、このイコライズ
回路３０４は制御信号＊Ｅにより導通・非導通が制御さ
れ、制御信号＊Ｅが“Ｌ”のときデータ線ＤＱ，＊ＤＱ
をプリチャージしハイインピーダンス状態とする。その
完了後、スイッチ回路３０３が活性化されることで、ビ
ット線対のレベルに応じてそのプリチャージ状態が保持
されるか、あるいはディスチャージされ、ビット線対の
データがデータ線ＤＱ，＊ＤＱに転送されることにな
る。

【０００６】データ線ＤＱ，＊ＤＱのデータは、スイッ
チ回路３０７を介してデータ線Ｄ，＊Ｄに転送される。
このスイッチ回路３０７は制御信号Ｓにより導通・非導
通が制御される。３０８はデータ線Ｄ，＊Ｄのイコライ
ズ回路であり、上記制御信号＊Ｅによりそのトランジス
タの導通・非導通が制御され、制御信号＊Ｅが“Ｌ”の
とき導通状態となってデータ線Ｄ，＊Ｄをプリチャージ
する。スイッチ回路３０７の導通によってデータ線Ｄ
Ｑ，＊ＤＱのデータがデータ線Ｄ，＊Ｄに転送される原
理は上記スイッチ回路３０３を通じての転送原理と同様
である。データ線Ｄ，＊Ｄには差動増幅回路３０９が接
続されている。この差動増幅回路３０９は制御信号＊
Ｅ，ＱＳＥによりその活性・不活性状態が制御されるよ
うになっており、この差動増幅回路３０９は制御信号＊
Ｅが“Ｈ”、制御信号ＱＳＥが“Ｈ”のとき活性化され
てデータ線Ｄ，＊Ｄの電位差を増幅する。

【０００７】データ線Ｄ，＊Ｄのデータは各線に対応し
て設けられた電位転送回路３１０，３１１を通じてデー
タ線Ｒ，＊Ｒに転送される。電位転送回路３１０，３１
１は制御信号ＱＳＥによってその活性・不活性状態が制
御されるもので、制御信号＊Ｅが“Ｈ”のとき各データ
線Ｄ，＊Ｄの電位を各データ線Ｒ，＊Ｒに転送する。出
力回路３１２はこれらのデータ線Ｒ，＊Ｒの電位に基づ
くデータを読出しデータＤ_OUT として半導体集積回路の
外部へ出力するようになっている。

【０００８】なお、符号３０５及び３０６は書込み制御
回路であり、ライトイネーブル信号ＷＥ，＊ＷＥによっ
てオン／オフが制御されるインバータにより構成され、
このインバータを介して書込みデータＷＤ，＊ＷＤがデ
ータ線ＤＱ，＊ＤＱに入力され、選択されたセル３０１
にそのデータが書込まれる。

【０００９】次に、図７をも参照しつつ半導体集積回路
の動作について説明する。なお、この図においては、領
域Ｉにおいてビット線ＢＬ１，＊ＢＬ１のデータを読出
した後、領域IIにおいてアドレスが切替わりビット線Ｂ
Ｌ２，＊ＢＬ２のデータを読出す場合について例示して
いる。

【００１０】まず、ワード線ＷＬが立上がり、各々のメ
モリセル３０１のデータがビット線ＢＬ１，＊ＢＬ１；
ＢＬ２，＊ＢＬ２に転送され、ＢＬ１−＊ＢＬ１間及び
ＢＬ２−＊ＢＬ２間に微小電位差が発生した後、信号＊
ＳＡＮをビット線電位から接地電位に引下げ、信号ＳＡ
Ｐをビット線電位から所定の高電位まで引上げて、差動
増幅回路３０２を活性化させ、ビット線の電位差を増幅
する（図７の期間Ｔ_ａ）。

【００１１】次に、データ線ＤＱ，＊ＤＱ；Ｄ，＊Ｄ；
Ｒ，＊Ｒを電源電位に保持するイコライズ回路３０４を
制御する信号＊Ｅを立上げ、データ線ＤＱ，＊ＤＱ；
Ｄ，＊Ｄ；Ｒ，＊Ｒをハイインピーダンス状態にした
後、ビット線ＢＬ１，＊ＢＬ１とデータ線ＤＱ，＊ＤＱ
とを接続するスイッチ３０３及びデータ線ＤＱ，＊ＤＱ
とデータ線Ｄ，＊Ｄとを接続するスイッチ３０７の制御
信号ＣＳＬ１，Ｓをそれぞれ立上げ立下げる。スイッチ
３０３，３０７を導通状態にしてビット線の電荷がデー
タ線ＤＱ，＊ＤＱ、そしてデータ線Ｄ，＊Ｄに転送され
た後、信号Ｓを立上げてスイッチ回路３０７を非導通状
態にし、これとほぼ同時に信号ＱＳＥを立上げてデータ
線Ｄ，＊Ｄの差動増幅回路３０９を活性化し、データ線
Ｄ，＊Ｄの微小電位差を増幅する（図７の期間Ｔ_ｂ，Ｔ
_ｃ，Ｔ_ｄ）。増幅されたデータ線Ｄ，＊Ｄのデータは、
前述したように転送回路３１０，３１１に入力され、こ
の出力がデータ線Ｒ，＊Ｒ並びに出力回路３１２を介し
て半導体集積回路の出力データＤ_OUT となって外部へ送
出されることとなる。

【００１２】次にチップに入力されるアドレスが切替わ
り、半導体集積回路内の図示しない制御回路がアドレス
の変化を受付けると、ビット線ＢＬ１，＊ＢＬ１とデー
タ線ＤＱ，＊ＤＱとを接続する信号ＣＳＬ１が立下が
り、スイッチ３０３を非導通状態にする。これとほぼ同
時に、制御信号＊Ｅ，Ｓが立下がり、データ線ＤＱ，＊
ＤＱ；Ｄ，＊Ｄ；Ｒ，＊Ｒを“Ｈ”に引上げ、やがて各
データ線が同電位に引上げられるころ制御信号＊Ｅは
“Ｈ”に切替わり、充電回路３０４，３０８，３１０，
３１１がオフする。これとほぼ同時に、制御信号ＣＳＬ
２が立上がり、スイッチ３０３が導通状態になり、ビッ
ト線ＢＬ２，＊ＢＬ２のデータがデータ線ＤＱ，＊ＤＱ
に転送される。データ線ＤＱ，＊ＤＱの電位差は、スイ
ッチ３０７を介してデータ線Ｄ，＊Ｄに転送され、デー
タ線Ｄ，＊Ｄ間に微小電位差がついた時点で、制御信号
Ｓ，ＱＳＥが立上がり、差動増幅回路３０９を活性化さ
せ、データ線Ｄ，＊Ｄの電位差を増幅する。この電位
は、電位転送回路３１０，３１１を介してデータ線Ｒ，
＊Ｒに転送され、更に出力回路３１２に転送されて、デ
ータ読出し用半導体集積回路の出力Ｄ_OUT が送出され
る。

【００１３】

【発明が解決しようとする課題】ところが、以上説明し
たようなＤＲＡＭ回路にあっては、集積度の向上がアク
セス動作の低下をもたらすという問題がある。これはデ
ータ線ＤＱ，＊ＤＱにおけるイコライズ時間を充分に確
保しなければならないという制約に起因している。

【００１４】すなわち、まず、かかるデータ線ＤＱ，＊
ＤＱは、通常、データ線Ｄ，＊Ｄよりも負荷容量が大き
く、その状態が図７から見て取ることができる。そし
て、集積度が上がり、メモリ容量が大きくなると、それ
だけデータ線ＤＱ，＊ＤＱは多数のビット線に接続され
ることになり、その分だけ負荷容量が大きくなる。つま
り、データ線ＤＱ，＊ＤＱの時定数が大きいこととな
る。そのために、データ線ＤＱ，＊ＤＱを充分にイコラ
イズし、安定した読出しを図るにはそのための時間（イ
コライズ制御信号＊Ｅを“Ｌ”にする期間）をそれだけ
長く取らなければならなくなり、集積度の向上が動作速
度の低下をもたらすことになる。

【００１５】また、デバイス動作の高速化も高集積化と
ならんで最重要課題とされており、メモリ周辺に接続さ
れているＬＳＩデバイスの動作速度は、近年、益々上昇
の一途を辿っている。このような傾向に伴ない、ＤＲＡ
Ｍのアクセス動作に対しては高速化の要求が益々高まる
状況でもある。

【００１６】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはＤＲＡＭ
におけるデータ線のイコライズ時間を短縮できるデータ
読出し用半導体集積回路を提供することにある。

【００１７】

【課題を解決するための手段】本発明に係るデータ読出
し用半導体集積回路は、複数のＤＲＡＭセルからなるセ
ルマトリックスと、このセルマトリックスの行アドレス
毎に設けられたワード線と、セルマトリックスの列アド
レス毎に設けられたビット線対と、このビット線対を構
成する第１、第２のビット線間の電位差を増幅するビッ
ト線差動増幅回路と、上記ビット線対複数組の電荷転送
を受けるデータ線対と、そのビット線対複数組の各組毎
に設けられ、このビット線対各組から上記データ線対へ
の電荷転送路を開閉するためのスイッチ回路と、上記デ
ータ線対を構成する第１、第２のデータ線間の電位差を
増幅するデータ線差動増幅回路と、上記データ線対を構
成する第１、第２のデータ線のうちの一方にソースが接
続され、かつ他方にドレインが接続され、データ線差動
増幅回路の付勢期間において第１、第２のデータ線間の
電位差が規制値になると導通状態となるようにゲート電
位が設定されたトランジスタにより形成され、該トラン
ジスタの導通によって第１、第２のデータ線間の振幅を
規制値以下に制限するように機能する振幅制限回路とを
備えていることを特徴としている。

【００１８】振幅制限回路を構成するトランジスタは、
ＮＭＯＳ、ＰＭＯＳの何れによっても構成することがで
きる。

【００１９】ゲート電位について具体的に言えば、ＮＭ
ＯＳの場合、少なくともデータ線差動増幅回路の活性化
期間（よって、全期間でも可）にて、Ｖcc＋Ｖth（＝ト
ランジスタの閾値）以下であることが必要である。つま
り、ゲート電位がＶcc＋Ｖthより大きくなると第１、第
２のデータ線間の電位差が生じないうちにトランジスタ
が導通状態となり、センス不能となるからである。その
センス動作に支障を来さない範囲内であれば、このゲー
ト電位は、Ｖcc＋Ｖthに近いほど、第１、第２のデータ
線間の電位差が小さいうちにトランジスタが導通状態と
なるため、振幅規制値が小さな値になる。

【００２０】なお、センス動作を担う差動増幅の原理か
らデータ線対の絶対電位は、終端データ線へのデータ転
送回路が誤動作しない程度（Ｖcc／２程度）以上に上が
っていればデータの読出しは問題ない。

【００２１】次に、データ線差動増幅回路の活性化期間
に限って、ＰＭＯＳにおけるゲートのレベルは、（接地
電位）「Ｖ_GND ＋Ｖcc−Ｖth」以下に設定しておけば良
く、それ以外の期間はこの「Ｖ_GND ＋Ｖcc−Ｖth」より
も大きなレベルに設定される必要がある。なお、Ｖ_GND
は接地電位である。

【００２２】

【作用】本発明によれば、第１、第２のデータ線間の振
幅が制限されるため、両者のイコライズはそれだけ短時
間に完了させることができることとなり、ＤＲＡＭのア
クセス動作の高速化に寄与することができる。

【００２３】また、両データ線のイコライズを短時間で
完了することができることで、その時間を長めに設定し
ておくことにより、更に充分なイコライズが可能となる
ので、メモリのセンスマージンの向上にも寄与すること
ができる。

【００２４】さらに、振幅制限回路を形成するトランジ
スタとして特にＮＭＯＳを採用することにより、ゲート
電位を全期間を通じて一定のレベルに保持しておくだけ
でも振幅制限効果を得ることができるので、特別な信号
生成回路が不要となって、バイアス回路のみでゲート電
位制御が可能となり、回路構成の複雑化を抑制すること
ができる。

【００２５】

【実施例】以下、本発明の実施例について図面を参照し
つつ説明する。

【００２６】図１は本発明の一実施例によるＤＲＡＭの
データ読出し用半導体集積回路の概略構成をその読出し
動作の対象であるＤＲＡＭと共に示すブロック図であ
る。

【００２７】図において、セルマトリックス３００は、
多数のメモリセル３０１…が直交する２方向にマトリッ
クス状に配置された構成を有している。このセルマトリ
ックス３００は、一方方向（実際の図１では縦方向）に
延びる複数本のワード線ＷＬを備えており、これらのワ
ード線ＷＬの一方の端部には行デコーダ２０が設けられ
ている。また、前記方向と直交する方向（図１における
横方向）には、正規のビット線と反転されたビット線と
が１組となったビット線対ＢＬ１，＊ＢＬ１；ＢＬ２，
＊ＢＬ２；…；ＢＬ_Ｎ，＊ＢＬ_Ｎが複数対に設けられて
いる。ビット線＊ＢＬ１−ＢＬ_Ｎの一方の端部には、各
ビット線対ＢＬ１，＊ＢＬ１；ＢＬ２，＊ＢＬ２；…；
ＢＬ_Ｎ，＊ＢＬ_Ｎ毎の個別の差動増幅回路３０２_１，３
０２_２，…，３０２_Ｎよりなる差動増幅回路３０２が設
けられている。

【００２８】差動増幅回路３０２の出力はスイッチ３０
３を介してデータ線対ＤＱ，＊ＤＱに夫々接続されてい
る。データ線対ＤＱ，＊ＤＱにはイコライズ回路３０４
及び書込み制御回路３０５及び３０６が接続されている
点は図６に示された従来の読出し回路と同一の構成であ
るが、この発明に係る読出し回路は後述するようにこの
発明のポイントである振幅制限回路１０１及び補助イコ
ライズ回路１０２が更に接続されている。これらの回路
１０１及び１０２については後で詳述する。

【００２９】データ線対ＤＱ及び＊ＤＱはスイッチ３０
７に接続され、このスイッチ３０７にはデータ線対Ｄ及
び＊Ｄの一端が接続され、その他端には夫々転送回路３
１０及び３１１が接続されている。データ線対Ｄ及び＊
Ｄも、専用のイコライズ回路３０８及び差動増幅回路３
０９を有している。また、転送回路３１０及び３１１の
出力は夫々データ線Ｒ及び＊Ｒを介して出力回路３１２
へ供給され、出力データＤ_OUT として外部へ出力され
る。この段落の構成は、図６に示された従来の読出し回
路の構成と同様である。

【００３０】このデータ読出し用半導体集積回路の全体
的な構成としては、前記行デコーダ２０に行アドレス信
号Ｓ_RAを供給する行アドレスバッファ３０と、信号＊Ｒ
ＡＳを入力して前記バッファ３０に制御信号を出力する
と共に、前記行デコーダ２０に対してはワード線駆動信
号ＷＤＲＶを、また前記ビット線差動増幅回路３０２に
対しては制御信号ＳＡＰ及び＊ＳＡＮを出力する行系統
制御回路４０が設けられている。また、列方向の読出し
を行なうためにも、スイッチ３０３に制御信号ＣＳＬ１
及びＣＳＬ２を供給するための列デコーダ２５と、この
列デコーダ２５へ列アドレス信号Ｓ_CAを出力する列アド
レスバッファ３５と、信号＊ＣＡＳの入力に基づいて前
記バッファ３５に制御信号を出力すると共に振幅制限回
路１０１へ制御信号φ１、補助イコライズ回路１０２へ
制御信号φ２を、主イコライズ回路３０４、イコライズ
回路３０８及び転送回路３１０，３１１へ制御信号＊Ｅ
を、夫々出力する列系統制御回路４５と、が設けられて
いる。

【００３１】詳細な説明は控えるが、列系統制御回路４
５はライトイネーブル信号に基づいてスイッチ３０７を
制御する制御信号Ｓを出力してスイッチ３０７を制御す
ると共に、出力回路３１２の動作をも制御している。

【００３２】次に、図１の概略構成を前提として図２及
び図３に従い、この発明の第１実施例の詳細を説明す
る。

【００３３】図２は本発明の第１実施例に係るデータ読
出し用半導体集積回路の構成を示している。また、図３
はその読出し動作波形を示している。

【００３４】図２において、符号１０１で示すものが本
発明の特徴に係る振幅制限回路であって、ここではＮＭ
ＯＳトランジスタ１０をその構成素子として有してい
る。このトランジスタ１０のドレインはデータ線ＤＱに
接続され、そのソースはデータ線＊ＤＱに接続され、そ
のゲートには列系統制御回路４５制御信号φ1 が入力さ
れるようになっている。差動増幅回路３０９が活性化さ
れる期間において、この制御信号φ1 を“Ｈ”にしてお
くと、データ線＊ＤＱの電位、つまりトランジスタ１０
のソース電位がトランジスタ１０のゲート電位よりもそ
の閾値Ｖth分だけ低下したとき、このトランジスタ１０
が導通状態になり、データ線ＤＱ，＊ＤＱの電位差がそ
れ以上大きくならないようになる。すなわち、トランジ
スタ１０が導通状態になると、データ線ＤＱからデータ
線＊ＤＱに電流が流れて、スイッチ３０３を介してビッ
ト線ＢＬ１に接続されている差動増幅回路３０２からビ
ット線ＢＬ１，＊ＢＬ１の夫々の電位の引上げ及び引下
げによってバランスさせる能力と、スイッチ３０３のト
ランジスタの能動負荷としての能力とにより、データ線
ＤＱ，＊ＤＱは共に中間電位にクランプされるようにな
り、ほぼ等しい電位に保たれる。したがって、この動作
状態でのデータ線ＤＱ，＊ＤＱ間に生じる最大の電位差
は、図７に示す従来例の電位差と異なり、トランジスタ
１０の閾値Ｖthとほぼ等しい程度にまで制限される。

【００３５】ここでは、図３（ｃ）に示すように、この
制御信号φ1 は、期間Ｔａにおけるビット線電位の増幅
がほぼ完了したときに立上げられ、図示されていない
が、その後の読出し動作中はレベル“Ｈ”に保持されて
いる。これがイコライズ時間の短縮に寄与することとな
る。

【００３６】すなわち、図３の領域Ｉにおいては、図６
に示す回路と同様に、まず、ワード線ＷＬが立上がり、
各メモリセル３０１のデータがビット線ＢＬ１，＊ＢＬ
１；ＢＬ２，＊ＢＬ２に転送され、ＢＬ１−＊ＢＬ１間
及びＢＬ２−＊ＢＬ２間に微小の電位差がついた後、信
号＊ＳＡＮをビット線電位から接地電位に引下げ、信号
ＳＡＰをビット線電位から所定の高電位にまで引上げ
て、差動増幅回路３０２を活性化させ、ビット線の電位
差を増幅する（図３の期間Ｔ_ａ）。この期間Ｔａにおけ
るビット線ＢＬの電位差が飽和状態になる若干前に制御
信号φ1 が立上げられる。

【００３７】次に、データ線ＤＱ，＊ＤＱ；Ｄ，＊Ｄ；
Ｒ，＊Ｒを電源電位に保持するイコライズ回路３０４を
制御する信号＊Ｅを立上げ、データ線ＤＱ，＊ＤＱ；
Ｄ，＊Ｄ；Ｒ，＊Ｒをハイインピーダンス状態にした後
（図３の期間Ｔ_ｂ）、ビット線ＢＬ１，＊ＢＬ１とデー
タ線ＤＱ，＊ＤＱとを接続するスイッチ３０３及びデー
タ線ＤＱ，＊ＤＱとデータ線Ｄ，＊Ｄとを接続するスイ
ッチ３０７の夫々の制御信号ＣＳＬ１，Ｓをそれぞれ立
上げ立下げて、、スイッチ３０３，３０７を導通状態に
する。これにより、ビット線の電荷がデータ線ＤＱ，＊
ＤＱ、そしてデータ線Ｄ，＊Ｄに転送された後、信号Ｓ
を立上げてスイッチ回路３０７を非導通状態にし、これ
とほぼ同時に信号ＱＳＥを立上げてデータ線Ｄ，＊Ｄの
差動増幅回路３０９を活性化させ（図３の期間Ｔ_ｃ）、
データ線Ｄ，＊Ｄの微小電位差を増幅する（図３の期間
Ｔ_ｄ）。この期間Ｔ_ｄの途中において制御信号φ1 とデ
ータ線＊ＤＱとの電位差が閾値Ｖthとなるまでデータ線
＊ＤＱの電位が下がると、トランジスタ１０が導通状態
となり、その電位差制限機能によりデータ線ＤＱ，＊Ｄ
Ｑの電位差は次第に小さくなってゆく。データ線Ｄ，＊
Ｄのデータは、データ線ＤＱ，＊ＤＱの電位差が閾値Ｖ
thと一致する前に、差動増幅回路３０９によってセンス
され、前述したように転送回路３１０，３１１に入力さ
れ、この出力がデータ線Ｒ，＊Ｒ及び出力回路３１２を
介して半導体集積回路の出力データＤ_{OU T} となって外部
へ送出される。

【００３８】次に図３における領域IIに相当するアドレ
ス遷移時の回路動作を説明する。

【００３９】図示しない制御回路がアドレスの遷移を受
付け、制御信号ＣＳＬ１，＊Ｅが下がると、データ線Ｄ
Ｑ，＊ＤＱ；Ｄ，＊Ｄ；Ｒ，＊Ｒの充電が開始される
が、データ線ＤＱ，＊ＤＱの電位差がトランジスタ１０
の働きにより従来よりも小さくなっているため、従来最
も時間を要していたデータ線ＤＱ，＊ＤＱのイコライズ
時間が大幅に短縮され、従来ｔ１を必要としていた時間
をｔ２にまで短縮することが可能となる。この時間差ｔ
１−ｔ２が読出し時間の短縮分となる。

【００４０】逆に時間をｔ２にまで縮めない場合には、
ｔ２からの増加時間分だけデータ線ＤＱ，＊ＤＱのイコ
ライズを充分に行うことができるため、センスマージン
の向上を図ることができる。

【００４１】制御信号ＣＳＬ２が立上がり、データ線Ｄ
Ｑ，＊ＤＱ；Ｄ，＊Ｄの各々に電位差が生じ、差動増幅
回路３０９が活性化され、データ線Ｒ，＊Ｒを介して出
力データＤ_OUT が出力されるまでの動作は従来と同様で
ある。

【００４２】なお、制御信号φ１の電位はデータ線Ｄ
Ｑ，＊ＤＱの「“Ｈ”側のレベル＋閾値Ｖth」のレベル
以下であれば良く、その範囲内でのφ１の電位が高けれ
ば高いほど、データ線ＤＱ，＊ＤＱの電位差を小さくす
ることができる。

【００４３】なお、トランジスタ１０はＮＭＯＳに限定
されることはなく、ＰＭＯＳでもかまわない。ただし、
この場合、制御信号のレベルの設定に注意を要する。

【００４４】ＮＭＯＳに対する制御信号φ1 は、少なく
とも差動増幅回路３０９が活性化されている間だけ
“Ｈ”に保持させれば良いものと考えられ、制御信号
Ｓ，ＱＳＥ等で代用することもできる。また、全期間
“Ｈ”の状態を保持するようにゲートをバイアスしてお
いても良い。

【００４５】トランジスタ１０がＰＭＯＳになると、ま
ず、ゲート制御信号が反転されることになるが、レベル
の期間的な制御が不可欠になり、全期間“Ｌ”にするわ
けにはいかない。

【００４６】トランジスタ１０がＰＭＯＳの場合、デー
タ線ＤＱにソース、データ線＊ＤＱにドレインが接続さ
れる。そして、当該ＰＭＯＳトランジスタはそのゲート
とソースあるいはドレインとの電位差が閾値Ｖthになる
と導通状態となってデータ線ＤＱ及び＊ＤＱの電位差制
限機能を効かせ始める。

【００４７】ここにおいて、ＰＭＯＳトランジスタ１０
のゲートを全期間“Ｌ”にバイアスしておくことを考え
ると、そのゲートに対するソース又はドレインの電位差
が閾値Ｖthになる、という条件が差動増幅回路３０９が
活性化されていない期間中に成立することにより、差動
増幅が不成立となってしまう。従って、トランジスタ１
０としてＰＭＯＳを使用する場合には、この差動増幅回
路が活性化されていない期間に限ってはそのゲート制御
信号を“Ｈ”に切り替える必要があることになる。

【００４８】よって上記第１実施例のようにトランジス
タ１０としてＮＭＯＳを使用することにより、その制御
信号φ1 を形成するための回路を省略することが可能に
なるという利点がある。

【００４９】なお、上述した第１実施例の具体的な回路
（図２）においては、図１のデータ線ＤＱ，＊ＤＱの上
部に二点鎖線により示された補助イコライズ回路が設け
られていないが、図４に示す第２実施例による半導体集
積回路のように補助イコライズ回路１０２を設けるよう
にしてもよい。この補助イコライズ回路１０２は、図３
で一点鎖線で示すＣＳＬ１，ＣＳＬ２をパルス状に立上
げている。この回路１０２はＰＭＯＳトランジスタ１２
及び１４によって形成されており、そのため、Ｐチャネ
ルイコライズとも呼ばれる。トランジスタのゲートには
制御信号φ2 が入力される。この制御信号φ2 はデータ
線Ｄ，＊Ｄのセンス動作終了後に“Ｌ”へ立ち下げら
れ、トランジスタが導通状態とされる。これによりデー
タ線ＤＱ，＊ＤＱは図３において仮想線で示すように充
電されてゆき、制御信号＊Ｅの立下がりによりイコライ
ズ回路３０４に引継がれた形でＶccまで充電されること
となる。また、ビット線動作も、信号ＣＳＬが早く立下
がることにより、ＤＱ線への電流の流出がなくなる為、
信号ＣＳＬ立下がり後は、一点鎖線の様に、早く所定の
電位に到達する。従って、さらに短時間でデータ線Ｄ
Ｑ，＊ＤＱのイコライズを終了させることができる。

【００５０】さらに、図２に示す差動増幅回路３０９は
データ線ＤＱ，＊ＤＱに接続されているデータ線Ｄ，＊
Ｄをフル振幅させるため、両者をスイッチ回路３０７で
切離す必要があるが、図５に示す第３実施例のように、
データ線ＤＱ，＊ＤＱをトランジスタのゲートのみで受
けるカレントミラー回路等の能動負荷を有する差動増幅
回路１０３を使用してもよい。このカレントミラー型差
動増幅回路１０３によれば、その能動負荷によってデー
タ線ＤＱ，＊ＤＱの出力をデータ線Ｄ，＊Ｄを介してデ
ータ転送回路３１０，３１１に入力し、データ線Ｒ，＊
Ｒに転送する場合には、その差動増幅回路１０３自体が
スイッチ回路の役割も果たすように動作するため、図
１，図２及び図４に示されるスイッチ回路３０７は設け
る必要がなくなる。なお、データ線Ｄ，＊Ｄは、カレン
トミラー型差動増幅回路１０３と転送回路３１０及び３
１１の夫々を接続しているので、データ線Ｄ及び＊Ｄの
ためのイコライズ回路３０８も省略することができる。

【００５１】

【発明の効果】以上説明したように本発明によれば、第
１、第２のデータ線間の振幅が制限されるため、そのイ
コライズはそれだけ短時間に完了させることができるこ
ととなり、ＤＲＡＭのアクセス動作の高速化に寄与する
ことができるという効果を奏する。

【００５２】さらに、イコライズを短時間で完了するこ
とができるので、その時間を長めに設定することにより
車に充分なイコライズが可能となるから、センスマージ
ンの向上にも寄与することができる。

【００５３】また特に、その振幅制限回路を形成するト
ランジスタとしてＮＭＯＳを採用することにより、ゲー
ト電位は全期間を通じてレベルを一定値に保持しておく
だけでも振幅制限効果を得ることができるので、ゲート
電位制御用の特別な信号生成回路を不要とし、バイアス
回路を設けるのみで良くなり、回路構成の複雑化を抑制
することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るデータ読出し用半導
体集積回路の概略構成を示すブロック図である。

【図２】本発明の一実施例に係るデータ読出し用半導体
集積回路の具体的な構成を示す回路図である。

【図３】図２に示す回路の動作波形を示すタイムチャー
ト。

【図４】この発明の第２実施例に係るデータ読出し半導
体集積回路の具体的構成を示す回路図である。

【図５】この発明の第３実施例に係るデータ読出し半導
体集積回路の具体的構成を示す回路図である。

【図６】従来のデータ読出し用半導体集積回路の構成を
示す回路図である。

【図７】図６に示す回路の動作波形を示すタイムチャー
ト。

【符号の説明】

１０ ＮＭＯＳトランジスタ １２，１４ ＮＭＯＳトランジスタ １０１ 振幅制限回路 １０２ 補助イコライズ回路 １０３ カレントミラー型差動増幅回路 ３０１ ＤＲＡＭセル ３０２ ビット線差動増幅回路 ３０３ ビット線スイッチ回路 ３０４，３０８ イコライズ回路 ３０５，３０６ 書込み動作制御回路 ３０７ データ線スイッチ回路 ３０９ データ線差動増幅回路 ３１０，３１１ データ転送回路 ３１２ 読出しデータ出力回路 ＢＬ，＊ＢＬ ビット線 ＤＱ，＊ＤＱ，Ｄ，＊Ｄ，Ｒ，＊Ｒ データ線

Claims (3)

【特許請求の範囲】
1. 【請求項１】直交する２方向に複数行及び複数列に多数
   のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セ
   ルをマトリックス状に有するセルマトリックスと；前記
   セルマトリックスの前記複数行の行アドレス毎に設けら
   れた複数本のワード線と；前記セルマトリックスの前記
   複数列の列アドレス毎に複数本設けられると共にデータ
   を読出すために各対が夫々第１及び第２のビット線を有
   する複数対のビット線対と；前記複数対のビット線対の
   各ビット線対毎に１つ設けられ、この各ビット線対を構
   成する前記第１及び第２のビット線の間の電位差を増幅
   する複数個のビット線差動増幅回路と；前記ビット線差
   動増幅回路より出力される前記電位差を転送すると共
   に、複数本の第１ビット線が接続される第１のデータ線
   と複数本の第２のビット線が接続される第２のデータ線
   とを備える１対のデータ線対と；前記複数対のビット線
   対の各対毎に設けられる前記複数個のビット線差動増幅
   回路と前記データ線対との間に夫々設けられ、各ビット
   線対から前記データ線対への前記電荷転送を開閉するス
   イッチ回路と；前記データ線対の前記第１及び第２のデ
   ータ線の間の電位差を増幅するデータ線差動増幅回路
   と；前記第１及び第２のデータ線のうちの何れか一方に
   接続されたソース電極と、前記データ線のうちの他方に
   接続されたドレイン電極と、そして、前記データ線差動
   増幅回路が活性化されている期間に前記第１及び第２の
   データ線の間の電位差が予め決められた規制値となると
   導通させられるようにゲート電位が設定されたゲート電
   極と、を有するトランジスタを備え、前記トランジスタ
   の導通により前記第１及び第２のデータ線間の振幅を前
   記規制値以下に制限する振幅制限回路と；を備えるデー
   タ線読出し用半導体集積回路。
2. 【請求項２】前記振幅制限回路を構成するトランジスタ
   は、Ｎチャンネル金属酸化膜半導体（ＮＭＯＳ）トラン
   ジスタであることを特徴とするする請求項１に記載され
   たデータ読出し用半導体集積回路。
3. 【請求項３】前記振幅制限回路が接続される前記第１及
   び第２のデータ線は、第１の制御信号によりこれら第１
   及び第２のデータ線を電源電位に保持させて均等化する
   主イコライズ回路を備えると共に、前記第１及び第２の
   データ線の充電動作を所定時間だけ短縮化する補助イコ
   ライズ回路を備えていることを特徴とする請求項１に記
   載されたデータ読出し用半導体集積回路。