JPH076585A - データ読出し用半導体集積回路 - Google Patents
データ読出し用半導体集積回路Info
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- JPH076585A JPH076585A JP6024252A JP2425294A JPH076585A JP H076585 A JPH076585 A JP H076585A JP 6024252 A JP6024252 A JP 6024252A JP 2425294 A JP2425294 A JP 2425294A JP H076585 A JPH076585 A JP H076585A
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Abstract
1を設ける。この回路101は好ましくはNMOSトラ
ンジスタ10からなり、データ線の一方にソース、他方
にドレインが接続され、差動増幅回路309が活性化さ
れている期間においてDQ,*DQ間の電位差がVthに
なると導通するようにゲート電圧VG を設定する。VG
は回路309が活性化されている期間(全期間も可)に
て、Vcc+Vth以下にする。センス動作に支障のない範
囲でゲート電圧VG がVcc+Vthに近いほどDQ,*D
Q間の電位差が小さなうちにトランジスタ10が導通
し、当該振幅が小さくなる。 【効果】 DQ,*DQの振幅制限によりイコライズ時
間を短縮でき、DRAMアクセスの高速化やセンスマー
ジンの向上に寄与できる。特にNMOSの採用によれば
VG 制御用の回路がバイアスだけで足りるようになり簡
単になる。
Description
集積回路に係り、特にマトリックス状に配列された多数
のダイナミックランダムアクセルメモリ(DRAM)セ
ルに格納されたデータを読出すための動作速度を高速化
し得るデータ読出し用半導体集積回路に関する。
て集積度の向上は最重要課題の一つであり、それはデー
タ保存装置の1つであるDRAMにとっても例外ではな
い。
外部に読出すための従来の半導体集積回路であり、図7
はその読出し動作波形を示すものである。なお、以下に
おいては否定論理についての表記としてシンボル「*」
を使用する。例えば、信号Dの否定論理であれば*Dと
するものである。
路は、複数のメモリセルのうちアドレスが指定されたメ
モリセル301のデータを、対応するビット線対BL
1,*BL1;BL2,*BL2;…を介して、その行
アドレスに対応する全ビット線に共通のデータ線DQ,
*DQに転送する。次いでそのデータ線DQ,*DQか
らデータ線D,*D、更にデータ線R,*Rに転送し、
最終的に出力回路312から読出しデータDOUT として
出力する。
レスに対応するメモリセル301が接続され、その各ビ
ット線対にはそれぞれ差動増幅回路302の入力端が接
続されている。この差動増幅回路302は、制御信号S
AP,*SANにより活性・不活性状態が制御され、各
信号SAP,*SANがそれぞれ“H”,“L”のとき
に活性化されて、対応するビット線間の微小電位差を増
幅するもので、その出力端は対応するスイッチ回路30
3を介して、対をなすデータ線DQ,*DQに接続され
ている。スイッチ回路303は、それぞれ独立して入力
される制御信号CSL1,CSL2,…により導通・非
導通が制御され、その制御信号CSLが“H”のとき導
通状態となってビット線対をデータ線DQ,*DQと電
気的に導通させる。これにより、ビット線対のデータが
データ線DQ,*DQに転送される。304はデータ線
DQ,*DQのイコライズ回路であり、このイコライズ
回路304は制御信号*Eにより導通・非導通が制御さ
れ、制御信号*Eが“L”のときデータ線DQ,*DQ
をプリチャージしハイインピーダンス状態とする。その
完了後、スイッチ回路303が活性化されることで、ビ
ット線対のレベルに応じてそのプリチャージ状態が保持
されるか、あるいはディスチャージされ、ビット線対の
データがデータ線DQ,*DQに転送されることにな
る。
チ回路307を介してデータ線D,*Dに転送される。
このスイッチ回路307は制御信号Sにより導通・非導
通が制御される。308はデータ線D,*Dのイコライ
ズ回路であり、上記制御信号*Eによりそのトランジス
タの導通・非導通が制御され、制御信号*Eが“L”の
とき導通状態となってデータ線D,*Dをプリチャージ
する。スイッチ回路307の導通によってデータ線D
Q,*DQのデータがデータ線D,*Dに転送される原
理は上記スイッチ回路303を通じての転送原理と同様
である。データ線D,*Dには差動増幅回路309が接
続されている。この差動増幅回路309は制御信号*
E,QSEによりその活性・不活性状態が制御されるよ
うになっており、この差動増幅回路309は制御信号*
Eが“H”、制御信号QSEが“H”のとき活性化され
てデータ線D,*Dの電位差を増幅する。
て設けられた電位転送回路310,311を通じてデー
タ線R,*Rに転送される。電位転送回路310,31
1は制御信号QSEによってその活性・不活性状態が制
御されるもので、制御信号*Eが“H”のとき各データ
線D,*Dの電位を各データ線R,*Rに転送する。出
力回路312はこれらのデータ線R,*Rの電位に基づ
くデータを読出しデータDOUT として半導体集積回路の
外部へ出力するようになっている。
回路であり、ライトイネーブル信号WE,*WEによっ
てオン/オフが制御されるインバータにより構成され、
このインバータを介して書込みデータWD,*WDがデ
ータ線DQ,*DQに入力され、選択されたセル301
にそのデータが書込まれる。
の動作について説明する。なお、この図においては、領
域Iにおいてビット線BL1,*BL1のデータを読出
した後、領域IIにおいてアドレスが切替わりビット線B
L2,*BL2のデータを読出す場合について例示して
いる。
モリセル301のデータがビット線BL1,*BL1;
BL2,*BL2に転送され、BL1−*BL1間及び
BL2−*BL2間に微小電位差が発生した後、信号*
SANをビット線電位から接地電位に引下げ、信号SA
Pをビット線電位から所定の高電位まで引上げて、差動
増幅回路302を活性化させ、ビット線の電位差を増幅
する(図7の期間Ta)。
R,*Rを電源電位に保持するイコライズ回路304を
制御する信号*Eを立上げ、データ線DQ,*DQ;
D,*D;R,*Rをハイインピーダンス状態にした
後、ビット線BL1,*BL1とデータ線DQ,*DQ
とを接続するスイッチ303及びデータ線DQ,*DQ
とデータ線D,*Dとを接続するスイッチ307の制御
信号CSL1,Sをそれぞれ立上げ立下げる。スイッチ
303,307を導通状態にしてビット線の電荷がデー
タ線DQ,*DQ、そしてデータ線D,*Dに転送され
た後、信号Sを立上げてスイッチ回路307を非導通状
態にし、これとほぼ同時に信号QSEを立上げてデータ
線D,*Dの差動増幅回路309を活性化し、データ線
D,*Dの微小電位差を増幅する(図7の期間Tb,T
c,Td)。増幅されたデータ線D,*Dのデータは、
前述したように転送回路310,311に入力され、こ
の出力がデータ線R,*R並びに出力回路312を介し
て半導体集積回路の出力データDOUT となって外部へ送
出されることとなる。
り、半導体集積回路内の図示しない制御回路がアドレス
の変化を受付けると、ビット線BL1,*BL1とデー
タ線DQ,*DQとを接続する信号CSL1が立下が
り、スイッチ303を非導通状態にする。これとほぼ同
時に、制御信号*E,Sが立下がり、データ線DQ,*
DQ;D,*D;R,*Rを“H”に引上げ、やがて各
データ線が同電位に引上げられるころ制御信号*Eは
“H”に切替わり、充電回路304,308,310,
311がオフする。これとほぼ同時に、制御信号CSL
2が立上がり、スイッチ303が導通状態になり、ビッ
ト線BL2,*BL2のデータがデータ線DQ,*DQ
に転送される。データ線DQ,*DQの電位差は、スイ
ッチ307を介してデータ線D,*Dに転送され、デー
タ線D,*D間に微小電位差がついた時点で、制御信号
S,QSEが立上がり、差動増幅回路309を活性化さ
せ、データ線D,*Dの電位差を増幅する。この電位
は、電位転送回路310,311を介してデータ線R,
*Rに転送され、更に出力回路312に転送されて、デ
ータ読出し用半導体集積回路の出力DOUT が送出され
る。
たようなDRAM回路にあっては、集積度の向上がアク
セス動作の低下をもたらすという問題がある。これはデ
ータ線DQ,*DQにおけるイコライズ時間を充分に確
保しなければならないという制約に起因している。
DQは、通常、データ線D,*Dよりも負荷容量が大き
く、その状態が図7から見て取ることができる。そし
て、集積度が上がり、メモリ容量が大きくなると、それ
だけデータ線DQ,*DQは多数のビット線に接続され
ることになり、その分だけ負荷容量が大きくなる。つま
り、データ線DQ,*DQの時定数が大きいこととな
る。そのために、データ線DQ,*DQを充分にイコラ
イズし、安定した読出しを図るにはそのための時間(イ
コライズ制御信号*Eを“L”にする期間)をそれだけ
長く取らなければならなくなり、集積度の向上が動作速
度の低下をもたらすことになる。
ならんで最重要課題とされており、メモリ周辺に接続さ
れているLSIデバイスの動作速度は、近年、益々上昇
の一途を辿っている。このような傾向に伴ない、DRA
Mのアクセス動作に対しては高速化の要求が益々高まる
状況でもある。
みてなされたもので、その目的とするところはDRAM
におけるデータ線のイコライズ時間を短縮できるデータ
読出し用半導体集積回路を提供することにある。
し用半導体集積回路は、複数のDRAMセルからなるセ
ルマトリックスと、このセルマトリックスの行アドレス
毎に設けられたワード線と、セルマトリックスの列アド
レス毎に設けられたビット線対と、このビット線対を構
成する第1、第2のビット線間の電位差を増幅するビッ
ト線差動増幅回路と、上記ビット線対複数組の電荷転送
を受けるデータ線対と、そのビット線対複数組の各組毎
に設けられ、このビット線対各組から上記データ線対へ
の電荷転送路を開閉するためのスイッチ回路と、上記デ
ータ線対を構成する第1、第2のデータ線間の電位差を
増幅するデータ線差動増幅回路と、上記データ線対を構
成する第1、第2のデータ線のうちの一方にソースが接
続され、かつ他方にドレインが接続され、データ線差動
増幅回路の付勢期間において第1、第2のデータ線間の
電位差が規制値になると導通状態となるようにゲート電
位が設定されたトランジスタにより形成され、該トラン
ジスタの導通によって第1、第2のデータ線間の振幅を
規制値以下に制限するように機能する振幅制限回路とを
備えていることを特徴としている。
NMOS、PMOSの何れによっても構成することがで
きる。
OSの場合、少なくともデータ線差動増幅回路の活性化
期間(よって、全期間でも可)にて、Vcc+Vth(=ト
ランジスタの閾値)以下であることが必要である。つま
り、ゲート電位がVcc+Vthより大きくなると第1、第
2のデータ線間の電位差が生じないうちにトランジスタ
が導通状態となり、センス不能となるからである。その
センス動作に支障を来さない範囲内であれば、このゲー
ト電位は、Vcc+Vthに近いほど、第1、第2のデータ
線間の電位差が小さいうちにトランジスタが導通状態と
なるため、振幅規制値が小さな値になる。
らデータ線対の絶対電位は、終端データ線へのデータ転
送回路が誤動作しない程度(Vcc/2程度)以上に上が
っていればデータの読出しは問題ない。
に限って、PMOSにおけるゲートのレベルは、(接地
電位)「VGND +Vcc−Vth」以下に設定しておけば良
く、それ以外の期間はこの「VGND +Vcc−Vth」より
も大きなレベルに設定される必要がある。なお、VGND
は接地電位である。
幅が制限されるため、両者のイコライズはそれだけ短時
間に完了させることができることとなり、DRAMのア
クセス動作の高速化に寄与することができる。
完了することができることで、その時間を長めに設定し
ておくことにより、更に充分なイコライズが可能となる
ので、メモリのセンスマージンの向上にも寄与すること
ができる。
スタとして特にNMOSを採用することにより、ゲート
電位を全期間を通じて一定のレベルに保持しておくだけ
でも振幅制限効果を得ることができるので、特別な信号
生成回路が不要となって、バイアス回路のみでゲート電
位制御が可能となり、回路構成の複雑化を抑制すること
ができる。
つつ説明する。
データ読出し用半導体集積回路の概略構成をその読出し
動作の対象であるDRAMと共に示すブロック図であ
る。
多数のメモリセル301…が直交する2方向にマトリッ
クス状に配置された構成を有している。このセルマトリ
ックス300は、一方方向(実際の図1では縦方向)に
延びる複数本のワード線WLを備えており、これらのワ
ード線WLの一方の端部には行デコーダ20が設けられ
ている。また、前記方向と直交する方向(図1における
横方向)には、正規のビット線と反転されたビット線と
が1組となったビット線対BL1,*BL1;BL2,
*BL2;…;BLN,*BLNが複数対に設けられて
いる。ビット線*BL1−BLNの一方の端部には、各
ビット線対BL1,*BL1;BL2,*BL2;…;
BLN,*BLN毎の個別の差動増幅回路3021,3
022,…,302Nよりなる差動増幅回路302が設
けられている。
3を介してデータ線対DQ,*DQに夫々接続されてい
る。データ線対DQ,*DQにはイコライズ回路304
及び書込み制御回路305及び306が接続されている
点は図6に示された従来の読出し回路と同一の構成であ
るが、この発明に係る読出し回路は後述するようにこの
発明のポイントである振幅制限回路101及び補助イコ
ライズ回路102が更に接続されている。これらの回路
101及び102については後で詳述する。
7に接続され、このスイッチ307にはデータ線対D及
び*Dの一端が接続され、その他端には夫々転送回路3
10及び311が接続されている。データ線対D及び*
Dも、専用のイコライズ回路308及び差動増幅回路3
09を有している。また、転送回路310及び311の
出力は夫々データ線R及び*Rを介して出力回路312
へ供給され、出力データDOUT として外部へ出力され
る。この段落の構成は、図6に示された従来の読出し回
路の構成と同様である。
的な構成としては、前記行デコーダ20に行アドレス信
号SRAを供給する行アドレスバッファ30と、信号*R
ASを入力して前記バッファ30に制御信号を出力する
と共に、前記行デコーダ20に対してはワード線駆動信
号WDRVを、また前記ビット線差動増幅回路302に
対しては制御信号SAP及び*SANを出力する行系統
制御回路40が設けられている。また、列方向の読出し
を行なうためにも、スイッチ303に制御信号CSL1
及びCSL2を供給するための列デコーダ25と、この
列デコーダ25へ列アドレス信号SCAを出力する列アド
レスバッファ35と、信号*CASの入力に基づいて前
記バッファ35に制御信号を出力すると共に振幅制限回
路101へ制御信号φ1、補助イコライズ回路102へ
制御信号φ2を、主イコライズ回路304、イコライズ
回路308及び転送回路310,311へ制御信号*E
を、夫々出力する列系統制御回路45と、が設けられて
いる。
5はライトイネーブル信号に基づいてスイッチ307を
制御する制御信号Sを出力してスイッチ307を制御す
ると共に、出力回路312の動作をも制御している。
び図3に従い、この発明の第1実施例の詳細を説明す
る。
出し用半導体集積回路の構成を示している。また、図3
はその読出し動作波形を示している。
発明の特徴に係る振幅制限回路であって、ここではNM
OSトランジスタ10をその構成素子として有してい
る。このトランジスタ10のドレインはデータ線DQに
接続され、そのソースはデータ線*DQに接続され、そ
のゲートには列系統制御回路45制御信号φ1 が入力さ
れるようになっている。差動増幅回路309が活性化さ
れる期間において、この制御信号φ1 を“H”にしてお
くと、データ線*DQの電位、つまりトランジスタ10
のソース電位がトランジスタ10のゲート電位よりもそ
の閾値Vth分だけ低下したとき、このトランジスタ10
が導通状態になり、データ線DQ,*DQの電位差がそ
れ以上大きくならないようになる。すなわち、トランジ
スタ10が導通状態になると、データ線DQからデータ
線*DQに電流が流れて、スイッチ303を介してビッ
ト線BL1に接続されている差動増幅回路302からビ
ット線BL1,*BL1の夫々の電位の引上げ及び引下
げによってバランスさせる能力と、スイッチ303のト
ランジスタの能動負荷としての能力とにより、データ線
DQ,*DQは共に中間電位にクランプされるようにな
り、ほぼ等しい電位に保たれる。したがって、この動作
状態でのデータ線DQ,*DQ間に生じる最大の電位差
は、図7に示す従来例の電位差と異なり、トランジスタ
10の閾値Vthとほぼ等しい程度にまで制限される。
制御信号φ1 は、期間Taにおけるビット線電位の増幅
がほぼ完了したときに立上げられ、図示されていない
が、その後の読出し動作中はレベル“H”に保持されて
いる。これがイコライズ時間の短縮に寄与することとな
る。
に示す回路と同様に、まず、ワード線WLが立上がり、
各メモリセル301のデータがビット線BL1,*BL
1;BL2,*BL2に転送され、BL1−*BL1間
及びBL2−*BL2間に微小の電位差がついた後、信
号*SANをビット線電位から接地電位に引下げ、信号
SAPをビット線電位から所定の高電位にまで引上げ
て、差動増幅回路302を活性化させ、ビット線の電位
差を増幅する(図3の期間Ta)。この期間Taにおけ
るビット線BLの電位差が飽和状態になる若干前に制御
信号φ1 が立上げられる。
R,*Rを電源電位に保持するイコライズ回路304を
制御する信号*Eを立上げ、データ線DQ,*DQ;
D,*D;R,*Rをハイインピーダンス状態にした後
(図3の期間Tb)、ビット線BL1,*BL1とデー
タ線DQ,*DQとを接続するスイッチ303及びデー
タ線DQ,*DQとデータ線D,*Dとを接続するスイ
ッチ307の夫々の制御信号CSL1,Sをそれぞれ立
上げ立下げて、、スイッチ303,307を導通状態に
する。これにより、ビット線の電荷がデータ線DQ,*
DQ、そしてデータ線D,*Dに転送された後、信号S
を立上げてスイッチ回路307を非導通状態にし、これ
とほぼ同時に信号QSEを立上げてデータ線D,*Dの
差動増幅回路309を活性化させ(図3の期間Tc)、
データ線D,*Dの微小電位差を増幅する(図3の期間
Td)。この期間Tdの途中において制御信号φ1 とデ
ータ線*DQとの電位差が閾値Vthとなるまでデータ線
*DQの電位が下がると、トランジスタ10が導通状態
となり、その電位差制限機能によりデータ線DQ,*D
Qの電位差は次第に小さくなってゆく。データ線D,*
Dのデータは、データ線DQ,*DQの電位差が閾値V
thと一致する前に、差動増幅回路309によってセンス
され、前述したように転送回路310,311に入力さ
れ、この出力がデータ線R,*R及び出力回路312を
介して半導体集積回路の出力データDOU T となって外部
へ送出される。
ス遷移時の回路動作を説明する。
付け、制御信号CSL1,*Eが下がると、データ線D
Q,*DQ;D,*D;R,*Rの充電が開始される
が、データ線DQ,*DQの電位差がトランジスタ10
の働きにより従来よりも小さくなっているため、従来最
も時間を要していたデータ線DQ,*DQのイコライズ
時間が大幅に短縮され、従来t1を必要としていた時間
をt2にまで短縮することが可能となる。この時間差t
1−t2が読出し時間の短縮分となる。
t2からの増加時間分だけデータ線DQ,*DQのイコ
ライズを充分に行うことができるため、センスマージン
の向上を図ることができる。
Q,*DQ;D,*Dの各々に電位差が生じ、差動増幅
回路309が活性化され、データ線R,*Rを介して出
力データDOUT が出力されるまでの動作は従来と同様で
ある。
Q,*DQの「“H”側のレベル+閾値Vth」のレベル
以下であれば良く、その範囲内でのφ1の電位が高けれ
ば高いほど、データ線DQ,*DQの電位差を小さくす
ることができる。
されることはなく、PMOSでもかまわない。ただし、
この場合、制御信号のレベルの設定に注意を要する。
とも差動増幅回路309が活性化されている間だけ
“H”に保持させれば良いものと考えられ、制御信号
S,QSE等で代用することもできる。また、全期間
“H”の状態を保持するようにゲートをバイアスしてお
いても良い。
ず、ゲート制御信号が反転されることになるが、レベル
の期間的な制御が不可欠になり、全期間“L”にするわ
けにはいかない。
タ線DQにソース、データ線*DQにドレインが接続さ
れる。そして、当該PMOSトランジスタはそのゲート
とソースあるいはドレインとの電位差が閾値Vthになる
と導通状態となってデータ線DQ及び*DQの電位差制
限機能を効かせ始める。
のゲートを全期間“L”にバイアスしておくことを考え
ると、そのゲートに対するソース又はドレインの電位差
が閾値Vthになる、という条件が差動増幅回路309が
活性化されていない期間中に成立することにより、差動
増幅が不成立となってしまう。従って、トランジスタ1
0としてPMOSを使用する場合には、この差動増幅回
路が活性化されていない期間に限ってはそのゲート制御
信号を“H”に切り替える必要があることになる。
タ10としてNMOSを使用することにより、その制御
信号φ1 を形成するための回路を省略することが可能に
なるという利点がある。
(図2)においては、図1のデータ線DQ,*DQの上
部に二点鎖線により示された補助イコライズ回路が設け
られていないが、図4に示す第2実施例による半導体集
積回路のように補助イコライズ回路102を設けるよう
にしてもよい。この補助イコライズ回路102は、図3
で一点鎖線で示すCSL1,CSL2をパルス状に立上
げている。この回路102はPMOSトランジスタ12
及び14によって形成されており、そのため、Pチャネ
ルイコライズとも呼ばれる。トランジスタのゲートには
制御信号φ2 が入力される。この制御信号φ2 はデータ
線D,*Dのセンス動作終了後に“L”へ立ち下げら
れ、トランジスタが導通状態とされる。これによりデー
タ線DQ,*DQは図3において仮想線で示すように充
電されてゆき、制御信号*Eの立下がりによりイコライ
ズ回路304に引継がれた形でVccまで充電されること
となる。また、ビット線動作も、信号CSLが早く立下
がることにより、DQ線への電流の流出がなくなる為、
信号CSL立下がり後は、一点鎖線の様に、早く所定の
電位に到達する。従って、さらに短時間でデータ線D
Q,*DQのイコライズを終了させることができる。
データ線DQ,*DQに接続されているデータ線D,*
Dをフル振幅させるため、両者をスイッチ回路307で
切離す必要があるが、図5に示す第3実施例のように、
データ線DQ,*DQをトランジスタのゲートのみで受
けるカレントミラー回路等の能動負荷を有する差動増幅
回路103を使用してもよい。このカレントミラー型差
動増幅回路103によれば、その能動負荷によってデー
タ線DQ,*DQの出力をデータ線D,*Dを介してデ
ータ転送回路310,311に入力し、データ線R,*
Rに転送する場合には、その差動増幅回路103自体が
スイッチ回路の役割も果たすように動作するため、図
1,図2及び図4に示されるスイッチ回路307は設け
る必要がなくなる。なお、データ線D,*Dは、カレン
トミラー型差動増幅回路103と転送回路310及び3
11の夫々を接続しているので、データ線D及び*Dの
ためのイコライズ回路308も省略することができる。
1、第2のデータ線間の振幅が制限されるため、そのイ
コライズはそれだけ短時間に完了させることができるこ
ととなり、DRAMのアクセス動作の高速化に寄与する
ことができるという効果を奏する。
とができるので、その時間を長めに設定することにより
車に充分なイコライズが可能となるから、センスマージ
ンの向上にも寄与することができる。
ランジスタとしてNMOSを採用することにより、ゲー
ト電位は全期間を通じてレベルを一定値に保持しておく
だけでも振幅制限効果を得ることができるので、ゲート
電位制御用の特別な信号生成回路を不要とし、バイアス
回路を設けるのみで良くなり、回路構成の複雑化を抑制
することができる。
体集積回路の概略構成を示すブロック図である。
集積回路の具体的な構成を示す回路図である。
ト。
体集積回路の具体的構成を示す回路図である。
体集積回路の具体的構成を示す回路図である。
示す回路図である。
ト。
Claims (3)
- 【請求項1】直交する2方向に複数行及び複数列に多数
のダイナミックランダムアクセスメモリ(DRAM)セ
ルをマトリックス状に有するセルマトリックスと;前記
セルマトリックスの前記複数行の行アドレス毎に設けら
れた複数本のワード線と;前記セルマトリックスの前記
複数列の列アドレス毎に複数本設けられると共にデータ
を読出すために各対が夫々第1及び第2のビット線を有
する複数対のビット線対と;前記複数対のビット線対の
各ビット線対毎に1つ設けられ、この各ビット線対を構
成する前記第1及び第2のビット線の間の電位差を増幅
する複数個のビット線差動増幅回路と;前記ビット線差
動増幅回路より出力される前記電位差を転送すると共
に、複数本の第1ビット線が接続される第1のデータ線
と複数本の第2のビット線が接続される第2のデータ線
とを備える1対のデータ線対と;前記複数対のビット線
対の各対毎に設けられる前記複数個のビット線差動増幅
回路と前記データ線対との間に夫々設けられ、各ビット
線対から前記データ線対への前記電荷転送を開閉するス
イッチ回路と;前記データ線対の前記第1及び第2のデ
ータ線の間の電位差を増幅するデータ線差動増幅回路
と;前記第1及び第2のデータ線のうちの何れか一方に
接続されたソース電極と、前記データ線のうちの他方に
接続されたドレイン電極と、そして、前記データ線差動
増幅回路が活性化されている期間に前記第1及び第2の
データ線の間の電位差が予め決められた規制値となると
導通させられるようにゲート電位が設定されたゲート電
極と、を有するトランジスタを備え、前記トランジスタ
の導通により前記第1及び第2のデータ線間の振幅を前
記規制値以下に制限する振幅制限回路と;を備えるデー
タ線読出し用半導体集積回路。 - 【請求項2】前記振幅制限回路を構成するトランジスタ
は、Nチャンネル金属酸化膜半導体(NMOS)トラン
ジスタであることを特徴とするする請求項1に記載され
たデータ読出し用半導体集積回路。 - 【請求項3】前記振幅制限回路が接続される前記第1及
び第2のデータ線は、第1の制御信号によりこれら第1
及び第2のデータ線を電源電位に保持させて均等化する
主イコライズ回路を備えると共に、前記第1及び第2の
データ線の充電動作を所定時間だけ短縮化する補助イコ
ライズ回路を備えていることを特徴とする請求項1に記
載されたデータ読出し用半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02425294A JP3503980B2 (ja) | 1993-02-23 | 1994-02-22 | データ読出し用半導体集積回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5-33558 | 1993-02-23 | ||
JP3355893 | 1993-02-23 | ||
JP02425294A JP3503980B2 (ja) | 1993-02-23 | 1994-02-22 | データ読出し用半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH076585A true JPH076585A (ja) | 1995-01-10 |
JP3503980B2 JP3503980B2 (ja) | 2004-03-08 |
Family
ID=26361743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02425294A Expired - Fee Related JP3503980B2 (ja) | 1993-02-23 | 1994-02-22 | データ読出し用半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3503980B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4954642A (en) * | 1985-11-15 | 1990-09-04 | Nippon Kayaku Kabushiki Kaisha | Forskolin compounds |
JP2009009665A (ja) * | 2007-06-29 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
US8379436B2 (en) | 2011-01-28 | 2013-02-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1994
- 1994-02-22 JP JP02425294A patent/JP3503980B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4954642A (en) * | 1985-11-15 | 1990-09-04 | Nippon Kayaku Kabushiki Kaisha | Forskolin compounds |
JP2009009665A (ja) * | 2007-06-29 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
US8379436B2 (en) | 2011-01-28 | 2013-02-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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Publication number | Publication date |
---|---|
JP3503980B2 (ja) | 2004-03-08 |
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