JPH0258796A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
は、バイポーラ型ＲＡＭ　（ランダム・アクセス・メモ
リ）を基本構成とする論理機能付メモリ等に利用して特
に有効な技術に関するものである。

〔従来の技術〕

バイポーラ］・ランジスタからなるメモリセルが格子状
に配置されてなるメモリアレイと、ＥＣＬ給理ゲート回
路からなる周辺回路とを含むパイボＲＡＭは、例えばｓ
Ｓ２図に示されるように、メモリアレイＭΔＲＹを構成
する相補データ線に対応して設けられる読み出し回路を
含む。

バイポーラ型ＲＡＭについては、例えば、特開昭５８−
６０４８７号公報に記載されている。

（発明が解決しようとする課題〕 本願発明者等は、この発明に先立って、上記に記載され
るような従来のバイポーラ型ＲＡＭを基本構成とする論
理機能付メモリを開発した。

この論理機能付メモリにおいて、バイポーラ型ＲＡＭは
、例えば第２図に示されるように、メモリアレイＭＡＲ
Ｙを構成する相補データ線に対応して設けられる読み出
し回路を含む。読み出し回路は、そのエミッタが対応す
る相補データ線ＤＯ・ＤＯに結合されるオープンコレク
タ型の出力トランジスタＴ９及びＴＩＯを含む。これら
の出力トランジスタＴ９及びＴＩＯのベースは、対応す
る相補書き込み信号線ＷＯ・ｗＱを介してライトアンプ
ＷＡＯに結合され、そのコレクタは、対応する相補読み
出し信号線ｒＯ・ｒＱを介してセンスアンプＳＡＯに結
合される。これにより、出力トランジスタＴ９及びＴＩ
Ｏは、電流切り換えスイッチとして機能する。

バイポーラ型ＲＡＭが読み出しモードとされるとき、選
択されたメモリセルＭＣから相補データ線ＤＯ−ＤＯを
介して出力される読み出し信号は、上記出力トランジス
タＴ９及びＴＩＯによってセンス電流に変換された後、
相補読み出し信号線ｒＯ・ｒＱを介して対応するセンス
アンプＳＡＯに伝達される。センスアンプＳＡＯは、上
記相補読み出し信号線ｒＯ・Ｔ了を介して伝達されるセ
ンス電流を電圧信号に変換し、対応するデータバッファ
ＤＢＯを介して論理回路ＬＣに伝達する。ここで、相補
読み出し信号線ｒｏ−ｒｏのレベルば、センスアンプＳ
ＡＯの入力トランジスタＴ２３及びＴ２４のベースに所
定のバイアス電圧Ｖｂ３が供給されることで、はぼ固定
される。選択されたメモリセルＭＣから出力される読み
出し信号がセンス電流として伝達されかつ相補読み出し
信号線ｒＯ・ｒＯの電位がほぼ固定されることで、相補
読み出し信号線ｒＯ・ｒＯに結合される浮遊容量のチャ
ージ及びディスチャージ動作は行われず、これによって
バイポーラ型ＲＡＭの読み出し動作が高速化され、相対
的に論理機能付メモリの動作が高速化されるものである
。

ところが、上記のような論理機能付メモリには次のよう
な問題点があることが、本願発明者等によって明らかと
なった。すなわち、上記論理機能付メモリにおいて、バ
イポーラ型ＲＡＭの相補読み出し信号線ｒＯ・ｒＯ等に
対応して設けられるセンスアンプＳＡＯ等は、メモリア
レイＭＡＲＹの対応する読み出し回路に近接して配置さ
れ、その結果、センスアンプＳＡＯ等とデータバッファ
ＤＢＯ及び論理回路ＬＣとの間の距離が長くなってしま
う。前述のように、各センスアンプから対応するデータ
バッファに供給される読み出し信号は、電圧信号とされ
る。また、各センスアンプと対応するデータバッファと
の間には、接続配線等に存在する比較的大きな分布抵抗
Ｒｓや浮遊容量Ｃｓが結合され、これらの分布抵抗Ｒ３
や浮遊容ＪＪｉＣｓの値は、各センスアンプすなわち読
み出し信号のビットごとに異なる。したがって、各ビッ
トの読み出し信号に伝達遅延が生じ、またその遅延時間
がビットごとに異なったものとなる。このため、せっか
くセンス電流による読み出し信号の伝達方式を採用して
いるにもかかわらず、バイポーラ型ＲＡＭの読み出し動
作が思うように高速化されず、相対的に論理機能付メモ
リの動作の高速化が制限されるものである。

この発明の目的は、読み出し動作の高速化を図ったバイ
ポーラＲＡＭ等の半導体集積回路装置を提供することに
ある。この発明の他の目的は、バイポーラ型ＲＡＭを基
本構成とする論理機能付メモリ等の動作を高速化するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、センス電流により読み出し信号を伝達するバ
イポーラ型ＲＡＭ等において、センス電流を電圧信号に
変換するセンスアンプ等を、センス回路とされるメモリ
アレイの読み出し回路等との距離を意識せず、後段のデ
ータバッファ及び論理回路等に近接して配置するもので
ある。

〔作　用〕

上記した手段によれば、読み出し回路等とセンスアンプ
等との間に比較的長い距離が必要となり比較的大きな分
布抵抗や浮遊容量が結合される場合でも、読み出し信号
の伝達遅延時間を短縮し、そのバラツキを少なくするこ
とができる。これにより、バイポーラ型ＲＡＭ等の読み
出し動作を高速化し、バイポーラ型ＲＡＭを基本構成と
する論理機能付メモリ等の動作を高速化できる。

〔実施例〕

第１図には、この発明が適用された論理機能付メモリの
一実施例の回路図が示されている。この実施例の論理機
能付メモリは、バイポーラ型ＲＡＭを基本構成とし、さ
らにＥＣＬ論理ゲート回路からなる論理回路を含む。第
１図には、論理機能付メモリを構成するバイポーラ型Ｒ
ＡＭのメモリアレイＭＡＲＹとその周辺回路が部分的に
示される。同図の各回路素子は、論理機能付メモリの図
示されない他の回路素子とともに、特に制限されないが
、単結晶シリコンのような１個の半導体基板上に形成さ
れる。

第１図において、メモリアレイＭＡＲＹは、同図の水平
方向に配置されるｍ＋１本のワード線ＷＯ〜Ｗｍと、同
図の垂直方向に配置されるｆｉ＋１組の相補データ線Ｄ
Ｏ・ＤＯ〜Ｄｎ　−Ｄｎ及びこれらのワード線と相補デ
ータ線の交点に格子状に配置される（ｍ＋１）ｘ　（ｎ
＋１）個のメモリセルＭＣとを含む。

各メモリセルＭＣは、第１図に例示的に示されるように
、そのベースとコレクタが互いに交差接続されることで
ラッチ形態とされるＮＰＮ型の駆動トランジスタＴ３及
びＴ４ならびにＰＮＰ型の負荷ｌ−ランジスタＴ１及び
Ｔ２を含む。ここで、駆動トランジスタＴ３及びＴ４は
、特に制限されないが、マルチエミッタ構造とされ、そ
れぞれ二つのエミッタを持つ。そのうち、一方のエミッ
タは、メモリセルＭＣの入出力端子とされ、対応する相
補データ線ＤＯ−ＤＯの非反転信号線及び反転信号線に
それぞれ結合される。また、他方のエミッタは、共通結
合された後、保持電流供給線■Ｓに結合される。特に制
限されないが、駆動トランジスタＴ３及びＴ４のベース
は、それぞれこのメモリセルＭＣの非反転保持ノードｄ
及び反転保持ノード丁とされる。負荷トランジスタＴＩ
及びＴ２のエミッタは、共通結合された後、対応するワ
ード線ＷＯに結合される。

同様に、メモリアレイＭＡＲＹの同一の行に配置される
ｎ＋１個のメモリセルＭＣの負荷トランジスタＴ１及び
Ｔ２の共通結合されたエミッタは、対応するワード線Ｗ
Ｏ−Ｗｍにそれぞれ共通結合される。また、メモリアレ
イＭＡＲＹの同一の列に配置されるｍ＋１個のメモリセ
ルＭＣの入出力端子すなわち駆動トランジスタＴ３及び
Ｔ４の一方のエミッタは、対応する相補データ線ＤＯ・
ＤＯ〜Ｄｎ−Ｄｎ＜非反転信号線又は反転信号線にそれ
ぞれ共通結合される。すべてのメモリセルＭＣの駆動ト
ランジスタＴ３及びＴ４の共通結合された他方のエミッ
タは、保持電流供給線Ｉｓに共通結合される。これらの
保持電流供給線Ｉｓは、特に制限されないが、すべて共
通結合され、さらに論理機能付メモリの図示されない保
持電流供給回路Ｉｓに結合される。保持電流供給回路Ｉ
ｓは、所定の基準電位を受け、メモリセルＭＣに所定の
記憶保持電流を流す役割を持つ。

メモリアレイＭＡＲＹを構成するワード線ＷＯ〜Ｗｍは
、図示されないアドレスデコーダＡＤＣに結合され、ア
ドレス信号に従って択一的にハイレベルの選択状態とさ
れる。

一方、メモリアレイＭＡＲＹを構成する相補データ線Ｄ
Ｏ・ＤＯ−Ｄｎ−Ｄｎは、特に制限されないが、第１図
の相補データ線ＤＯ−ＤＯ及びＤｎ−Ｄｎに代表して示
されるように、その一方において、対応するトランジス
タＴ５・Ｔ６〜Ｔ７・Ｔ８及び抵抗Ｒ１−Ｒ２−Ｒ３・
Ｒ４を介して、回路の電源電圧にそれぞれ結合される。

これらのトランジスタＴ５・Ｔ６〜Ｔ７・Ｔ８のベース
には、所定のバイアス電圧ｖｂｉが共通に供給される。

ここで、回路の電源電圧は、特に制限されないが、所定
の負の電圧とされる。また、バイアス電圧Ｖｂ２は、そ
の絶対値が上記回路の電源電圧よりも小さくされる所定
の負の電圧とされる。これにより、Ｉ−ランジスタＴ５
・Ｔ６〜Ｔ７・Ｔ８は、対応する抵抗Ｒ１・Ｒ２−Ｒ３
・Ｒ４とともに、それぞれ定電流源として機能する。そ
の結果、相補データ線Ｄｏ−ＤＯ＝Ｄｎ−Ｄｎには、こ
れらの定電流源を介して、常時微小な吸い込み電流が流
される。

相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎは、その他方にお
いて、対応するトランジスタＴ１５・Ｔ１６〜′ｒ１７
・Ｔｌ８のコレクタにそれぞれ結合される。これらの１
−ランジスタＴ１５・Ｔ１６〜ＴＩ？・７１８のエミッ
タは、それぞれ共通結合され、さらに対応するトランジ
スタＴ２１〜Ｔ２２を介して、回路の電源電圧に結合さ
れる。トランジスタＴ１５・Ｔｌ　Ｇ〜Ｔ１７・７１Ｂ
のベースには、バイアス電圧■ｂ２が共通に供給される
。

また、トランジスタＴ２１−Ｔ２２のベースには、論理
機能付メモリの図示されないタイミング発生回路ＴＧか
ら、タイミング信号φｍｅが共通に供給される。ここで
、バイアス電圧Ｖｂ２は、その絶対値が上記回路の電源
電圧よりも小さくされる所定の負の電圧とされる。また
、タイミング信号φｍｅは、通常回路の電源電圧のよう
なロウレベルとされ、バイポーラ型ＲＡＭが選択状態と
されるとき、選択的にトランジスタ７２１〜′ｒ２２が
充分なオン状態となり得るような所定のハイレベルとさ
れる。これにより、トランジスタＴ１５・Ｔ１６〜Ｔ１
７・Ｔ１８は、バイポーラ型ＲＡＭが選択状態とされ上
記タイミング信号φｍｅがハイレベルとされることを条
件に、選択的に電流源として機能する。

この実施例の論理機能付メモリのバイポーラ型ＲＡＭで
は、特に制限されないが、相補データ線ＤＯ・ＤＯ〜Ｄ
ｎ　−Ｄｎが非選択状態とされるとき、これらの相補デ
ータ線に所定のバイアス電圧を与えるためのバイアス回
路が設けられる。すな対応するトランジスタＴ１３〜Ｔ
１４の第１及び第２のエミッタにそれぞれ結合される。

これらのトランジスタＴＩ３〜ＴＩ４のコレクタは、回
路の接地電位に結合され、そのベースと回路の接地電位
との間には、ダイオードＤ１〜Ｄ２及び抵抗Ｒ５〜Ｒ６
がそれぞれ直列形態に設けられる。さらに、トランジス
タＴ１３〜Ｔ１４のベースは、上記トランジスタＴ１５
・ＴＩ６〜Ｔ１７〜Ｔ１８と並列形態に設けられるトラ
ンジスタＴ１９〜Ｔ２０を介して、対応する上記トラン
ジスタＴ２１〜Ｔ２２のコレクタにそれぞれ共通結合さ
れる。

トランジスタＴ１９〜Ｔ２０のベースには、特に制限さ
れないが、上記バイアス電圧Ｖｂ２が共通に供給される
。

これらのことから、バイポーラ型ＲＡＭが非選択状態と
され上記タイミング信号φｍｅがロウレベルとされると
き、トランジスタＴ２１〜Ｔ２２はすべてオフ状態とな
る。このため、相補データ線Ｄｏ−Ｄ了〜Ｄｎ−Ｄ雇の
非反転信号線及び反転出力信号線は、はぼダイオードＤ
１〜Ｄ２の順方向電圧に１−ランジスタＴ１３〜′ｒ１
４のベース・エミッタ電圧を加えた値を絶対値とする負
の電圧にバイアスされる。バイポーラ型ＲＡＭが選択状
態とされ上記タイミング信号φｍｅがハイレベルとされ
ると、トランジスタＴ２１〜Ｔ２２は一斉にオン状態と
なる。このため、抵抗Ｒ５〜抵抗Ｒ６には、対応するト
ランジスタＴ２１〜Ｔ２２からトランジスタＴ１９〜Ｔ
２０を介して比較的大きな電流が流される。このため、
トランジスタＴＩ３〜ＴＩ４は一斉にオフ状態となり、
相補データ線ＤＯ・ＤＯ〜Ｄｎ　−Ｄｎには、選択され
たメモリセルＭＣの保持データに従った読み出し電流が
流される。

さらに、相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎには、第
１図に例示的に示されるように、そのエミッタが対応す
る相補データ線の非反転信号線又は反転信号線に結合さ
れろオープンコレクタ型の出力トランジスタＴ９・Ｔｌ
０−Ｔｌｌ・Ｔ１２がそれぞれ設けられる。これらの出
力トランジスタＴ９・ＴＩＯ〜Ｔｌｌ・Ｔ　１．２のコ
レクタは、対応する相補読み出し信号線ｒＯ・Ｔ１〜ｒ
ｎ・７Ｔを介して、対応するセンスアンプ５ＡＯ−３Ａ
ｎの入力端子にそれぞれ結合される。また、これらの出
力トランジスタＴ９・ＴＩＯ〜Ｔｌｌ・Ｔ１２のベース
は、対応する相補書き込み信号線ｗＱ−ｗＱ〜ｗｎ−ｗ
ｎを介して、対応する図示されないライトアンプＷＡＯ
〜ＷＡｎの出力端子にそれぞれ結合される。

ここで、相補書き込み信号線ｗＯ・ｗ　Ｏ％　Ｗ　ｎ・
ｗｎのレベルは、バイポーラ型ＲＡＭが読み出しモード
とされるとき、選択されたメモリセルＭＣのデータ保持
ノードｄ−ｄすなわちトランジスタＴ３及びＴ４のベー
ス電位のハイレベル及びロウレベルのほぼ中間レベルと
され、読み出し動作時における基準電位とされる。この
とき、トランジスタＴ９・ＴＩＯ〜Ｔｌｌ・Ｔ１２は、
対応するメモリセルＭＣの駆動トランジスタＴ３・Ｔ４
とともにそれぞれ差動形態とされ、センス回路を構成す
る。これにより、センスアンプ５ＡＯ−３Ａｎには、対
応する相補読み出し信号線ｒＯ・下０〜ｒｎ’ｒｎを介
して、選択されたメモリセルＭＣの保持データに従った
読み出し電流（センス電流）が得られる。すなわち、対
応するメモリセルＭＣに論理“１”の記憶データが保持
され、その非反転保持ノードｄ及び反転保持ノード丁が
それぞれハイＬ／ベル及びロウレベルとされる場合、対
応する相補読み出１７信号線ｒＯ・７１〜ｒｎ・Ｔ下の
非反転信号線には比較的大きな読み出し電流が流され、
反転信号線には比較的小さな読み出し電流が流される。

ところが、対応するメモリセルＭＣに論理゛Ｏ”の記憶
データが保持され、その非反転保持ノードｄ及び反転保
持ノードｄがそれぞれロウレベル及びハイレベルとされ
る場合、対応する相補読み出し信号線ｒｏ−ｒｏ〜ｒｎ
・Ｔ１の非反転信号線には逆に比較的小さな読み出し電
流が流され、反転信号線には比較的大きな読み出し電流
が流される。

一方、バイポーラ型ＲＡＭが書き込み動作モードとされ
るとき、相補書き込み信号線ｗＯ・ｗＯ〜ｗ　ｎ　−ｗ
　ｎのレベルは、書き込みデータに従って、選択された
メモリセルのデータ保持ノードのハイレベルより高く又
はデータ保持ノードのロウレベルより低いレベルに相補
的に設定される。このとき、１−ランジスタＴ９・ＴＩ
Ｏ〜Ｔｌｌ・Ｔ１２は、同様に対応するメモリセルＭＣ
の駆動トランジスタＴ３・Ｔ４とともに差動形態とされ
る。

このため、選択されたメモリセルの駆動トランジスタＴ
３・Ｔ４は、対応する相補書き込み信号線ｗＯ・７τ〜
ｗｎ’ｗｎのレベルに応じてオン又はオフ状態とされる
。これにより、各メモリセルＭＣの記憶データが、対応
するビットの書き込みデータに従って書き換えられる。

すなわち、書き込みデータが論理“１”とされ、相補書
き込み信号ｌＱｗｏ−ｗＯ〜ｗｎ−ｗｎの非反転信号線
及び反転信号線がそれぞれハイレベル及びロウレベルと
されるとき、対応するメモリセルＭＣの非反転保持ノー
ドｄはハイレベルとされ、反転保持ノードｄはロウレベ
ルとされる。ところが、書き込みデータが論理“０”と
され、相補書き込み信号線ｗ　Ｏ−ｗ　Ｏ〜Ｗｎ’Ｗｎ
の非反転信号線及び反転信号線がそれぞれロウレベル及
びハイレベルとされるとき、対応するメモリセルＭＣの
非反転保持ノー１！ｄはロウレベルとされ、反転保持ノ
ードｄはハイレベルとされる。

この実施例の論理機能付メモリは、前述のように、相補
読み出し７信号線ｒＯ・７１〜ｒ　ｎ・７ｉに対応して
設けられるｎ＋１個のセンスアンプＳＡＯ〜ＳＡｎを含
む。また、特に制限されないが、これらのセンスアンプ
ＳＡＯ〜ＳＡｎに対応して設けられ、読み出し信号を論
理回路ＬＣに伝達するｎ　−１−］個のデータバッファ
ＤＢＯ〜ＤＢｎを含む。この実施例において５．センス
アンプＳＡＯ〜ＳＡｎは、メモリアレイＭＡＲＹとの距
離を意識することなく、それぞれ対応するデータバッフ
ァＤ　Ｂ　Ｏ＝　Ｄ　Ｂ　ｎ及び論理回路ＬＣに出来る
だけ近接するように配置される。

センスアンプＳＡＯ〜ＳＡｎは、第１図のセンスアンプ
ＳＡＯに代表して示されるように、回路の接地電位及び
電源電圧間に直列形態に設けられる２組の抵抗Ｒ７，Ｒ
８とトランジスタＴ２３゜Ｔ２４及び定電流源１５１．
ＩＳ２を含む。トランジスタＴ２３及びＴ２４のベース
には、所定のバイアス電圧Ｖｂ３が共通に供給され、そ
のエミッタは、各センスアンプの入力端子として、対応
する上記相補読み出し信号線ｒＯ・７了〜ｒｎ・Ｔ下に
それぞれ結合される。トランジスタＴ２３のコレクタは
、トランジスタ′ｒ２６のベースに共通結合される。こ
のトランジスタＴ２６のコレクタは、回路の接地電位に
結合され、そのエミッタと回路の電源電圧との間には、
負荷抵抗ＲＩＯが設けられる。これにより、トランジス
タＴ２６は、負荷抵抗ＲＩＯとともに、出カニミッタフ
ォロワ回路を構成する、トランジスタ′「２Ｇのエミッ
タは、各センスアンプの反転出力端子とされる。同様に
、トランジスタ゛ｒ２４のコレクタは、トランジスタＴ
２５のベースに共通結合される。このトランジスタＴ２
５のコレクタは、回路の接地電位に結合され、そのエミ
ッタと回路の電源電圧との間には、負荷抵抗Ｒ９が設け
ら１１．る。これにより、トランジスタＴ２５は、負荷
抵抗Ｒ９とともに、出カニミッタフォロワ回路を構成す
る。トランジスタＴ２５のエミッタは、各センスアンプ
の非反転出力端子とされる。

バイポーラ型ＲＡＭ−Ａ＜読み出しモードとされ、対応
するメモリセルＭＣから論理“工”の読み出し信号が出
力されるとき、前述のように、相補読み出し信号線ｒｏ
−ｒｏ〜ｒｎ−ｒｎの非反転信号線には比較的大きな読
み出し電流が流され、反転信号線ｒＯ〜ｒｎには比較的
小さな読み出し電流が流される。したがって、センスア
ンプＳＡＯ〜ＳＡｎのトランジスタＴ２３の：コレクタ
電位は低くされ、逆にトランジスタＴ２４のコレクタ電
位は高くされる。これにより、各センスアンプの反転出
力信号は所定の１ロウレベル表され、非反転出力信号は
所定のハイレベルとされる。

一方、バイポーラ型ＲＡＭが読み出しモードとされ、対
応するメモリセルＭＣから論理ｗ　Ｏｓの読み出し信号
が出力されるとき、前述のように、相補読み出し信号線
ｒｏ−ｒＯ−ｒｎ−ｒｎの非反転信号線には比較的小さ
な読み出し電流が流され、反転信号線ｒ　Ｑ　−ｒ　ｎ
には比較的大きな読み出し電流が流される。したがって
、センスアンプＳ　Ａ　Ｏ〜ＳＡｎの１−ランジスタＴ
２３のコレクタ電位は高くされ、逆にトランジスタＴ２
４のコレクタ電位は低くされる。これにより、各センス
アンプの反転出力信号は所定のハイレベルとされ、非反
転出力信号は所定のロウレベルとされる。

ところで、センスアンプ５ＡＯＡ−８Ａｎのトランジス
タＴ２３及び′ｒ２４のベースには、前述のように、論
理機能付メモリの図示されない定電圧発生回路から所定
のバイアス電圧Ｖｂ３が共通に供給される。このため、
バイポーラ型ＲＡＭが読み出しモードとされるとき、相
補読み出し信号線ｒＯ−ｒＱ−ｒｎ−ｒｒｒのレベルば
、上記バイアス電圧ｖｂ３よりほぼｊ・ランジスタＴ２
３又はＴ２４のベース・エミッタ電圧骨だけ低い安定し
たレベルに固定されるものとなる。

センスアンプＳ　Ａ　Ｏ＝　Ｓ　Ａ　ｎの非反転及び反
転出力信号は、対応するデータバッファＤＢＯ〜ＤＢｎ
の非反転及び反転入力端子にそれぞれ供給される。

データバッフ７ＤＨＯ−ＤＢｎは、第１図のデータバッ
フｙＤＢｏに代表して示されるように、一対の差動トラ
ンジスタ゛ｒ２７・７２８を含む。

トランジスタＩ゛２７及び’１’　２　Ｂのコレクタは
、対応する負荷抵抗Ｒｉ　１及びＲ１２を介して回路の
接地電位にそれぞれ結合される。また、トランジスタＴ
”２７及びＩ゛２８の共通結合されたエミッタと回路の
電源電圧との間には、定電流源ＩＳ３が設けられる。１
−ランジスタ′ｒ２７のベースハ、各データバッファの
反転入力端子とされ、対応するセンスアンプＳＡＯ〜Ｓ
Ａｎから反転出力信号がそれぞれ供給される。同様に、
トランジスタＴ２８のベースは、各データバッファの非
反転入力端子とされ、対応するセンスアンプＳ　Ａ　Ｏ
”　Ｓ　Ａ　ｎから非反転出力信号がそれぞれ供給され
る。これにより、データバッファＤＢＯ−ＤＢｎ（Ｄ差
動トランジスタＴ２７・１゛２８ば、対応するセンスア
ンプＳ　Ａ　Ｏ＝　Ｓ　Ａ　ｎの非反転及び反転出力信
号に対する電流スイッチ回路を構成する。

トランジスタＴ２７のコレクタは、さらにトランジスタ
Ｔ２９のベースに共通結合される。このＩ−ランジスタ
Ｔ２９のコレクタは回路の接地電位に結合され、そのエ
ミッタと回路の電源電圧との間には、負荷抵抗Ｒ１３が
設けられる。これにより、トランジスタ′ｒ２９は、負
荷抵抗Ｒ１３とともに、出カニミッタフォロワ回路を構
成する。１−ランジスク゛ｒ２９のエミッタは、各デー
タバッファの非反転出力端子とされる。

バ・イボーラ型ＲＡＭが読み出しモードとされ、対応す
るメモリセルＭＣから論理“１”の読み出し信号が出力
されるとき、前述のように、センスアンプＳＡＯ〜ＳＡ
ｎの非反転出力１８号は所定のハイレベルとされ、反転
出力信号は所定のロウレベルとされる。このとき、対応
するデータバッファＤＢＯ＝ＤＢｎでは、トランジスタ
７２８がオン状態となり、トランジスタ′Ｆ２７はカッ
トオフ状態となる。このため、トランジスタＴ２７のコ
レクタ電位は、はぼ回路の接地電位のようなハイレベル
とされる。このハーイレベルは、出力エミッタフォロヮ
回路を構成するトランジスタＴ２９のベース・エミッタ
電圧分だけシフトされた後、バイポーラ型ＲＡＭの読み
出しデータＲＤＯ−ＲＤ１’ｌとして、論理機能付メモ
リの図示されない論理回路ＬＣに供給される。

一方、バイポーラ型ＲＡ　Ｎｉが読み出しモードとされ
、対応するメモリセルＩｖｉＣから論理“０”の読み出
し信号が出力されるとき、前述のように、辷ンスアンブ
ＳＡＯ〜Ｓ　Ａ　ｎの非反転出力信号は所定のロウレベ
ルとされ、反転出カイざ号は所定のハイレベルとされる
。このとき、対応するデータバッファＤＢＯ〜ＤＢｎで
は、Ｉ−ランジスタＴ２８がカットオフ状態となり、代
わってトランジスタＴ２７がオン′状態となる。このｉ
こめ、トランジスタ］゛２７の」レクタ電位は、定電流
源ＩＳ３の電流値と負荷抵抗Ｒ１１の抵抗値によって決
まる所定のロウレベルとされる。このロウレベルは、出
カニミックフォロワｉｉＪ路を構成するトランジスタ′
ｒ２９のベース・エミッタ電圧分だけさらにシフトされ
た後、パイボー１型ＲＡＭの読み出しデ一夕ＲＤＯ・〜
ＲＤｎとして、論理機能付メモリの図示されない論理回
路ＬＣに供給される。

ところで、この実施例の論理機能付メモリでは、前述の
ように、センスアンプＳへ〇−３Ａ　ｎと対応するデー
タバッファＤＢＯへ・Ｄ　Ｂ　ｎがそれぞれ近接して配
置される。その結果、メモリアレイＭΔＲＹとセン７、
アンプＳ　Ａ　Ｏ”　Ｓ　Ａ　ｎは、比較的長い距離を
おきかつ比較的大きな距離差をもって配置される。この
ため、メモリアレ・（ＭＡＲＹとセンスアンプＳＡＯ〜
・ＳＡｎとの間の接続配線すなわち上記相補読み出し信
号線ｒＯ・ｒＯ〜ｒｎ・７丁には、第１図に例示的に示
されるように、比較的大きくかつ異なる値の分布抵抗Ｒ
８及び浮遊容量Ｃ３がそれぞれ結合される。ところが、
この実施例では、バイポーラ型Ｐ、　Ａ　Ｍが読み出し
モードとされるとき、選択されたメモリセルＭＣから出
力される読み出し信号はセンス電流として相補読み出し
信号線ｒｏ−ｒＯへｒｎ−ｒｎを伝達され、またこれら
の相補読み出し信号線ｒＱ−ｒＯ〜ｒｎ’ｒｎのレベル
は、前述のように、バイアス電圧Ｖ　ｋＪ３よりトラン
ジスタＴ２３及びＴ２４のベース・エミソク電圧分だけ
低いレベルに固定される、したが−て、各相補読み出し
信号線では、浮遊容量Ｃ３のチャージ及びディスチャー
ジ動作が行われず、読み出し信号の伝達遅延時間は極め
て小さなものとなる。その結果、バイポーラ型ＲＡＭの
読み出し動作が高速化され、またバイポーう型ＲＡ　Ｍ
を含む論理機能付メモリの関連動作が高速化されるもの
である。

以上のように、この実施例の論理機能付メモリのバイポ
ーラ型ＲＡＭは、その読み出しモードにおいて、メモリ
セルＭ　Ｃ，を構成する駆動トランジスタＴ３及びＴ４
と差動形態とされるオープンコＬ）／７タ型の出カドラ
ン：゛クスタＴ９・ＴＩＯ〜Ｔ１１・Ｔ１２を含む。こ
れらのトランジスタのコレクタは、対応する相補読酌出
し信号線ｒＯ・ｒＱ〜ｒｎ−ｒｎを介して、対応するセ
ンスアンプＳＡＯ〜ＳＡｎの入力端子にそれぞれ結合さ
れる。

センスアンプＳＡＯ〜Ｓ　、Ａ　ｒｒの出力信号は、さ
らに対応するデータバッファＤＲＯ〜ＤＢｎを介して、
論理機能付メモリの論理回路ＬＣに供給される。この実
施例において、センスアンプＳＡＯ〜ＳＡｎは、センス
回路を含むメモリアレイＭＡＲＹとの距離を意識せず、
対応するデータバッファＤＢＯ−ＤＢｎと出来るだけ近
接するように配置される。バイポーラ型ＲＡＭが読み出
しモードとされるとき、選択されたメモリセルＭＣから
出力される読み出し信号は、センス電流として、相補読
み出し信号線ｒＱ−ｒｏ−ｒｎ−ｒｎを介して対応する
センスアンプＳＡＯ〜Ｓへｎに伝達すれる。また、これ
らの相補読み出し信号線のレベルは、対応するセンスア
ンプの入力トランジスタＴ２３及びＴ２４のベースに供
給されるバイアス電圧Ｖｂ３に従ってほぼ固定される。

これらのことから、この実施例の論理機能付メモリでは
、メモリアレイＭＡＲＹとセンスアンプＳＡＯ〜ＳＡｎ
との間に比較的大きな値の分布抵抗や浮遊容量が結合さ
れるにもかかわらず、これらの浮遊容量のチャージ又は
ディスチャージ動作に起因する読み出し信号の伝達遅延
が抑制される。これにより、バイポーラ型ＲＡＭの読み
出し動作が高速化されるとともに、バイポーラ型ＲＡＭ
を含む論理機能付メモリの動作が高速化されろものであ
る。

以上の本実施例に示されるように、この発明をバイポー
ラ型ＲＡＭを基本構成とする論理機能付メモリ等に通用
した場合、次のよ・）な効果が得られろ。すなわち、 （１）センス電流により読み出し信号を伝達するバイポ
ーラ型ＲＡＭ等において、センス電流を電圧信号に変換
するセンスアンプ等を、センス回路を含むメモリアレイ
等との距離を２３することなく、かつ後段のデータバッ
ファ及び論理回路等に出来るだけ近接して配置すること
で、読み出し回路等上センスアンプ等との間に比較的長
い距離が必要となり比較的大きな分布抵抗や浮遊容量が
結合される場合でも、浮遊容量のチャージ及びディスチ
ャージ動作にともなう読み出し信号の伝達遅延時間を短
縮できるという効果が得られる。

（２）上記（１）項において、読み出し回路等とセンス
アンプ等との間の距離にバラツキが生じ、結合される分
布抵抗や浮遊容量の値が異なる場合でも、伝達遅延時間
の絶対的な偏差を少なくすることができるという効果が
得られる。

（３１にＦ（１）項及び（２）項により、実質的にバイ
ポーラ型ＲＡＭの読み出し動作を高速化できるという効
果が得られる。

（４）上記ｆ＋ｊ角〜（３）項により、バイポーラ型Ｒ
ＡＭを含む論理機能付２′そりの動作を高速化できると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、メモリアレイＭＡ　ＲＹは、複数のメモリマットに
よって構成されるものであってもよい。また、相補デー
タ線り。

・ＤＯ〜ｐｎ−Ｄｎをカラムアドレス信号に従って選択
的？、二相補読み出し信号線又は相補書き込み信号線に
接続するカラム系選択回路を設けてもよい。この場合、
出力トランジスタＴ９・ＴＩＯ〜Ｔｌｌ・ＴＩ２のコレ
クタをそれぞれ共通結合し、トランジスタＴ２１〜Ｔ２
２をカラムアドレス信号に従って選択的にオン状態とす
ればよい。センスアンプ５ＡＯ−３Ａｎは、カスケード
回路を用いるものであってもＬいし、トランジスタＴ２
３及びＴ２・１の後段に差動増＠回路を含むものであっ
てもよい。センスアンプＳ　Ａ　Ｏ＝　Ｓ　Ａ　ｎの出
力信号は、ｉｉ！接論理回路ＬＣに供給されることもよ
い。このｌｉ舎も、論理回Ｆ！Ｆ！ｒ−ｃは、センスア
ンプＳ　Ａ　Ｏ−３Ａ　ｎに近接して配置される必要が
ある。

メモリセルＭ　Ｃは、ＰＮＰ型の負荷トランジスタに並
列形態の高抵抗を設けるものあるいはＰＮＰ型の負荷ト
ランジスタに代えて並列形態の抵抗とクランプダイオー
ドを用いるものであ−２でもよいし、０ＭＯ３（相補型
ＭＯ３＞回路によって構成されるものであってもよい。

さらに、バイポーラ型ＲＡＭやセンスアンプＳ　Ａ　Ｏ
＝　Ｓ　Ａｎ及びデータバッファＤＢＯ−ＤＢｎの具体
的な回路構成は、種々の実施形態を採り・うる、。

以−Ｈの説明では主として本発明者によってなされた発
明をその背景となった利用分野であるバイポーラ型ＲＡ
Ｍを基本構成とする論理機能付メモリに連用した場合に
ついて説明したが、それに限定されるものではなく、例
えば、バイポーラ型ＲＡＭ単体で用いられろものや、Ｇ
ａＡｓ（ガリウム付し素）等の金属化合物半導体を基本
構成とする超高速ＲＡＭ等にも適用できる。本発明は、
少なくとも信号をセ゛／ス電流として伝達するオーブン
ルクタ型の出力トランジスタと上記センス電流を電圧信
号に変換するセンスアンプ及び上記センスアンプの出力
信号を受ける論理回路とを含む半導体集積回路装置に広
く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、センス電流により読み出し信号を伝達する
バイポーラ型ＲＡＭ等において、センス電流を電圧信号
に変換するセンスアンプ等を、センス回路とされるメモ
リアレイの読み出し回路等との距離を意識することなく
、かつ後段のデータバッファ及び論理回路等に出来るだ
け近接して配置することで、読み出し回路等とセンスア
ンプ需との間に比較的長い距離が必要となり比較的大き
な分布抵抗や浮遊容量が結合される場合でも、浮遊容量
のチャージ及びディスチャージ動作にともなう読み出し
信号の伝達遅延時間を短縮することができる。これによ
り、バイポーラ型ＲＡＭ等の読み出し、動作を高速化し
、バイポーラ型ＲＡＭを含む論理機能付メモリ等の関連
動作を高速化できるものである。

４、図面の？Ｉｉ！ｉｔｐ、な説明 第１図は、この発明が適用されたバイポーラ型ＲＡＭの
一実施例を示す部分的な回路図、第２図は、従来のバイ
ポーラ型ＲＡＭの一例を示す部分的な回ｌｉ！８図であ
るつ ＭＡＲＹ・・・メモリアレイ、ＭＣ・・・メモリセル、
ＳＡＯ〜ＳＡｎ・・・センスアンプ、ＤＢＯ−ＤＢｎ−
・・データバッファ、ＡＤＣ−−・アドレスデコーダ、
ＩＳ・・・保持電流供給回路、ＷＡ、Ｏ〜ＷＡｎ・・・
ライトアンプ、ＴＧ・・・タイミング発生回路、ＬＣ・
・・論理回路、Ｔ１〜Ｔ２・・・ＰＮＰ型バイポーラト
ランジスタ、Ｔ３〜Ｔ２９・・・ＮＰＮ型バイポーラト
ランジスタ、ＤＩ〜Ｄ２・・・ダイオード、Ｒ１−Ｒ１
３・・・抵抗、ＩＳＩ〜ＩＳ３・・・定電流源、Ｒｓ・
・・分布抵抗、Ｃｓ・・・浮遊容量。

Claims (1)

1. 【特許請求の範囲】 １、伝達される論理信号に従ったセンス電流を形成する
   オープンコレクタ型の出力トランジスタを含むセンス回
   路と、上記センス回路に比較的長い距離をおいて配置さ
   れ上記センス電流を電圧信号に変換するセンスアンプと
   、上記センスアンプに近接して配置され上記電圧信号を
   受ける論理回路とを具備することを特徴とする半導体集
   積回路装置。 ２、上記半導体集積回路装置は、バイポーラ型ＲＡＭを
   基本構成とする論理機能付メモリであり、上記センス回
   路は、上記バイポーラ型ＲＡＭのメモリアレイに設けら
   れ選択されたメモリセルから出力される読み出し信号を
   伝達する読み出し回路であることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。 ３、上記バイポーラ型ＲＡＭは、１回のメモリアクセス
   において複数ビットの記憶データを同時に読み出すもの
   であり、上記複数ビットの記憶データに対応して設けら
   れる複数の上記読み出し回路を含むものであることを特
   徴とする特許請求の範囲第１項又は第２項記載の半導体
   集積回路装置。