JPS5974664A

JPS5974664A - バイポ−ラ型ｒａｍ

Info

Publication number: JPS5974664A
Application number: JP57184579A
Authority: JP
Inventors: Tetsuo Nakano; 哲夫中野; Masanori Odaka; 小高　雅則; Yukio Kato; 行男加藤; Katsumi Ogiue; 荻上　勝己
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-10-22
Filing date: 1982-10-22
Publication date: 1984-04-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、バイポーラ型トランジスつて構成されるス
タティック型ＲＡＭ　（ランダム・アクセス・メモリ）
に関する。

従来より、第１図に示すようなメモリセルが公知である
。

このメモリセルにおいては、選択電流１ｒと保持電流１
ｓｔの比１ｒ／１ｓｔが大きく出来ないという欠点があ
る。

すなわち、上記比１ｒ／Ｉｓｔを大きくすると、オンし
ていて選択電流１ｒを流すトランジスタＱ１のベースに
、その電流増幅率の逆数に比例したベース電流１ｂが負
荷抵抗Ｒ２に流れて、第２図に示すように、ハイレベル
保持電圧Ｖｃ２を低下さゼてしまう。そして、ロウレベ
ル保持電圧Ｖｃ２は、クランプダイオードで電圧クラン
プされているので、上記ハイレベル保持電圧Ｖｃｌとの
レベル差が小さくなっＣ読み出しマージンがなくなって
しまうからである。

ここで、負荷抵抗Ｒ１，Ｒ２の抵抗値は、上記保持電流
１ｓｔにより、上記ハイレベル保持電圧とロウレベル保
持電圧とに所望のレベル差をもたせる必要があるので、
小さく出来ない。

以上のことより、従来のメモリセルでは、上記電流比１
ｒ／１ｓｔがせいぜい２０程度にしか設定できない。

上記保持電流Ｉｓｔは、消費電流を小さくするため、可
能なかぎり小さくすることが望ましい。

一方、選択電流１ｒは、大きな寄生容量を有するメモリ
アレイの相補データ線対を高速にディスチャージするた
めに、大きくすることが望ましい。

したがって、従来のメモリセルを用いた場合には、高速
バイポーラ型ＲＡＭを構成するためには、メモリ容量が
せいぜいＩＫビット程度が限界になるものである。

この発明の目的は、選択電流と保持電流との比ｌｒ’／
ＩｓＬを大きく設定できるノマイボ−ラ型ＲＡＭを提供
することにある。

この発明の他の目的は、高速動作及び大メモリ容量化を
実現したバイポーラ型ＲＡ　Ｍを提供することにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

以下、この発明を実施例とともに詳細に説明する。

第３図には、この発明の一実施例の回路図が示されてい
る。

同図のバイポーラ型ＲＡＭは、公知の半導体集積回路の
製造技術によって、１個のシリコンのような半導体基板
上において形成される。端子ＸＡＯないしＸＡｋ、ＹＡ
ＯないしＹＡ　１．　　Ｄｏｕｔ　。

Ｄｉｎ、Ｃ３，ＷＥ、−Ｖｅｅ及びＧＮＤは、その外部
端子とされる。

この実施例では、上記電流比１ｒ／１ｓｔを太きく設定
できるようにするため、次のようなメモリセルが用いら
れる。

メモリセルは、その１つの具体的回路が代表として示さ
れているように、そのベース、コレクタ間が互いに交差
結線された駆動ｎｐｎ）ランジスタＱ５．Ｑ６と、その
コレクタにそれぞれ設けられた電圧クランプ用シリソト
キーダイオードＳＤ１、ＳＤ２と、このシｅ　’７トキ
ーダイオードＳＤ１、ＳＤ２にそれぞれ並列形態に設け
られ、そのゲートが互いに他方の駆動ｎｐｎ　）ランジ
スタＱ６、Ｑ５のコレクタに接続された負荷ｐチャンネ
ルＭＯ３ＦＥＴ　（絶縁ゲート型電界効果トランジスタ
）Ｑ７．Ｑ８とで構成されたフリップフロップ回路が用
いられる。

上記駆動ｎｐｎ　）ランジスクＱ５．Ｑ６は、特に制限
されないが、マルチエミッタ構造とさる。

そして、その一方のエミッタが共通化され、他方のエミ
ッタがメモリセルの入出力端子とされ、代表として示さ
れている一対の相補データ（又はディジット）線Ｄｏ、
ＤＯにそれぞれ接続される。

なお、」二記駆動ｎ　ｐ　ｒ＋　）ランシスタＱ５．Ｑ
６は、ベース及びコレクタがそれぞれ共通接続された２
つのトランジスタにより、それぞれ構成１゛るものとし
てもよい。

上記メモリセルを構成する上記クランプダイオードＳＤ
１．ＳＤ２及び負荷ｐチ→・ンネルＭＯ３ＦＥＴＱ７．
Ｑ８の共通化された端子は、代表として示されているワ
ード線ＷＯに接続される。

上記代表として示されているメモリセルを中心として、
横の行には同様なｍ個のメモリセルが配置され（同図で
は、ブラックホックスにて１個のみが示されている）、
上記ワード線ＷＯに接続される。この横の行には、上記
ワード線ＷＯに対応した保持電流線ｓ　”ｒ　ｏが設け
られており、メモリセルの駆動トランジスタＱ５．Ｑ６
の上記共通化された一方のエミッタが接続される。同様
に代表として示された他の行（ワード線Ｗ　ｎ　、保持
電流線Ｓ　′ｒｎ　）についても上記同様にメモリセル
が接続される。これらの保持電流線ＳＴＯ，ＳＴｎには
、メモリセルへの保持電流を形成する定電流源１ｓｔが
それぞれ設けられている。

また、縦の列には、上記同様なｎ　（１１のメモリセル
が配置され、相補デ〜り線ＤＯ，Ｄｏにその入出力端子
が共通に接続される。このよう行２列にｒｎ　Ｘ　ｎ個
のメモリセルが配置され、メモリアレイＭ−ＡＲＹが構
成される。

代表として示された上記ワード線ＷＯ，Ｗｎは、Ｘアド
レスデコード信号ＸＯ，Ｘｎを受けるワード線駆動トラ
ンジスタＱ２３．Ｑ２４により、選択／非選択が行われ
る。これらのＸアドレスデコード信号ＸＯ，Ｘｎは、Ｘ
アドレスデコーダにょっ′ζ形成される。

図示しない適当な回路装置から供給されるアドレス信号
は、外部端子ＸＡＯないしＸＡｋを介してアドレスバッ
ファＸＡＢＯないしＸＡＢｋに入力される。これらのア
ドレスバッファＸＡＢＯないしＸＡＢｋは、入力アドレ
ス信号に従った非反転アドレス信号１反転アドレス信号
を形成して上記Ｘアドレスデコーダに伝える。これによ
りＸアドレスデコーダが１つのワード線選択信号を形成
するので、１つのワード線選択が行われる。

代表として示された相補データ線１）（１，１）０は、
カラムスイッチとしてのトランジスタＱ１１．Ｑ１３を
介して、図示しない他の相補データ線に対しても設けら
れた定電流源Ｉｒに接続される。上記定電流源ｆｒは、
そのベースに定電圧Ｖｂ３が印加され、そのエミッタに
抵抗Ｒ４，Ｒ６が設けられたトランジスタＱ１５．Ｑ１
７により構成される。

上記カラムスイッチとしてのトランジスタＱ１１、、Ｑ
１３のベースには、Ｘアドレスデコーダで形成されたＹ
アドレスデコード信号ＹＯが印加される。

図示しない適当な回路装置から供給されたアドレス信号
は、外部端子ＹＡＯないしＹＡＩを介してアドレスバッ
ファＹＡＢＯないしＹＡＢ　ｌに入力される。これらの
アドレスバッファＹＡＢＯないしＹＡＢＩは、入力アド
レス信号に従った非反転アドレス信号１反転アドレス信
号を形成して上記Ｘアドレスデコーダに伝える。これに
よりＸアドレスデコーダが１つのデータ線選択信号を形
成するので、上記一対のデータ線選択が行われる。

この実施例−Ｃは、特に制限されないが、非選択時のデ
ータ線に所定のバイアス電圧を与えるために、次のバイ
アス回路が設けられる。

そのコレクタに回路の接地電位が与えられたトランジス
タＱ１４のベース、コレクタ間に直列形態とされたダイ
オードＤ１と抵抗Ｒ３が設けられる。そして、この直列
ダイオードＤＩと抵抗Ｒ３は、」二記カラムスイソヂト
ランジスタと同様なトランジスタＱ１２を介して上記同
様な定電流源■ｒに接続される。上記トランジスタＱ１
４は、特に制限されないが、マルチエミッタ構造とされ
、それぞれ相補データ線Ｄｏ、ＤＯに接続される。

一方、相補データ線ＤＯ，Ｄｏには、微小定電流源に結
合されている。すなわち、定電圧Ｖｂｌをベースに受け
、エミッタに抵抗Ｒ１（Ｒ２）が設けられたトランジス
タＱ２１　　（Ｑ２２）により、常時微小定電流の吸い
込みを行っている。

これにより、非選択時のデータ線電位は、約ダイオード
Ｄの順方向電圧とトランジスタＱ１４のベース、エミッ
タｒｌＪＩ電圧とを加えた電圧でバイアスされる。なお
、相補データ線ＤＯ，ＤＯが選択された時には、定電流
源Ｉｒで形成した選択電流ＩｒがトランジスタＱ１２を
通して抵抗Ｒ３に流れるのでトランジスタＱ１４がオフ
して、相補データ線ＤＯ，ＤＯは選択されたメモリセル
の記憶情報に従った電位にされる。

この実施例においては、特に制限されないが、上記各定
電流源Ｓｒには、そのベースに所定の定電圧Ｖｂ２が印
加されたトランジスタＱ］、８ないしＱ２０がそれぞれ
設けられる。この電圧Ｖｂ２は、Ｙ７ドレスデコード信
号の選択レベルに対して少し低く設定され“ζいる。

したがって、（ｂすえば、相補データ線がＤＯ，ＤＯか
らＤＩ、ＤＩのように切り換えられるカラムスイッチの
切り換え時において、デコード信号ＹＯの電圧が上記定
電圧Ｖｂ２より低くなると、トランジスタＱｌｌないし
Ｑ１３がオフして、トランジスタＱＩ８ないしＱ２０が
オンすることにより、まつ相補データ線Ｄｏ、ＤＯの電
流Ｉ　ｒが遮断される。次いで、デコード信号Ｙ１の電
圧が上記定電圧Ｖｂ２より高（なると、トランジスタ０
１８ないしＱ２０がオフして、その相補データ線ＤＩ。

ＤＩのカラムスイッチを構成するトランジスタ　（図示
せず）がオンする。このように、２つの相補データ線間
で電流＋ｒがアドレスデコード出力レベルに従った電流
分配比の下に双方に流れるのを防止している。これによ
り、この実施例では、データ線の切り換え時において、
半選択状態が生じない。

代表とし′Ｃ示された行のメモリセルの書込み／読み出
しのために、相補データ線ＤＯ，ＤＯには、そのエミッ
タが結合された電流切り換えスイッチトランジスタＱ９
．ＱＩＯが設置：ｌられる。

これらのトランジスタＱ９．ＱＩＯのコレクタ出力は、
センスアンプＳＡの人力に伝えられる。

センスアンプＳＡは、その増幅動作を行うとともに、Ｅ
　ＣＬ　（Ｅｍｉｔｔｅｒ　　Ｃｏｕｐｌｅｄ　　Ｌｏ
ｇｉｃ）で構成されたデータ出カバソファＤＯＢの人力
レベルに合致した出力信号を形成する。

データ出力バッファＤＯＢは、外部端子Ｄｏｕｔから送
出する読み出し出力信号を形成する。

上記電流切り換えスイッチトランジスタＱ９゜Ｑ１０の
ベースには、書込み回路ＷＡの出力電圧Ｖ１．Ｖ２が印
加される。

外部端子Ｄｉｎから供給された書込みデータ信号を受け
るデータ人カバソファＩ）　１Ｂで形成された相補デー
タ信号ｄ　ｉｎ、　　ｄ　ｉｎが上記書込み回路ＷＡに
伝えられる。また、外部端子ＷＥ、Ｃ５から供給された
制御信号を受ける制御回路Ｃ０ＮＴにより、上記データ
出力バッファｌ）　ＯＢと書込み回路ＷＡの動作制御信
号が形成される。

上記データ出力バッファＩ）　ＯＢは、端子ＷＥがハイ
レベルとされ、端子口がロウレベルとされた時、動作状
態にされる。この時、書込み回路ＷＡは、選択されたメ
モリセルの保持電圧の中間レベルに設定された読み出し
基準電圧Ｖｒｅｆｃを形成して上記トランジスタＱ９．
Ｑ１０のベースに伝える。

また、端子、ＣＳがロウレベルとされ、端子ＷＥがロウ
レベルとされた時、書込み回路ＷＡは、端子Ｄｉｎから
供給された書込みデータ信号に従った書込みハイレベル
、ロウレベル信号を形成して上記トランジスタＱ９．Ｑ
ＩＯのベースに伝える。

上記書込みハイレベル、ロウレベル信号は、それぞれ選
択されたメモリセルの保持電圧のハイレベルより高く、
上記保持電圧のロウレベルより低く設定される。このよ
うな３値レベルによる書込み／読み出し方式は、公知で
あるので、その詳細な動作説明を省略する。

特に制限されないが、その高速動作化のために上記アド
レスバッファＸＡＢ、ＹＡＢ、　　アドレスデコーダ、
書込み回路ＷＡ、データ入力、出カッ＼ノファｐｒＢ、
ＤＯＢ及び制御回路Ｃ０ＮＴ等の周辺回路は、上記ＥＣ
Ｌ回路によって構成されている。

この実施例においては、特に制限されないが、ワード系
の選択状態から非選択状態への切り換えを高速に行うた
め、メモリアレイＭ−ＡＲＹに、次のようなチャージス
ィーパが設けられる。

ｐｎ＋））ランシスタＱ１とｎｐｎ　トランジスタＱ２
とのベース、コレクタを互いに共通接続してサイリスク
形態とする。上記ｐｎｐ　）ランリスクＱ１のエミッタ
を保持電流綿ＳＴＯに接続する。

他の保持電流線ＳＴｎ等にも上記同様なサイリスク形態
とされたｐｎｐトランジスタＱ３、ｎｐｎトランジスタ
Ｑ４が設けられる。そして、ｎｐｎトランジスタＱ２．
Ｃ４のエミッタを共通接続して定電流源ΔＩｓＬに接続
する。

また、特に制限されないが、この実施例では上記サイリ
スクのターンオフ時間調整のため、ｐｎｐトランジスタ
Ｑｌ、Ｃ３のベースに共通に定ｔ４流源△Ｉが設けられ
る。

第４図には、上記メモリセルを構成する１組の駆動ｎｐ
ｎ　ｌ・ランジスタ、ンヨソトキーダイオード及び負荷
ｐチャンネルＭＯ３ＦＥＴの一実施例の概略構造断面図
が示されている。

同図において、１はＰ型半導体基板−２はＮ十コレクタ
埋込層、３はＮ−型エキタピシャル成長層、４は絶縁物
素子分離層、５ａ、５ｂはＰ型半導体領域、５ａ、５ｂ
はＮ生型半導体領域、７はＮ＋型半導体領域である。上
記Ｎ生型半導体領域６ａ、６ｂは駆動ｎｐｎ）ランリス
タのエミッタＥを構成する。また、点線で示したＮ十型
半導体領域７はその表面に形成された電極とともにショ
ットキーダイオードを構成する。そして、上記Ｐ型半導
体領域５ａは駆動ｎｐｎ　）ランリスタのベースＢを構
成するとともに、負荷ｐチヤンネルＭＯ３ＦＥＴの一方
のソース又はドレイン領域を構ｔＱする。また、５ｂは
」二記ｐチャンネルＭＯ５ＦＥＴの他方のソース又はド
レイン領域を構成する。

したがって、上記半導体領域５ａ、５ｂ間の半導体領域
３の表面上にケート絶縁膜及びゲート電極Ｇを形成する
ことにより上記ｐチャンネルＭＯ３ＦＥＴが構成される
。

特に制限されないが、上記ゲ−１・電極Ｇは、導電性ポ
リシリコンにより構成され、他の電極Ｅ。

Ｂ等はアルミニュウム層で構成される。例えば、上記エ
ミッタ領域５ａ、５ｂの拡散深さを浅く形成するために
、ポリシリコン層を介したイメ゛ン士丁ら込み法により
Ｎ型半導体不純物を導入する際Ｇこ、上記ゲート電極Ｇ
を構成するポリシリコン層も形成されるので、特別な製
造工程を追加することなく上記ＭＯ３ＦＥＴのゲート電
極を形成１−ることかできる。

一般に、ポリシリコンゲートのＭＯＳＦＥＴ番よ、その
しきい値電圧を小さくできるので、メモ１ノセルにおけ
る保持電圧差（通當、Ｑ、５ｄＩレト４呈度）によって
負荷ｐチヤンネルＭＯＳ　Ｆ　ＥＴを対応する駆動ｎ　
ｐ　ｎ　ｔ・ランリスタと相補的に動１乍させることが
できる。

第３図のメモリセルにおいては、例えＩｆ、駆動ｎ　ｐ
　ｎ　ｌ・ランリスタＱ５がオンし、０６カ（オフして
いる場合、オンしている駆動トランジスタＱ５のコレク
タにおけるロウレベル保持電圧Ｖｃｌ力（ゲートに印加
されたｐチャンネルＭＯ３ＦＥＴＱ８がオンし、オフし
ている駆動トランジスタＱ６のコレクタにおけるハイレ
ベル保持電圧Ｖｃ２がゲートに印加されたｐチ中ンネル
ＭＯ３ＦＥＴＱ７がオフする。

したがって、この実施例のメモリセルでは、オンしてい
る駆動トランジスタＱ５　（Ｑ６）のベース電流は、オ
ンしている負荷ＭＯ３ＦＥＴＱ８　（Ｑ７）を通して供
給されることになる。このため、選択電流１ｒを大きく
しても負荷ＭＯＳ　Ｆ　ＥＴのオン抵抗値が小さいので
、第５図の特性図に示すように、ハイレベル保持電圧Ｖ
ｃ２の落ち込みを大幅に小さくできる。

らなみに、本願発明者の試箆よれば、上記電流比１ｒ／
１ｓｔは、メモリ容量を４にビットにするためには１０
０以上に、１６にピントにするためには５００以上にそ
れぞれ設定する必要がある。

この実施例のメモリセルでは、上記のような電流比にし
ても、第５図に示すように、十分な保持レベルのマージ
ンを確保することができるものとなる。

さらに、上記第４図の実施例に示すように、メモリセル
の素子構造は、従来のメモリセルにおける負荷抵抗を形
成する部分に負荷ＭＯＳ　Ｆ　ＥＴを形成できるから、
チソブサイスを大きくすることも、その製造工程を複雑
化するご七もない。

また、上記実施例のようなチャージスィーパを用いた場
合には、第６図のタイミング図に示すように、例えば、
ワード線ＷＯが選択状態から非選択状態に、ワード線Ｗ
ｎが非選択状態から選択状態に切り換わる場合、ワード
線駆動トランジスタＱ２３がオフし、ワード線駆動トラ
ンジスタＱ２４がオンする。したがって、ワード線ＷＯ
は、その保持電流線ＳＴＯに流れる保持電流１ｓｔと、
その選択状態によりオンしているサイリスク形態のトラ
ンジスタＱｌ、Ｑ２を通した電流Δ１ｓｔとにより立ち
下がろうとする。このとき、選択状態にされるワード線
Ｗｎの立ち上がりが、ワード線駆動トランジスタＱ２４
からの大きな電流よって高速に行われ、上記ワード線Ｗ
Ｏが十分下がりきらない前に両者の電位が逆転してしま
う。しかし、この実施例ではサイリスクを用いているの
で、そのターンオフ時間が遅いので」二記オンしている
サイリスク形態のトランジスタＱ１．Ｑ２を通してその
遅延時間ｔｄだけ電流Δ１ｓｔが流れ続けるので、高速
に非選択状態にされるワード線ＷＯを立ち下がらせる。

この結果、非選択状態にされるワード線ＷＯに結合され
たメモリセルにおけるハイレベル側保持電圧Ｖｃ）＋Ｑ
　と、ワード線Ｗｎに結合されたメモリセルにおけるハ
イレベル側保持電圧Ｖｃｌ＋ｎ　とが共に読み出し基準
電圧Ｖｒｅｆｃより高くなる２重選択期間ｔが生しない
。あるいは、２重選択期間ｔを大幅に小さくできる。し
たがって、ノイズマージンの拡大、動作電源電圧の拡大
、言い換えれば、動作マージンの拡大を図ることが出来
る。

また、上記非選択に切り換えられるワード線の立ち下が
りが速くできることの結果、読み出し及び書込み動作を
高速化させることが出来る。

さらに、１つのワード綿及び保持電流線に接続するメモ
リセルを多くして、大メモリ容量化を図ることが、その
高速性を犠牲にすることなく実現できる。

この発明は、前記実施例に限定されない。

メモリセルの構成は、上記負荷手段としてのＭＯＳＦＥ
Ｔに並列に抵抗手段を設けるものとしてもよい。また、
その素子構造は、種々の実施形態を採ることができるも
のである。

また、この発明に係るメモリセルは、上記電流比１ｒ／
１ｓｔが大きくできることを利用し゛Ｃ１比較的メモリ
容量の小さなバイポーラ型ＲＡＭに適用して、低消ｇＲ
Ｎ流化及び／又はよりいっそうの高速動作化をはかるた
めに用いるものであってもよい。このように、この発明
は、バイポーラ１Ｊ２Ｊ　ＲＡＭに広く利用することが
出来るものである。

なお、」二記チャージスィーパを含めて、バイポーラ型
ＲＡＭを構成する上記周辺回路は、種々変形することが
出来るものである。

【図面の簡単な説明】

第１図は、従来技術の一例を示す回路図、第２図は、そ
の動作を説明するための特性図、第３図は、この発明の
一実施例を示す回路図、第４図は、そのメモリセルを構
成する素子の一実施例を示す概略構造断面図、第５図は、その動作の説明するための特性図、第６図は
、チャージスィーパの動作を説明１゛るためのタイミン
グ図である。ＸＡＢＯないしＸＡＢｋ・・Ｘアドレスツマ・ノファ、
ＹΔ１３０ないしＹＡＢ　ｌ　・・Ｘアドレスツマ・ノ
ファ、ＳＡ・・センス゛ｒンプ、ＷＡ・・書込みｌ回路
、ＤＯＢ・・データ出カバ・ノファ、ＤＩＢ・・データ
人カバソファ、Ｃ０ＮＴ・・制御回路、　１・・Ｐ型半
導体基板、２・・Ｎ＋コレクタ埋込層、３・・Ｎ−型エ
キタビシャル成長層、４・・絶縁物素子分！１１［層、
５・・Ｐ型半導体領域、６・・Ｎ生型半導体領域、７・
・Ｎ十型半導体領域代理人弁理士　薄１）利幸、−ぺ、第　　１　　図第　　２　図

Claims

【特許請求の範囲】１、そのベース、コレクタ間が互いに交差結線され、バ
イポーラ型トランジスタで構成された駆動トランジスタ
と、上記駆動トランジスタのコレクタにそれぞれ設けら
れたクランプ素子と、上記クランプ素子と並列形態にさ
れ、対応する駆動トランジスタと相補的に動作させられ
る負荷ＭＯ３ＦＥＴとを含むメモリカルを具備すること
を特徴とするバイポーラ型ＲＡＭ。２、上記バイポーラ型の駆動トランジスタはｎｐｎトラ
ンジスタであり、上記負荷ＭＯ３ＦＥＴＩ；ｔｐチャン
ネルＭＯＳ　Ｆ　ＥＴであり、上記クランプ素子はショ
ソ１−キーダイオードであることを特徴とする特許請求
の範囲第１項記載のバイポーラ型ＲＡＭ。３、上記１つの駆動トランジスタ、クランプ素子及び負
荷ＭＯＳ　Ｆ　ＥＴは、同一の素子形成領域に形成され
、上記駆動トランジスタのベース領域と負看７Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔの一方のソース又はドレインとが共通化さ
れ、上記クランプ素子を構成する半導体領域と負荷ＭＯ
３ＦＥＴの他方のソース又はドレイン領域とが共通化さ
れるものであることを特徴とする特許請求の範囲第１又
は第２項記載のバイポーラ型ＲＡＭ。