KR900007997B1

KR900007997B1 - 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리 장치

Info

Publication number: KR900007997B1
Application number: KR1019850007732A
Authority: KR
Inventors: 이사오 후꾸시; 도모하루 마와야
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1984-10-19
Filing date: 1985-10-19
Publication date: 1990-10-23
Also published as: KR860003610A; EP0178950B1; DE3585016D1; US4745582A; EP0178950A2; EP0178950A3

Abstract

내용 없음.

Description

여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리 장치

제1도는 본 발명에 의한 여분의 회로형태를 갖는 바이폴라 트랜지스터형 RAM의 일실시예의 회로도.

제2도는 제1도에 보인 RAM장치로서, ECL형 RAM장치의 구체회로도.

제3도는 제2도에 보인 회로의 동작과 기능을 설명하기 위한 신호 특성의 도면.

제4도는 제1도에 보인 RAM장치로서, 제2도의 것과 동일한 장치의 다른 구체회로도.

본 발명은 여분의 회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리(RAM)에 관한 것으로, 특히 여분회로를 갖는 에미터 결합로직(ECL)형 RAM장치에 관한 것이다. RAM 장치에는 대량의 메모리 셀들이 로우와 컬럼으로 배열되어 있다. 그것을 제조하는 동안 그러한 반도체 메모리 장치에서 발생되는 결함밀도는 장치의 집적밀도와 비교적 무관하며 오히려 반도체 제조기술에 관계가 있다. 일반적으로 장치의 집적도를 크게하면 할 수록 정상 메모리 셀들과 결함 메모리 셀들의 비는 더욱 커진다. 이것이 반도체 메모리장치의 집적도를 증가시킬 수 있는 장점이다. 만일, 장치가 단하나의 결함 메모리 셀을 포함하고 있다고 할지라도 그 장치는 정상으로 동작할 수 없으므로, 폐기되어야만 한다. 결과적으로 결함 메모리 셀들의 비가 낮음에도 불구하고 집적도가 크면 제조수율이 떨어짐을 의미한다. 금속절연 반도체(MIS)형 RAM에서는 결함메모리 셀들의 문제를 극복하기 위해서 여분 메모리 셀들을 제조하여 사용한다. 결함메모리 셀이 검출되면 여분 메모리 셀의 로우 또는 컬럼이 결함 메모리 셀을 포함하는 메모리 셀의 로우 또는 컬럼 대신에 선택된다. 일반적으로 1 또는 2의 여분메모리 셀의 로우들이나 컬럼들을 제공해 준다.

그러나, 종래의 기술에서는 여분회로를 갖는 바이폴라 트랜지스터형 RAM이 없었다. 왜냐하면 MIS형 RAM 보다 훨씬 더 고속으로 동작하는 바이폴라 트랜지스터형 RAM에 적합한 여분회로가 없었기 때문이다. 또한, 바이폴라 트랜지스터형 RAM에서는 그내에 비교적 메모리 셀들의 수가 작아서 여분회로에 대한 강한 욕구가 없었다. 그러나, 바이폴라 트랜지스터형 RAM들에 대한 집적기술이 개량되고 대량의 메모리셀들이 필요하므로서 대량의 메모리 셀들을 갖는 바이폴라 트랜지스터형 RAM이 요구되게 되었다. 그에 따라서 여분회로를 갖는 바이폴라 트랜지스터형 RAM들이 요구되게 되었다.

따라서 본 발명의 목적은 여분회로를 갖는 바이폴라 트랜지스터 RAM장치를 제공하는데 있다.

본 발명의 다른 목적은 바이폴라 트랜지스터 RAM장치와 동일한 동작시간을 갖는 바이폴라 트랜지스터 RAM장치를 위한 여분회로를 제공하는데 있다.

본 발명의 또다른 목적은 간단한 회로형태를 갖는 바이폴라 트랜지스터 RAM장치를 위한 여분 회로를 제공하는데 있다. 본 발명의 또다른 목적은 ECL형 RAM장치에 적합한 여분회로를 제공하는데 있다.

본 발명에 의하면 다수의 메모리 셀들을 포함하는 바이폴라 트랜지스터형 RAM과, 어드레스 신호를 수신하기 위한 회로와, 어드레스 수신회로에 동작가능하게 연결되는 어드레스 수신회로로부터의 어드레스신호에 반응하여 메모리 셀 어레이 내의 정상 메모리 셀을 선택하기 위한 회로를 포함하는 바이폴라 트랜지스터형 RAM장치가 제공된다. 이 RAM장치는 메모리 셀 어레이 내의 하나이상의 결함 메모리 셀들의 하나 이상의 결함 메모리 어드레스들을 기억하기 위한 회로로서 다수의 메모리 셀을 포함하는 여분 메모리 셀 어레이와, 결함 어드레스 기억회로에 동작가능하게 연결되어 어드레스 수신회로에 무관한 어드레스신호와 결함 어드레스 기억회로로부터 하나이상의 결함 메모리 어드레스신호들을 수신하여 결함 메모리 어드레스신호들과 어드레스신호를 비교하기 위한 회로와, 그리고 어드레스수신 및 비교회로에 동작가능하게 연결되어 메모리 셀 어레이 내의 결함메모리 셀에 대응하는 여분메모리 셀 어레이 내의 메모리 셀을 선택하기 위한 회로를 더 포함한다. 어드레스 수신 및 비교회로에 동작가능하게 연결되는 정상메모리 셀 선택회로는 어드레스신호가 결함메모리 어드레스신호와 동일하지 않을때 동작된다. 그렇지 않으면 여분 메모리 셀 선택회로가 동작한다.

어드레스수신 및 비교회로와 여분 메모리 셀 선택회로는 어드레스 수신회로와 정장 메모리 셀 선택회로내에 형성된 다수단의 회로들과 동일한 단수의 회로들을 포함하고 있으므로, 어드레스수신 및 비교회로와 여분 메모리 셀 선택회로의 동작시간은 어드레스 수신회로와 정상 메모리 셀 선택회로의 동작시간과 동일해지므로 바람직하다.

본 발명에 의하면, 또한 최대로 양호한 응용의 바이폴라 트랜지스터형 RAM장치로서 전술한 바이폴라트랜지스터형 RAM장치와 동일한 구조의 ECL형 RAM장치가 제공된다.

이하 첨부된 도면들을 참조하면서 본 발명의 양호한 실시예를 상세히 설명하면 다음과 같다.

제1도를 참조하면, 바이폴라형 RAM장치는 정상회로와 여분회로를 포함하고 있다. 정상회로는 본 실시예예서 다수의 워드라인들 예를 들어 256개의 워드라인들과 다수의 비트라인들 예를 들어 256개의 비트라인들과 함께 매트릭스형태로 다수의 메모리 셀들을 갖고 있는 메모리 셀 어레이 1을 포함한다. 따라서, 메모리 셀 어레이 1의 용량은 예를 들어 256×256비트들 즉, 64K비트들이다. 정상회로는 A₀내지 A₇비트들을 구성하는 워드 어드레스 신호 W-ADD를 수신하는 워드 어드레스버퍼 2와, 워드 어드레스 디코오더 14와, 그리고 워드 어드레스신호 W-ADD에 반응하여 워드라인들을 선택적으로 구동시키는 워드 어드레스 구동기 3을 포함한다. 정상 회로는 또한 A₀내지 A₁₅비트들로 구성되는 비트어드레스신호 B-ADD를 수신하는 비트 어드레스 버퍼 4와, 비트 어드레스 디코오더 18, 그리고 비트 어드레스신호 B-ADD에 반응하여 비트라인들을 선택적으로 구동시키는 비트 어드레스 구동기 5를 포함한다. 정상회로는 또한 256개의 감지증폭기들을 갖는 입출력(I/O)회로 6과, 256개의 기입증폭기들과 그리고 그의 제어회로를 더 포함한다. 전술한 회로에서 워드 어드레스디코오더 14와 워드 어드레스 구동기 3은 하나의 회로 유니트로 구성될 수도 있다.

마찬가지로, 비트 어드레스 디코오더 18과 비트 어드레스구동기 5는 한 회로유니트로 구성될 수도 있다. 여분회로는 여분 워드라인과 256개의 여분 비트라인들의 형태로 다수의 여분 메모리 셀들을 갖는 여분 메모리셀 어레이 7을 포함한다. 여분회로는 또한 프로그램 가능판독메모리(PROM) 9로부터 워드 어드레스신호 W-ADD와 결함 워드 어드레스신호 IW-ADD를 수신하는 비교기 게이트회로 10와, 결함 워드 어드레스신호 IW-ADD를 기억시키는 PROM 9와, 그리고 여분 메모리 셀 어레이 7 내의 여분 워드라인을 구동시키는 여분 워드 어드레스 구동기 8을 포함한다.

제1도에서, 여분 메모리 셀 어레이 7 내의 각 메모리 셀 회로는 동일한 동작시간이 소요되는 메모리 셀 어레이 1 내의 메모리 셀 회로와 동일하다. 비교게이트회로 10으로부터 여분 워드 어드레스 구동기 8까지의 신호처리 속도는 워드 어드레스 버퍼 2로부터 정상 워드 어드레스 구동기 3까지의 속도와 거의 동일하다. 이것은 제1도를 참조하여 설명될 것이다. 비트 어드레스 구동기 5는 메모리 셀 어레이 1과 여분 메모리 셀어레이 7 내의 두 비트 라인들을 동시에 구동시킨다.

I/O회로 6은 메모리 셀 어레이 1과 여분 메모리 셀 어레이 7로부터 또는 그대로 데이타를 판독 또는 기억시키기 위해 메모리 셀 어레이 1과 여분 메모리 셀 어레이 7양자와 통신한다.

만일, 웨이퍼상태에서와 같이 바이폴라 트랜지스터형 RAM장치의 미완성 상태에서 동작시험 하는 동안 결함 메모리 셀이 메모리 셀 어레이 1에서 검출된 경우, 결함 메모리 셀에 대응하는 워드 어드레스신호 W-ADD는 점선으로 보인 바와 같이 PROM 9에 대한 기입신호 WT의 인가에 반응하여 PROM 9에 기억된다.

제1도에 보인 바이폴라 트랜지스터형 RAM장치의 동작에 대해 이하에 설명한다.

고레벨인 기입모드를 나타내는 기입이네이블신호 WE가 I/O회로 6에 인가될때 워드 어드레스 신호 W-ADD는 워드 어드레스버퍼 2와 비교게이트회로 10에 공급된다. 비교게이트회로 10은 워드 어드레스신호 W-ADD를 PROM 9로부터의 결함 워드 어드레스신호 IW-ADD와 비교한 후 어드레스 신호들 W-ADD와 IW-ADD가 동일한 레벨 또는 저레벨 여분회로 선택신호 SR일때 고레벨 여분선택신호 SR를 출력시킨다. 만일, 저레벨 여분회로 선택신호 SR이 출력될 경우, 워드 어드레스 디코오도 14와 워드 어드레스 구동기 3이 동작된다.

따라서, 워드 어드레스 버퍼 2에서 예정된 레벨로 증폭되어 전이되는 워드 어드레스 신호 W-ADD의 신호는 워드 어드레스 디코오더 14에 인가되는 워드라인 선택신호를 발생시키도록 워드 어드레스 디코오더 14에서 디코오드되어 워드 어드레스 구동기 3에 의해 워드 어드레스신호 W-ADD에 대응하는 메모리 셀 어레이 1 내의 워드라인을 선택해준다. 그와 동시에 비트어드레스 신호 B-ADD은 I/O회로 6에 칩이네이블신호 CS의 인가에 반응하여 비트 어드레스 버퍼 4에 공급되어 예정된 신호레벨로 증폭전이시킨다. 비트 어드레스 버퍼 4로부터 출력된 신호는 비트 어드레스 구동기 5에 인가된 비트라인 선택신호를 발생시키도록 비트어드레스 디코오더 18에서 디코오드되어 비트 어드레스 신호 B-ADD에 대응하는 메모리 셀 어레이 1내의 비트라인들을 선택한다. 결과적으로, I/O회로 6에 공급되는 입력데이타 D_IN은 선택워드라인과 선택비트라인들에 의해 지정되는 메모리 셀 어레이 1 내의 메모리 셀들내에 기억된다.

반대로, 만일 고레벨 여분회로 선택신호 SR이 비교게이트회로 10으로부터 출력될 경우, 여분워드 어드레스구동기 8은 메모리 셀 어레이 1에 대한 워드 어드레스 디코오더 14와 워드 어드레스 구동기 3대신에 동작된다. 여분워드 구동기 8은 여분 메모리 셀 어레이 7 내의 여분 워드라인을 작동시킨다. 여분 메모리 셀 어레이 7 내의 비트라인들의 선택은 전술한 메모리 셀 어레이 1의 것과 동일하다. 결과적으로,I/O회로 6으로의 입력데이타 D_IN은 선택된 비트라이들에 의해 지정되는 여분 메모리 셀 어레이 7 내의 여분 메모리 셀들내에 기억된다.

메모리 셀 어레이 1 또는 여분 메모리 셀 어레이 7로부터의 판독동작은 기입 이네이블 신호 WE가 저레벨일때 상술한 동작과 동일하게 행해진다. 여분회로의 고속동작 시간을 정상회로의 동작시간과 동일하게 유지시키기 위해, 다음과 같은것을 여분회로 설계에서 고려해야 된다.

즉, (a) MIS형 RAM장치내에서와 같은 워드 어드레스 버퍼 2를 통하여 통과함이 없이 여분회로내에서 비교게이트회로 10에 워드 어드레스신호 W-ADD를 직접 공급해주는것.

(b) 비교게이트회로 10으로부터 여분 워드 어드레스 구동기 8까지의 신호전달시간을 워드 어드레스 버퍼2로부터 워드 어드레스 구동기 3까지의 것과 동일하게 만들어주거나 또는 비교게이트회로 10과 여분워드 어드레스 구동기 8 내의 회로단계들의 수를 워드 어드레스 버퍼 2, 워드 어드레스 디코오더 14, 그리고 동일한 회로구성을 갖는 워드 어드레스 구동기 3 내의 것과 동일하게 만들어주는것.

(c) 여분 메모리 셀 어레이 7 내의 각 메모리 셀회로를 메로리 셀 어레이 1 내의 메모리 셀의 것과 동일하게 만들어주는것 그리고 (d)여분 메모리 셀 어레이 7 내의 비트라인들이나 어드레스 라인들을 메모리 셀어레이 1 내의 것과 동시에 구동시키는 것등이다.

제1도에 보인 여분회로는 각 비트라인 내의 한 결함메모리 셀만을 커버할 수 있다. 메모리 셀 어레이 1내의 비트라인 내의 다수의 결함메모리 셀들을 커버하기 위해서, 다수의 여분회로들 각각은 비교게이트회로 10, 여분워드 어드레스 구동기 8, PROM9 그리고 여분 메모리 셀 어레이 7로 구성될 필요가 있다. 이것은 상술한 비트라인들 대신에 워드라인들에 적용될 수도 있다.

제2도를 참조하여 ECL형 RAM장치의 특정회로 즉, 제1도에 보인 바이폴라 트랜지스터형 RAM장치의 일예를 설명한다.

제2도에서, 메모리 셀 어레이 1은 도면을 간략히 하기위해 단 하나만 보인것으로 다수의 메모리 셀들 MC를 포함한다. 메모리 셀 MC는 고압워드라인 WL₁ ⁺와 저압워드라인(또는 유지 라인)WL₁ ^-사이에 그리고 비트라인 BL_j와 반전 비트라인

_j사이에 연결되어 pnp형 트랜지스터들 Q₁과 Q₂및 npn형 멀티 에미터트랜지스터들 Q₃와 Q₄을 포함하는 플립플롭 회로를 형성한다. 정전류원 IS₁은 저압워드라인 WL₁ ^-와 저압전원단자 Vee 사이에 제공된다. 워드 어드레스 구동기 3은 에미터들이 공통 연결되는 npn형 트랜지스터들 Q₅,Q₆및 Q₇과, 공통 연결된 점과 저전압원 단자 Vee 사이에 연결되는 정전류원 IS₂와, 고전압전원 단자 Vcc와 트랜지스터 Q₅와 Q₆의 콜렉터의 공통 연결된 지점간에 연결되는 저항 R₁그리고 고압 워드라인 WL₁ ⁺를 구동시키는 npn형 트랜지스터 Q₈룰 갖는 전류스위치회로를 포함한다. 도시된 워드 어드레스 버퍼2는 워드 어드레스신호 W-ADD의 비트 A₀를 수신한다. 워드 어드레스 버퍼 2는 에미터 폴로워(또는 레벨 전이회로) 2a와 전류 스위치회로 2b를 포함한다. 에미터 플로워 2a는 그의 베이스에서 비트 A₀를 수신하는 npn형 트랜지스터 Q₂₈, 다이오드 D₁그리고 정전류원 IS₃, 고압 및 저압 전원단자들 Vcc와 Vee간의 직렬연결을 포함한다. 전류스위치회로 2b는 다이오드 D₂, 저항 R₂, npn형 트랜지스터 Q₉, 그리고 정전류원 IS₄를 포함한다.

전류스위치회로 2b는 또한 저항 R₂와 트랜지스터 Q₉의 직렬회로에 병렬로 연결되는 저항 R₃와 npn형 트랜지스터 Q₁₀으로 구성되는 직렬회로를 포함한다. 트랜지스터 Q₀의 베이스는 다이오드 D₁과 정전류원 IS₃의 공통 연결지점에 연결된다. 트랜지스터 Q₁₀의 베이스는 기준전압 VRF₁을 공급받는다. 워드 어드레스 디코오더 14는 다수의 신호라인들과, 각각 디코오더회로 14b의 대응신호라인에 연결되는 다수의 정전류 원들과, 그리고 정전류원들 IS₁₅(도면에는 간략히 하기위해 하나의 전류원만 도시함)으로 구성되는 디코오딩회로 14b를 포함한다.

워드 어드레스 디코오더 14는 또한 디코오딩 회로 14b의 신호라인들을 선택하기 위해 npn형 멀티에미터트랜지스터 Q₁₁을 갖는 회로 14a를 포함한다. 트랜지스터 Q₁₁의 베이스는 전류 스위치회로 2b 내의 트랜지스터 Q₁₀의 콜렉터에 연결된다. 회로 14a은 트랜지스터 Q₁₁와 같은 것으로 트랜지스터 Q₉의 콜렉터와 디코오딩 회로 14b간에 다른 npn형 멀티에미터 트랜지스터(도시안됨)을 포함한다. 회로 14a 내의 트랜지스터들의 에미터미터들과 디코오더 회로 14b 내의 신호라인들간의 라인연결과 디코오딩 회로 14b 내의 신호라인들과 워드 어드레스 구동기 3 내의 트랜지스터들 Q₅와 Q₆의 베이스들간의 라인 연결은 워드라인 WL의 선택을 한정해 준다.

한쌍의 비트라인들 BL_j

_j를 구동시키기 위한 회로로서 도면을 간략히 하기위해 하나만 보이고 있는 비트어드레스 구동기 5는 npn형 멀티에미터 트랜지스터들 Q₂₂와 Q₂₃, npn형 트랜지스터 Q₂₄, 그리고 상기 트랜지스터들의 각 에미터들과 저압 전원단자 Vee간에 각각 연결되는 정전류원들 IS₁₂,IS₁₃및 IS₁₄를 포함한다. 비트 어드레스 구동기 5는 또한 한쌍의 트랜지스터들 Q₂₅와 Q₂₆그리고 한쌍의 트랜지스터들 1₂₇과 Q₂₈을 포함한다. I/O회로 6은 감지증폭기회로 6a, 칩선택버퍼 6b, 그리고 판독-기입제어 및 기입증폭기 회로 6c를 포함한다. 감지증폭기회로 6a는 판독 데이타 D_OUT로서 비트라인들 BL_j와

J간의 전압을 판독시키는 트랜지스터들 Q₂₅와 Q₂₆의 콜렉터들에 연결된다.

판독-기입 제어 및 기입증폭기 회로 6c, 특히 기입증폭기(도시안됨)는 소정의 메모리 셀 MC에 입력데이타 D_IN을 기억시키는 트랜지스터들 Q₂₇과 Q₂₈의 베이스들에 연결된다.

판독-기입 제어 및 기입증폭기회로 6C는 기입 이네이블신호 WE에 반응하여 상기 판독 및 기억동작을 제어한다.

칩선택버퍼 6b는 칩선택신호 CS에 반응하여 감지증폭기 회로 6a와 판독-기입 제어 및 기입 증폭기회로 6c를 트리거한다. 비트 어드레스 버퍼 4와 비트 어드레스 디코오더 18의 상세한 회로들은 워드 어드레스버퍼 2와 워드 어드레스 디코오더 14의 것과 동일하므로 설명은 생략한다.

도면을 간략히 하기위해 도면에 워드 어드레스 정보 W-ADD의 A₀비트에 대한 회로를 하나만 나타낸 비교게이트 회로 10은 에미터 폴로워 10a, 비교회로 10b, 그리고 OR게이트 출력회로 10c를 포함한다. 회로들 10b와 10는 익스클루시브 OR(EOR)회로를 형성한다. 에미터 폴로워 10a는 그의 베이스에 워드 어드레스신호 W-ADD의 A₀비트를 수신하는 npn형 트랜지스터 Q₁₂, 다이오드 D₃그리고 고압 및 저압전원 단자를 Vcc와 Vee 사이에 직렬연결된 정전류원 IS₅를 포함한다.

비교회로 10b는 저항들 R₄, R₅및 R₆, npn형 트랜지스터들 Q₁₃,Q₁₄,Q₁₅및 Q₁₆, 그리고 정전류원들 IS₆및 IS₇을 포함한다. 트랜지스터 Q₁₃의 베이스는 다이오드 D₃를 통하여 트랜지스터 Q₁₂의 에미터에 연결된다.

트랜지스터 Q₁₄및 Q₁₅의 베이스들은 동일한 전압일 수도 있는 기준전압들 VRF₂와 VRF₃를 공급받는다. 트랜지스터들 Q₁₅의 베이스는 대응결함 메모리 셀 어드레스가 PROM 9에 기억되어있을때 제1도에 보인 PROM 9로부터 결함 워드 어드레스 정보 IW-ADD의 A₀비트를 공급받는다.

출력회로 10c는 OR게이트로서 작용하는 npn형 트랜지스터들 Q₁₇과 Q₁₈과 정전류원 IS₈을 포함한다. 후술되는 바와 같이 트랜지스터 Q₇의 베이스와 트랜지스터 Q₁₉의 베이스에 연결되는 노드 N₁₀에서, 트랜지스터 Q₁₇과 Q₁₈의 에미터들과 공통연결된 출력회로 10c의 출력은 트랜지스터 Q₇과 Q₁₉에 여분회로 선택신호 SR를 공급해주는 워드 어드레스신호 W-ADD의 A₁내지 A₇비트들에 대한 비교게이트회로 10 내의 다른 비교회로들(도시안됨) 내의 다른 출력회로들의 출력들에 공통 연결된다.

여분 워드구동기 8은 미분회로를 형성하는 npn형 트랜지스티들 Q₁₉및 Q₂₀, 정전류원 IS₉, 저항 R₇, 그리고 여분 메모리 셀 어레이 7 내의 여분 고압 워드라인 WL(R)⁺를 구동시키는 npn형 트랜지스터 Q₂₁을 포함한다.

플립플롭을 형성하는 pnp형 트랜지스터들 Q₇₁및 Q₇₂와 npn형 멀티에미터 트랜지스터 Q₇₃및 Q₇₄로 구성되는 여분 메모리 셀 MC(R)은 전류를 방전시키는 정전류원 IS₁₀에 연결되는 고압워드라인 ML(R)⁺와 여분 저압워드라인 WL(R)^-사이에 그리고 고압 및 저압 비트라인들 BL_j및

_j사이에 제공된다.

여분 메모리 셀 MC(R)의 회로는 메모리 셀 어레이 1 내의 메모리 셀 MC의 것과 동일하다. 한쌍의 여분 워드라인들 ML(R)⁺와 ML(R)^-는 여분 메모리 셀 어레이 7내에 제공된다.

다수의 비트라인들 BL과

의 쌍들은 메모리 셀 어레이 1과 여분 메모리 셀 어레이 7내에 공통으로 제공된다.

비교 게이트회로 10의 동작을 제3도를 참조하여 설명한다.

비교 게이트회로 10은 비교회로 10b와 OR게이트 출력회로 10c의 EOR회로를 포함한다. EOR회로는 워드어드레스신호 W-ADD가 PROM 9로부터의 결함 워드 어드레스신호 IW-ADD와 일치할때 여분회로 선택회로 SR의 최저전압 VL₂를 출력시키고, 그렇지않을때 전압 VH₂를 출력시킨다.

워드 어드레스신호 W-ADD의 A₀비트가 고레벨일때 트랜지스터 Q₁₂는 도통되어 트랜지스터 Q₁₃이 온되고 트랜지스터 Q₁₄는 오프된다. PROM 9로부터의 결함 워드 어드레스신호 IW-ADD의 A₀비트가 또한 고레벨일때 트랜지스터 Q₁₆은 도통되어 트랜지스터 Q₁₅는 오픈된다. 트랜지스터 Q₁₇및 Q₁₈의 베이스들은 저레벨을 공급받아 그들을 오프상태로 유지시킨다. 결과적으로, OR게이트 출력회로 10c의 출력은 저레벨이다. 다른 한편 워드 어드레스 신호 W-ADD의 A₀비트가 고이고 결함워드 어드레스 신호 IW-ADD의 A₀비트가 저일때 트랜지스터 Q₁₆은 오프되어 트랜지스터 Q₁₅는 도통되어 결국 트랜지스터 Q₁₈은 오프된다. 트랜지스터 Q₁₄가 오프되면 트랜지스터 Q₁₇은 온되어 결국 여분회로 선택신호 SR을 고레벨 VH₂로 만들어준다. 그밖에 워드 어드레스신호 IV-ADD의 A₀비트와 결함 워드 어드레스신호 IV-ADD의 A₀의 비트가 고일때 트랜지스터 Q₁₇은 온되고, 트랜지스터 Q₁₈은 오프되어 결국 여분선택신호 SR이 고레벨이 된다. 또한 워드 어드레스 신호 W-ADD의 A₀의 비트들과 결함 어드레스신호 IW-ADD의 A₀비트들이 모두 저레벨일때 트랜지스터 Q₁₃는 오프되고, 트랜지스터 Q₁₄는 온되고, 트랜지스터 Q₁₅는 온되고, 트랜지스터 Q₁₆은 오프된다. 따라서 트랜지스터 Q₁₇과 Q₁₈은 오프되어 결국 여분회로 선택신호 SR을 저레벨로 만든다.

상기 동작은 워드 어드레스 신호 W-ADD의 다른 비트들 A₁내지 A₇과 결함 워드 어드레스신호 IW-ADD의 다른 비트들 A₁내지 A₇에 대한 동작에 인가될 수 있다. 따라서, 워드 어드레스신호 W-ADD의 모든 비트들이 결함 워드 어드레스신호 IW-ADD의 것과 동일할때 노드 N₁₀에서 여분회로 선택신호 SR은 최저레벨 VL₂가 된다.

저항 R₄는 장치의 정상 저레벨 VL₁로부터 최저레벨 VL₂로 여분회로 선택신호 SR의 저레벨을 전압 △VL만큼 전이 시킨다.

레벨전이는 전압 후술되는 워드라인 선택을 위해 중요한 것이다.

제2도에 보인 ECL형 RAM장치의 동작을 설명한다. 워드 어드레스신호 W-ADD, 비트 어드레스신호 B-ADD, 고레벨을 갖는 칩선택신호 CS 그리고 판독동작을 나타내는 저레벨을 갖는 기입 이네이블신호 WE는 RAM장치에 공급된다. 워드 어드레스신호 W-ADD가 결합 워드 어드레스신호들 IW-ADD와 일치되지않을때 워드 어드레스버퍼 2내의 전류스위치회로들 2b는 워드 어드레스 디코오더 14를 동작시키도록 워드어드레스신호 W-ADD의 A₀내지 A₇비트들에 반응하여 동작된다. 워드 어드레스 구동기 3내의 트랜지스터 Q₇의 베이스는 고레벨전압 VH₁과 저레벨전압 VL₁사이에 있는 여분회로 선택신호 SR의 고레벨 VH₂를 공급받는다. 워드 어드레스 구동기 3내의 트랜지스터들 Q₅와 Q6의 베이스들에 인가된 전압이 워드 어드레스디코오더 14내의 디코오딩으로 인해 저레벨일때 워드 어드레스 구동기 3내의 트랜지스터 Q₈은 온되어 고압워드라인 WL₁+를 구동시킨다. 그와 동시에, 비트 어드레스버퍼 4에 인가되는 비트 어드레스신호 B-ADD에 대응하는 비트 어드레스 디코오더 18로부터의 비트라인 선택신호는 비트 어드레스 구동기 5내의 트랜지스터들 Q₂₂내지 Q₂₄의 베이스들에 공급되어, 이 트랜지스터들을 온시켜 결국 비트라인들 BL_j와

_j _j

_j ₂₅ ₂₆ ₂₅ ₂₆ _OUT

판독즉시 칩선택신호 CS와 기입 이네이블신호 WE는 재기억된다. 상기 동작중 고레벨 VH₂의 여분회로 선택신호 SR은 여분 워드구동기 8내의 트랜지스터 Q₁₉의 베이스에 공급되어 트랜지스터 Q₁₉를 온시켜 준다. 트랜지스터 Q₂₁은 오프되므로 여분 고압 워드라인 WL(R)+는 차단된다.

기입 이네이블신호 WE가 기억동작을 지정하는 고레벨일때 트랜지스터들 Q₂₇및 Q₂₈은 비트라인들 BL_j와

_j를 고 또는 저로 만들도록 입력데이타 D_IN에 반응하여 온 또는 오프되어 메모리 셀 어레이 1내의 소정의 메모리 셀들내에 입력데이타 D_IN을 기억시킨다.

워드 어드레스신호 W-ADD가 결함 워드 어드레스신호 IW-ADD와 일치될때 저레벨 VL₂즉, 정상 저레벨 VL₁보다 낮은 여분회로 선택신호 SR이 트랜지스터들 Q₇과 Q₁₉의 베이스들에 공급된다. 트랜지스터 Q₇가 차단되면 결국 트랜지스터 Q₅와 Q₆는 도통되어 고압 워드라인 WL₁+를 비동작시킨다. 다른 한편, 여분워드구동기 8내의 트랜지스터 Q₁₉가 차단되면 트랜지스터 Q₂₀은 도통된다. 트랜지스터 Q₂₀의 베이스에 인가된 기준전압 VRF₄의 값은 여분회로 선택신호 SR의 고레벨 VH₂와 저레벨 VL₂간에 있다. 여분 워드레스구동기 8내의 트랜지스터 Q₂₁이 도통되면 여분 워드라인 WL(R)+가 동작하여 결국 여분 메모리 셀 어레이 7내의 여분 메모리 셀들 MC(R)에 대해 판독 또는 기억동작을 시행한다.

워드 어드레스신호 W-ADD의 비트 A₀는 에미터 폴로워 2a, 전류스위치회로 2b, 트랜지스터 Q₁₁를 포함하는 회로 14a, 트랜지스터들 Q₅내지 Q₇의 회로 그리고 트랜지스터 Q₈에 전송되며 즉, 총 5단회로들의 워드라인 WL₁+에 전송된다. 마찬가지로 워드 어드레스신호 W-ADD의 비트 A₀는 에미터 폴로워 10a, 비교회로 10b, 오아게이트 출력회로 10c, 트랜지스터들 Q₁₉와 Q₂₀, 그리고 트랜지스터 Q₂₁에 전송되며 즉, 총 5단회로들의 여분 워드라인 WL(R)+에 전송된다. 결과적으로, 여분 워드라인 WL(R)의 선택시간은 워드라인 WL₁+의 선택시간과 비교될 수 있다. 여분 메모리 셀 어레이 7에 억세스될때조차 고속동작을 유지해야만 하는 ECL형 RAM장치에서 이는 상당히 중요하다.

제4도는 제2도에 보인 회로에 대응하는 ECL형 RAM장치의 다른 실시예의 회로도이다. 제2도에서 워드 어드레스 버퍼 2내의 에미터 폴로워 2a는 생략된다. 생략된 에미터 폴로워 2a의 동일한 회로형태를 갖는 어드레스수신회로 20은 전류스위치회로 2b를 포함하는 워드 어드레스 버퍼 2'의 전단계에 추가된다. 제2도에 보인 비교게이트회로 10내에는 에미터 폴로워 10a가 또한 생략되어 있다. 트랜지스터들 Q₁₃과 Q₉의 베이스들은 어드레스 수신회로 20 즉, 에미터 폴로워내의 다이오드 D₁의 캐소드에 연결된다. 제2도에서 에미터 폴로워 2a는 에미터 폴로워 10a와 동일하다. 따라서, 후자는 비교게이트회로 10'로 보인 바와 같이 비교게이트회로 10을 간략히 하기위해 생략될 수 있다. 회로동작은 상술한 것과 동일하므로 설명을 생략한다.

비교게이트회로 10 또는 10'를 각각 갖고 있는 다수의 여부회로들과, 여분 워드 어드레스 구동기 8, 그리고 여분 메모리 셀 어레이 7이 제공될 수도 있다.

비트라인들에 대해 여분회로는 상술한 워드라인들에 대한 여분회로 대신 제공될 수도 있다.

본 발명의 여러 다른 실시예들은 본 발명의 정신과 청구범위로부터 벗어나지 않는 한도내에 실시 가능하므로 본 발명은 상술한 실시예에만 국한되지 않음을 숙련자는 이해할 것이다.

Claims

각각 에미터 결합로직(ECL) 플립플롭에 의해 형성되는 다수의 메모리 셀들을 포함하는 메모리 셀어레이(1)과, ECL 플립플롭에 의해 각각 형성되는 다수의 메모리 셀들을 포함하는 여분 메모리 셀 어레이(7)과, 어드레스신호를 수신하며, ECL 회로들에 의해 형성되며, 또한 수신된 어드레스신호(W-ADD)에 응답하여 상기 메모리 셀 어레이의 정상 메모리 셀을 선택하기 위한 수단(3)과, 상기 메모리 셀 어레이내에 하나 이상의 결합 메모리 셀들의 하나 이상의 결합 메모리 어드레스들(IW-ADD)를 기억시키기 위한 수단(9)과, ECL 회로들에 의해 형성되며 또한 상기 결합 어드레스 기억수단으로부터 하나 이상의 결합 메모리어드레스신호들과 상기 어드레스신호를 수신하여 상기 어드레스신호를 상기 결함 메모리 어드레스신호와 비교하여 비교결과로서 여분회로 선택신호(SK)를 출력하며, 또한 상기 결함 어드레스 기억수단에 동작가능하게 연결되는 비교수단(10)을 포함하며, 상기 정상메모리 셀 선택수단은 상기 어드레스신호를 수신하며, 또한 상기 비교수단에 동작가능하게 연결되며, 상기 어드레스신호가 상기 결함 메모리 어드레스신호와 동일하지 않을때 동작하고, 그렇지 않으면 동작하지 않는것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제1항에서, 상기 어드레스신호를 수신하기 위한 수단(2)과, ECL회로들에 의해 형성되며, 또한 상기 어드레스 수신수단(2)으로부터의 상기 어드레스신호에 반응하여 상기 메모리 셀 어레이(1)내에서 정상메모리 셀을 선택하기 위해 상기 정상 메모리 셀 선택수단(3)에 동작 가능하게 연결되는 워드 어드레스 디코오더 수단(14)과, ECL회로들에 의해 형성되며, 또한 상기 메모리 셀 어레이내의 결함 메모리 셀에 대응하는 메모리 셀을 상기 여분 메모리 셀 어레이내에서 선택하기 위해 상기 어드레스 수신 및 비교수단에 동작가능하게 연결되는 여분 메모리 셀 선택수단(8)을 더 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제1항에서, 상기 여분 메모리 셀 어레이(7)내의 각 메모리 셀은 메모리 셀 어레이(1)내의 각 메모리셀과 동일한 회로형태를 갖는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제3항에서, 상기 결함 어드레스 기억수단(9)는 상기 하나 이상의 결함 메모리 어드레스신호들을 기억시키며 또한 상기 어드레스수신 및 비교수단에 그 신호들을 출력시키기 위한 프로그램가능 판독 메모리(PROM)을 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제4항에서, 상기 어드레스수신 및 비교수단(10)과 상기 여분 메모리 셀 선택수단(8)은 상기 어드레스 수신수단(2)와 상기 정상 메모리 셀 선택수단(14,3)내에 형성된 다수의 회로들의 단수와 동일한 회로들의 단수를 포함하여, 상기 어드레스 수신 및 비교수단과 상기 여분 메모리 셀 선택수단의 동작시간이 상기 어드레스 수신수단과 상기 정상 메모리 셀 선택수단의 동작시간과 실제로 같아지는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제5항에서, 상기 어드레스 수신수단(2)는 어드레스 버퍼회로를 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제6항에서, 상기 어드레스신호(W-ADD)를 수신하여 레벨을 전이시키기위한 에미터 폴로워 회로(2a)를 더 포함하되, 상기 에미터 폴로워 회로에 동작가능하게 연결되는 상기 어드레스 수신수단(2)는 상기 에미터 폴로워 회로로부터 상기 레벨전이된 어드레스신호에 반응하여 각각 동작 될 수 있는 병렬로 연결된 다수의 전류스위치회로(2b)들을 포함하며, 상기 정상 메모리 셀 선택수단(14,3)은, 상기 어드레스 수신수단내의 상기 대응하는 전류스위치회로의 출력에 반응하여 각각 동작될 수 있는 병렬로 연결된 다수의 트랜지스터(Q₁₁)과 어드레스 디코오딩회로(14b)를 동작시키는 디코오더 가동회로(14a)를 포함하며, 또한 상기 어드레스수신 및 비교수단으로부터의 상기 여분회로 선택신호(SR)에 반응하여 동작할 수 있는 트랜지스터(Q₇)과 상기 트랜지스터(Q₇)과 상호 병렬로 연결되며 상기 어드레스 디코오딩회로로부터의 하나 이상의 출력들에 반응하여 동작할 수 있는 하나 이상의 트랜지스터들(Q₅,Q₆)를 각각 갖고 있는 병렬로 연결된 다수의 게이트들을 포함하는 게이트회로와, 그리고 상기 메모리 셀 어레이내의 대응하는 어드레스라인(WL)을 각각 구동시키는 병렬로 연결된 다수의 트랜지스터들을 포함하는 구동회로를 더 포함하되, 상기 에미터 폴로워 회로(2a)에 동작 가능하게 연결되는 상기 어드레스수신 및 비교수단(10)은 상기 어드레스신호의 각 어드레스 비트에 대한 다수의 트랜지스터들(Q₁₃,Q₁₄,Q₁₅,Q₁₆)을 각각 갖고 있으며, 또한 상기 에미터 폴로워 회로로부터의 상기 어드레스신호를 상기 결함 어드레스 기억수단으로부터의 상기 결함 메모리 어드레스신호들과 각각 비교하는 다수의 비교회로들(10b)와 병렬로 연결되는 두 트랜지스터들(Q₁₇,Q₁₈)을 각각 갖고 있는 다수의 게이트회로(10c)를 포함하며, 그리고 상기 여분 메모리 셀 선택수단(8)은 상기 어드레스수신 및 비교수단으로부터의 상기 여분회로 선택신호(SR)에 반응하여 동작할 수 있는 트랜지스터(Q₁₉)와 상기 트랜지스터(Q₁₉)와 병렬로 연결되며 상기 어드레스수신 및 비교수단으로부터의 상기 여분회로 선택신호(SR)의 저레벨(VL2)과 고레벨(VH2)사이의 베이스 전압(VRF4)을 수신하는 트랜지스터(Q₂₀)을 갖는 게이트회로와, 그리고 상기 여분 메모리 셀 어레이내의 여분 어드레스라인(WL(R))을 구동시키는 트랜지스터(Q21)을 포함하는 구동회로를 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제6항에서, 상기 어드레스 수신수단(2)는 상기 어드레스신호(W-ADD)를 수신하여 레벨 전이시키기 위한 에미터 폴로워 회로(2a)와, 상기 에미터 폴로워 회로로부터의 싱기 레벨 전이된 어드레스신호에 반응하여 각각 동작할 수 있는 병렬로 연결된 다수의 전류스위치회로(2b)들을 포함하며, 상기 정상 메모리 셀 선택수단(14,3)은 상기 어드레스 수신수단내의 상기 대응하는 전류스위치회로의 출력에 반응하여 각각 동작할 수 있는 병렬로 연결된 다수의 트랜지스터들을 포함하여 어드레스 디코오딩회로(14b)를 동작시킬 수 있는 디코오더 가동회로(14a)와, 상기 어드레스수신 및 비교수단으로부터의 여분회로 선택신호(SR)에 반응하여 동작할 수 있는 트랜지스터(Q₇)과 상기 트랜지스터(Q₇)과 상호 병렬로 연결되며 상기 어드레스 디코오딩회로로부터의 하나 이상의 출력들에 반응하여 동작할 수 있는 하나 이상의 트랜지스터들(Q₅,Q₆)를 각각 갖고 있는 병렬로 연결된 다수의 게이트들을 포함하는 게이트회로와, 그리고 상기 메모리 셀 어레이내의 대응하는 어드레스라인(WL)을 각각 구동시키는 병렬로 연결된 다수의 트랜지스터들을 포함하는 구동회로를 포함하되, 상기 어드레스수신 및 비교수단(10)은 상기 어드레스신호(W-ADD)를 수신하여 레벨 전이시키기 위한 에미터 폴로워 회로(10a)와, 상기 어드레스신호의 각 어드레스 비트에 대한 다수의 트랜지스터들(Q₁₃,Q₁₄,Q₁₅,Q₁₆)을 각각 갖고 있으며, 또한 상기 에미터 폴로워 회로로부터의 상기 어드레스신호를 상기 결함 어드레스 기억수단으로부터의 상기 결함 메모리 어드레스신호들과 각각 비교되는 다수의 비교회로들(10b)와 병렬로 연결되는 두 트랜지스터들(Q₁₇,Q₁₈)을 각각 갖고있는 다수의 게이트회로(10c)를 포함하며, 그리고 상기 여분 메모리 셀 선택수단(8)은 상기 어드레스수신 및 비교수단으로부터의 상기 여분회로 선택신호(SR)에 반응하여 동작할 수 있는 트랜지스터(Q₁₉)와 상기 트랜지스터(Q₁₉)에 병렬로 연결되어 상기 어드레스수신 및 비교수단으로부터의 여분회로 선택신호(SR)의 저레벨(VL2) 및 고레벨(VH2)간의 베이스전압(VRF4)을 수신하는 트랜지스터(Q₂₀)을 갖는 게이트회로와, 그리고 상기 여분 메모리 셀 어레이내의 여분 어드레스라인(WL(R))을 구동시키는 트랜지스터(Q₂₁)를 포함하는 구동회로를 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제1항에서, 상기 정상 메모리 셀 선택수단(3)은 기준전압으로서 상기 여분회로 선택신호(SR)와 상기 어드레스신호를 수신하도록 연결된 제1에미터 결합 로직 게이트를 갖고 있으며, 또한 상기 여분회로 선택신호(SR)의 저레벨(VL2)은 어드레스신호의 저레벨(VL1)이하로 세트되며, 또한 상기 여분회로 선택신호(SR)의 고레벨(VH2)은 어드레스신호의 저레벨(VL1)과 고레벨(VH1)간의 한 레벨로 세트되는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제1항에서, 상기 여분회로 선택신호(SR)의 고전압레벨(VH2)은 입력신호의 고레벨(VHl)과 저레벨(VL1)간에 있으며, 또한 상기 여분회로 선택신호의 저레벨(VL2)은 입력신호의 저레벨(VL1)보다 낮은 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제9항에서, ECL회로에 의해 형성되며 또한 상기 어드레스신호를 수신하기 위한 수단(2)과, ECL회로들에 의해 형성되며, 또한 상기 어드레스 수신수단(2)으로부터의 상기 어드레스신호에 반응하여 상기 메모리 셀 어레이(1)내에 정상 메모리 셀을 선택하기 위해 상기 정상 메모리 셀 선택수단(3)에 동작 가능하게 연결되는 워드 어드레스 디코오더 수단(14)과, ECL회로들에 의해 형성되며, 또한 상기 메모리 셀 어레이내이 결함 메모리 셀에 대응하는 메모리 셀을 상기 여분 메모리 셀 어레이내에서 선택하기위해 상기 어드레스수신 및 비교수단에 동작가능하게 연결되는 여분 메모리 셀 선택수단(8)을 더 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제9항에서, 상기 여분 메모리 셀 어레이(7)내의 각 메모리 셀은 메모리 셀 어레이(1)내의 각 메모리셀과 동일한 회로형태를 갖는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제12항에서, 상기 결함 어드레스 기억수단(9)는 상기 하나 이상의 결함 메모리 어드레스신호들을 기억시키며 또한 상기 어드레스수신 및 비교수단에 그 신호들을 출력시키기 위한 프로그램가능 판독 메모리(PROM)을 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제13항에서, 상기 어드레스수신 및 비교수단(10)과 상기 여분 메모리 셀 선택수단(8)은 상기 어드레스 수신수단(2)와 상기 정상 메모리 셀 선택수단(14,3)내에 형성된 다수의 회로들의 단수와 동일한 회로들의 단수를 포함하여, 상기 어드레스 수신 및 비교수단과 상기 여분 메모리 셀 선택수단의 동작시간이 상기 어드레스 수신수단과 상기 정상 메모리 셀 선택수단의 동작시간과 실제로 같아지는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제14항에서, 상기 어드레스 수신수단(2)는 어드레스 버퍼회로를 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제15항에서, 상기 어드레스신호(W-ADD)를 수신하여 레벨을 전이시키기 위한 에미터 폴로워 회로(2a)를 더 포함하되, 상기 에미터 폴로워 회로에 동작가능하게 연결되는 상기 어드레스 수신수단(2)는 상기 에미터 폴로워 회로로부터 상기 레벨 전이된 어드레스신호에 반응하여 각각 동작될 수 있는 병렬로 연결된 다수의 전류스위치회로(2b)들을 포함하며, 상기 정상 메모리 셀 선택수단(14,3)은, 상기 어드레스 수신수단내의 상기 대응하는 전류스위치회로의 출력에 반응하여 각각 동작될 수 있는 병렬로 연결된 다수의 트랜지스터(Q₁₁)과 어드레스 디코오딩회로(14b)를 동작시키는 디코오더 가동회로(14a)를 포함하며, 또한, 상기 어드레스수신 및 비교수단으로부터의 여분회로 선택신호(SR)에 반응하여 동작할수 있는 트랜지스터(Q₇)과 상기 트랜지스터(Q₇)과 상호병렬로 연결되며, 상기 어드레스 디코오딩회로로부터의 하나 이상의 출력들에 반응하여 동작할 수 있는 하나 이상의 트랜지스터들(Q₅,Q₆)를 각각 갖고 있는 병렬로 연결된 다수의 게이트들을 포함하는 게이트회로와, 그리고 상기 메모리 셀 어레이내의 대응하는 어드레스라인(WL)을 각각 구동시키는 병렬로 연결된 다수의 트랜지스터들을 포함하는 구동회로를 더 포함하되, 상기 에미터 폴로워 회로(2a)에 동작 가능하게 연결되는 상기 어드레스수신 및 비교수단(10)은 상기 어드레스신호의 각 어드레스비트에 대한 다수의 트랜지스터들(Q₁₃,Q₁₄,Q₁₅,Q₁₆)을 각각 갖고있으며, 또한 상기 에미터 폴로워 회로로부터의 상기 어드레스신호를 상기 결함 어드레스 기억수단으로부터의 상기 결함 메모리 어드레스신호들과 각각 비교하는 다수의 비교회로들(10b)와 병렬로 연결되는 두 트랜지스터들(Q₁₇,Q₁₈)을 각각 갖고있는 다수의 게이트회로(10c)를 포함하며, 그리고 상기 여분 메모리 셀 선택수단(8)은 상기 어드레스수신 및 비교수단으로부터의 상기 여분회로 선택신호(SR)에 반응하여 동작할 수 있는 트랜지스터(Q₁₉)와 상기 트랜지스터(Q₁₉)와 병렬로 연결되며 상기 어드레스수신 및 비교수단으로부터의 상기 여분회로 선택신호(SR)의 저레벨(VL2)과 고레벨(VH2)사이의 베이스전압(VRF4)을 수신하는 트랜지스터(Q₂₀)을 갖는 게이트회로와, 그리고 상기 여분 메모리 셀 어레이내의 여분 어드레스라인(WL(R))을 구동시키는 트랜지스터(Q₂₁)을 포함하는 구동회로를 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.
제15항에서, 상기 어드레스 수신수단(2)는 상기 어드레스신호(W-ADD)를 수신하여 레벨 전이시키기 위한 에미터 폴로워 회로(2a)와, 상기 에미터 폴로워 회로로부터의 상기 레벨 전이된 어드레스신호에 반응하여 각각 동작할수 있는 병렬로 연결된 다수의 전류스위치회로(2b)들을 포함하며, 상기 정상 메모리 셀 선택수단(14,3)은 상기 어드레스 수신수단내의 상기 대응하는 전류스위치회로의 출력에 반응하여 각각 동작할 수 있는 병렬로 연결된 다수의 트랜지스터들을 포함하여 어드레스 디코오딩회로(14b)를 동작시킬 수 있는 디코오더 가동회로(14a)와, 상기 어드레스수신 및 비교수단으로부터의 여분회로 선택신호(SR)에 반응하여 동작할 수 있는 트랜지스터(Q₇)과 상기 트랜지스터(Q₇)과 상호 병렬로 연결되며 상기 어드레스 디코오딩회로로부터의 하나 이상의 출력들에 반응하여 동작할 수 있는 하나 이상의 트랜지스터들(Q₅,Q₆)를 각각 갖고있는 병렬로 연결된 다수의 게이트들을 포함하는 게이트회로와, 그리고 상기 메로리 셀 어레이내의 대응하는 어드레스라인(WL)을 각각 구동시키는 병렬로 연결된 다수의 트랜지스터들을 포함하는 구동회로를 포함하되, 상기 어드레스수신 및 비교수단(10)은 상기 어드레스신호(W-ADD)를 수신하여 레벨 전이시키기위한 에미터 폴로워회로(10a)와, 상기 어드레스신호의 각 어드레스 비트에 대한 다수의 트랜지스터들(Q₁₃,Q₁₄,Q₁₅,Q₁₆)을 각각 갖고 있으며, 또한 상기 에미터 폴로워 회로로부터의 상기 어드레스신호를 상기 결함 어드레스 기억수단으로부터의 상기 결함 메모리 어드레스신호들과 각각 비교되는 다수의 비교회로들(10b)와 병렬로 연결되는 두 트랜지스터들(Q₁₇,Q₁₈)을 각각 갖고있는 다수의 게이트회로(10c)를 포함하며, 그리고 상기 여분 메모리 셀 선택수단(8)은 상기 어드레스수신 및 비교수단으로부터의 상기 여분회로 선택신호(SR)에 반응하여 동작할 수 있는 트랜지스터(Q₁₉)와 상기 트랜지스터(Q₁₉)에 병렬로 연결되어 상기 어드레스수신 및 비교수단으로부터의 상기 여분회로 선택신호(SR)에 반응하여 동작할 수 있는 트랜지스터(Q₁₉)와 상기 트랜지스터(Q₁₉)에 병렬로 연결되어 상기 어드레스수신 및 비교수단으로부터의 상기 여분회로 선택신호(SR)의 저레벨(VL2)과 고레벨(VH2)간의 베이스 전압(VRF4)을 수신하는 트랜지스터(Q₂₀)을 갖는 게이트회로와, 그리고 상기 여분 메모리 셀 어레이내의 여분 어드레스라인(WL(R))을 구동시키는 트랜지스터(Q₂₁)를 포함하는 구동회로를 포함하는 것이 특징인 여분회로를 갖는 바이폴라 트랜지스터형 랜돔 억세스 메모리장치.