KR880013170A - 반도체 기억장치 - Google Patents

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KR880013170A
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가즈히사 미야모도
슈우이찌 미야오가
마사노리 오다가
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미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 바이폴라형 RAM의 레벨 생성회로 및 이미터 플로워 출력회로의 1실시예를 도시하는 회로도, 제2도는 상기 레벨 생성회로 및 이미터 플로워 출력회로를 포함하는 바이폴라형 RAM의 1실시예를 도시하는 회로블럭도, 제3도는 제2의 바이폴라형 RAM의 1실시예를 도시하는 배치도.

Claims (11)

  1. 서로 다른 기준레벨을 형성하는 제1및 제2의 레벨 생성수단(VG1,VG2), 서로 결합되어 기준레벨이 공급되는 것에 의해 그 기준레벨에 따른 출력전압을 형성하는 제1및 제2의 출력수단(VO1,VO2), 상기 제1및 제2의 출력수단에 상기 제1및 제2의 레벨 생성수단(VG1,VG2)중의 어느것인가 1개를 선택적으로 결합하기 위한 선택결합 수단을 포함하는 반도체 집적회로장치.
  2. 특허청구의 범위 제1항에 있어서, 또 적어도 2개의 입력수단을 포함하며, 상기 입력수단중의 한쪽의 입력수단은 상기 제1의 출력수단에 의해서 형성된 출력전압과 입력수단을 비교하는 비교수단을 갖고, 상기 입력수단중의 다른쪽의 입력수단은 제2의 출력수단에 의해서 형성된 출력전압과 입력신호를 비교하는 비교수단을 갖는 반도체 집적회로장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1의 출력수단은 반도체 기판(SUB)의 한변측에 형성된 이미터 플로워 출력회로(VO1)을 갖고, 상기 제2의 출력수단은 상기 반도체 기판(SUB)의 다른변 측에 형성된 이미터 플로워 출력회로(VO2)를 갖는 반도체 집적회로장치.
  4. 특허청구의 범위 제3항에 있어서, 또 상기 제1및 제2의 출력수단에 결합된 레벨 변동방지수단(C1,C2)를 갖는 반도체 집적회로장치.
  5. 특허청구의 범위 제4항에 있어서, 또, 서로 교차결합된 1쌍의 MOSFET를 갖는 메모리셀(MC)를 포함하는 반도체 집적회로장치.
  6. 출력전압을 설정하기 위한 기준레벨을 형성하는 제1및 제2의 레벨생성회로(VG1,VG2)와 상기 제1또는 제2의 레벨 생성회로(VG1,VG2)에 의해 형성되는 상기 기준레벨을 선택적으로 공통으로 받아 이 공통 레벨에 따른 출력전압을 형성하는 제1및 제2의 이미터 플로워 출력회로(VO1,VO2)에 의해 구성되는 정전압 발생회로(VCG)를 구비하는 반도체 기억장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1및 제2의 이미터 플로워 출력회로(VO1,VO2)는 상기 반도체 기억장치가 형성되는 반도체 기판(SUB)의 양쪽에 각각 형성되는 반도체 기억장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 기준 레벨은 제1의 출력전압을 설정하기 위한 제1의 기준레벨과 제2의 출력전압을 설정하기 위한 제2의 기준 레벨을 포함하고, 상기 제1및 제2의 이미터 플로워 출력회로(VO1,VO2)는 회로의 접지전위와 전원 전압 사이에 직렬형태로 마련되어 상기 제1의 기준 레벨을 받는 제1의 트랜지스터(Q6,Q17)과 상기 제2의 기준 레벨을 받는 제2의 트랜지스터(Q8,Q19)의 이미터에 마련되는 부하수단 및 다이오드 형태로 되는 제3의 트랜지스터(Q9,Q20)을 각각 포함하는 반도체 기억장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 제1의 기준 레벨을 전달하기 위한 결합배선과 회로의 접지전위 및 전원전압 사이에는 각각 레벨변동을 방지하기위한 제1및 제2의 캐패시터(C1,C2)가 마련되는 반도체 기억장치.
  10. 특허청구의 범위 제6항에 있어서, 상기 반도체 기억장치는 바이폴라 CMOS형 RAM인 반도체 기억장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 제1및 제2의 이미터 플로워 회로(VO1,VO2)와 상기 제1의 레벨 생성회로(VG1)은 상기 바이폴라 CMOS형 RAM에 있어서의 10K형의 정전압 발생회로(VCG)를 구성하는 것이고, 상기 제1및 제2의 이미터 플로워 출력회로(VO1,VO2)와 제2의 레벨 생성회로(VG2)는 상기 바이폴라 CMOS형 RAM에 있어서의 100K형의 정전압 발생회로(VCG)를 구성하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880004300A 1987-04-24 1988-04-15 반도체 기억장치 KR970003711B1 (ko)

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JP62-99775 1987-04-24

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63266692A (ja) * 1987-04-24 1988-11-02 Hitachi Ltd 半導体記憶装置
US5809038A (en) * 1997-07-24 1998-09-15 Micron Technology, Inc. Method and apparatus for reading compressed test data from memory devices
KR100318323B1 (ko) * 1999-08-25 2001-12-22 김영환 반도체 메모리의 어드레스 신호 발생회로
JP2003331578A (ja) * 2002-05-14 2003-11-21 Toshiba Corp メモリシステム及びそのデータ書き込み方法
JP4110917B2 (ja) * 2002-10-21 2008-07-02 株式会社デンソー 電子制御装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4433390A (en) * 1981-07-30 1984-02-21 The Bendix Corporation Power processing reset system for a microprocessor responding to sudden deregulation of a voltage
JPS595992B2 (ja) * 1982-08-18 1984-02-08 株式会社日立製作所 記億装置
JPS6145491A (ja) * 1984-08-10 1986-03-05 Fujitsu Ltd 半導体記憶装置
JPS63266692A (ja) * 1987-04-24 1988-11-02 Hitachi Ltd 半導体記憶装置

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US4899314A (en) 1990-02-06
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JPS63266692A (ja) 1988-11-02

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