JPH01260692A - ダイナミック型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ダイナミック型ＲＡＭ　（Ｒａｎｄｏｍ　Ａ−ｃｃ
ｅｓｓ　Ｍｅｍｏｒｙ　）等に利用して特に有効な技術
に関するものである。

〔従来の技術〕

そのメモリセルがＭＯＳＦＥＴ（Ｍｅｔａｌ　　０ｘｉ
−ｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　　Ｆｉｅｌｄ
　　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓ−ｔｏｒ　）によっ
て構成されるダイナミック型ＲＡＭ　　　　　′及びス
タティック型ＲＡＭがある。また、そのメモリセルがバ
イポーラトランジスタによって構成されるバイポーラＲ
ＡＭがある。ダイナミック型ＲＡＭは、低消費電力と回
路素子の高集積度をその特長とし、バイポーラＲＡＭは
、高速動作をその特長とする。スタティック型ＲＡＭの
特性は、ダイナミック型ＲＡＭ及びバイポーラＲＡＭの
中間に位置付けられる。

一方、スタティック型ＲＡＭの入出力回路をバイポーラ
・０ＭＯ３（相補型ＭＯ３）複合論理回路に置き換える
ことで、バイポーラＲＡＭに準する高速動作とスタティ
ック型ＲＡＭ並の低消費電力、高架積度を実現したバイ
ポーラ・ＣＭＯ３型ＲＡＭが提案されている。バイポー
ラ・ＣＭＯＳ型ＲＡＭは、高速システムに適合しうるＥ
ＣＬ　（Ｅｍｉｔｔｅｒ　　Ｃｏｕｐｌｅｄ　　Ｌｏｇ
ｉｃ）インタフェースを有し、入出力信号のＥＣＬ−Ｍ
ＯＳレヘレベ換を行うレベル変換回路を内蔵する。

バイポーラ・ＣＭＯ３型ＲＡＭについては、例えば、１
９８６年３月１０日、日経マグロウヒル社発行の「日経
エレクトロニクス」第１９９頁〜第２１７頁に記載され
ている。

〔発明が解決しようとする課題〕

本願発明者等は、この発明に先立って、上記に記載され
るバイポーラ・ＣＭＯ３型ＲＡＭと同様なＥＣＬインタ
フェースを有するダイナミック型ＲＡＭを開発した。こ
のダイナミック型ＲＡＭは、高速システムの記憶階層に
おいて低速・大容量の記憶装置を構成する。

ところで、ダイナミック型ＲＡＭは、ＴＴＬ　（Ｔｒａ
ｎｓｉｓｔｏｒ　Ｔｒａｎｓｉｓｔｏｒ　Ｌｏｇｉｃ）
インタフェースを有する低速システムにも利用される。

このため、本願発明者等は、上記ＥＣＬインクフェース
のダイナミック型ＲＡＭと同様な内部構造を有するＴＴ
Ｌインタフェースのダイナミック型ＲＡＭを開発するこ
ととした。しかし、ＥＣＬインタフェースのダイナミッ
ク型ＲＡＭとＴＴＬインタフェースのダイナミック型Ｒ
ＡＭを別途に設計・開発することば、開発工数を増大さ
せ、製品の低コスト化を妨げる一因となる。

この発明の目的は、複数のインタフェース条件に適合し
うるダイナミック型ＲＡＭ等の開発工数を削減すること
にある。この発明の他の目的は、複数のインタフェース
条件に適合しうる半導体集積回路装置の低コスト化を図
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

（課題を解決するための手段） 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ダイナミック型ＲＡＭ等の半導体集積回路装
置に、ＥＣＬインタフェース及びＴＴＬインタフェース
のそれぞれに適合しうる複数の入力回路及び出力回路を
設け、これらの入力回路及び出力回路を、マスタースラ
イスにより、入力信号及び出力信号のレベルに従って選
択的に有効とするものである。

〔作　　用〕

上記した手段によれば、ＥＣＬインタフェース及びＴＴ
Ｌインタフェースの半導体集積回路装置を同時に設計、
開発することができるため、このような複数のインタフ
ェースに適合しうる半導体集積回路装置の開発工数を削
減し、その低コスト化を図ることができる。

（実施例〕 第２図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の各回
路ブロックを構成する回路素子は、公知の半導体集積回
路の製造技術によって、特に制限されないが、単結晶シ
リコンのような１個の半導体基板上において形成される
。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、ＥＣＬインタフェース及びＴＴＬインタフェース
の両方に適合する。このため、制御信号を受けるタイミ
ング発生回路ＴＧやアドレス信号を受けるアドレスマル
チプレクサＡＭＸ及びカラムアドレスハソファＣＡＢな
らびに記憶データを入出力するデータ入出力回路Ｉ１０
等には、後述するように、ＥＣＬインタフェース及びＴ
ＴＬインタフェースのそれぞれに対応した複数の入力回
路及び出力回路が設けられる。これらの入力回路及び出
力回路は、特に制限されないが、所定の接続配線がマス
タースライスにより選択的に形成されることで、選択的
に有効とされる。

さらに、この実施例のダイナミック型ＲＡＭは、入出力
端子の配列が従来のスタティック型ＲＡＭと同一となる
ように設計されることで、いわゆる擬似スタティック型
ＲＡＭ形態とされる。したがって、ロウアドレスすなわ
ちＸアドレス信号ＡＸＯ〜ＡＸｉ及びカラムアドレスす
なわちＹアドレス信号ＡＹＯ〜ＡＹｊは、それぞれ別個
の外部端子を介して入力される。また、ダイナミック型
ＲＡＭには、制御信号として、チンブイネーブル信号Ｇ
Ｅ、　ライトイネーブル信号ＷＥ及び出力イネーブル信
号面５（供給される。特に制限されないが、ダイナミッ
ク型ＲＡＭは、リフレッシュ制御信号ＲＦに従って、記
憶データのりフレッシュ動作を行う機能を持つ。

第２図において、ダイナミック型ＲＡＭは、対称的に配
置される２組のメモリアレイＭＡＲＹＯ及びＭＡＲＹＩ
と、これらのメモリアレイに対応して設けられるセンス
アンプ５ＡＰＯ，５ＡＰＩと５ＡＮＯ，５ＡＮＩならび
にカラムスイッチＣ３Ｏ及びＣ３Ｉとを含む。

メモリアレイＭＡＲＹＯ及びＭＡＲＹＩは、同図の垂直
方向に配置されるｍ　＋　１本のワード線と、水平方向
に配置されるｎ＋１組の相補データ線及びこれらのワー
ド線と相補データ線の交点に格子状に配置される（ｍ＋
１）Ｘ　（ｎ＋１）個のダイナミック型メモリセルとを
それぞれ含む。

メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成するワー
ド線は、対応するロウアドレスデコーダＲＡＤＯ及びＲ
ＡＤＩに結合され、択一的に選択状態とされる。

ロウアドレスデコーダＲＡＤＯ及びＲＡＤ　ｌには、ブ
リロウアドレスデコーダＰＲＡＤから所定のプリデコー
ド信号が供給される。ロウアドレスデコーダＲＡＤＯ及
びＲＡＤｌは、これらのプリデコード信号に従って、メ
モリアレイＭＡＲＹＯ又はＭＡＲＹＩＩの対応するワー
ド線を択一的にノλイレベルの選択状態とする。

ブリロウアドレスデコーダＰＲＡＤには、特に制限され
ないが、ロウアドレスバッファＲＡＢから最上位ビット
を除くｉビットの相補内部アドレス信号ａｘＱ〜ａｘｉ
−１（ここで、例えば非反転内部アドレス信号ａｘＯと
反転内部アドレス信号ａｘＱをあわせて相補内部アドレ
ス信号ａｘＱのように表す。以下同じ）が供給される。

また、後述するタイミング発生回路ＴＧからタイミング
信号φＸが供給される。ブリロウアドレスデコーダＰＲ
ＡＤは、上記タイミング信号φＸがハイレベルとされる
ことで、選択的に動作状態とされる。

この動作状態において、ブリロウアドレスデコーダＰＲ
ＡＤは、上記相補内部アドレス信号ａｘＱ〜ａｘｉ−１
を所定の組み合わせでデコードし、上記プリデコード信
号を形成して、ロウアドレスデコーダＲＡＤに供給する
。

ロウアドレスバッファＲＡＢは、アドレスマルチプレク
サＡＭＸを介して供給されるロウアドレス信号を保持す
るとともに、これらのロウアドレス信号をもとに、上記
相補内部アドレス信号ａｘＯ〜ａｘｉを形成する。

アドレスマルチプレクサＡＭＸの一方の入力端子には、
外部端子ＡＸＯ−ＡＸｉを介して、ｉ十１ビットのＸア
ドレス信号ＡＸＯ〜ＡＸｉが供給され、その他方の入力
端子には、リフレッシュアドレスカウンタＲＦＣからリ
フレッシュアドレス信号ａｒＱ〜ａｒｉが供給される。

アドレスマルチプレクサＡＭＸには、さらにタイミング
発生回路ＴＧからタイミング信号φｒｅｆが供給される
。

このタイミング信号φｒｅｆは、ダイナミック型ＲＡＭ
がリフレッシュモードとされるとき、選択的にハイレベ
ルとされる。アドレスマルチプレクサＡＭＸは、タイミ
ング信号φｒｅｆがロウレベルとされるとき、上記Ｘア
ドレス信号ＡＸＯ〜ＡＸｉを選択し、ロウアドレス信号
としてロウアドレスバッファＲＡＢに伝達する。また、
タイミング信号φｒｅｆがハイレベルとされるとき、上
記リフレッシュアドレス信号ａｒＱ〜ａｒｉを選択し、
ロウアドレス信号としてロウアドレスバッファＲＡＢに
伝達する。

アドレスマルチプレクサＡＭＸは、上記Ｘアドレス信号
ＡＸＯ〜ＡＸｉに対応して設けられるｉ千１対のＥＣＬ
入力回路及びＴＴＬ入力回路を含む。各対のＥＣＬ入力
回路及びＴ　ＴＬ入力回路のそれぞれは、特に制限され
ないが、所定の接続配線がマスタースライスによって選
択的に形成されることで、選択的に有効とされる。

リフレッシュアドレスカウンタＲＦＣは、タイミング発
生回路ＴＧから供給されるタイミング信号φｒｅに従っ
て歩進動作を行い、上記リフレッシュアドレス信号ａｒ
Ｑ−ａｒｉを形成する。

一方、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成す
る相補データ線は、その一方において、対応するセンス
アンプＳＡＰ　Ｏ及びＳＡＰ　１の対応する単位回路に
結合される。また、その他方において、対応するセンス
アンプ５ＡＮＯ及び５ＡＮ１の対応する単位回路に結合
され、さらに対応するカラムスイッチＣ３Ｏ及びＣ５Ｉ
の対応する単位回路に結合される。

センスアンプ５ＡＰＯ及びＳＡＰ　１は、メモリアレイ
ＭＡＲＹＯ及びＭＡＲＹＩの各相補データ線に対応して
設けられるｎ＋１個の単位回路を含む。各単位回路は、
共通ソース線ｓｐと各相補データ線との間に設けられる
１対のＰチャンネル間Ｏ３ＦＥＴをそれぞれ含む。これ
らのＰチャンネル間Ｏ３ＦＥＴは、そのゲート及びドレ
インが互いに交差接続される。また、共通ソース線ＳＰ
には、タイミング発生回路ＴＧから供給されるタイミン
グ信号φｐａに従って選択的にオン状態とされる駆動Ｍ
Ｏ３ＦＥＴを介して、回路の電源電圧Ｖｃｃが選択的に
供給される。

同様に、センスアンプ５ＡＮＯ及び５ＡＮＩは、メモリ
アレイＭＡＲＹＯ及びＭＡＲＹＩに対応して設けられる
ｆｉ’＋１個の単位回路を含む。各単位回路は、共通ソ
ース線ＳＮと各相補データ線との間に設けられる１対の
ＮチャンネルＭＯＳ　Ｆ　ＥＴをそれぞれ含む。これら
のＮチャンネルＭＯ３ＦＥＴは、そのゲート及びドレイ
ンが互いに交差接続される。また、共通ソース線ＳＮに
は、タイミング発生回路ＴＧから供給されるタイミング
信号φｐａに従って選択的にオン状態とされる他の駆動
ＭＯ３ＦＥＴを介して、回路の接地電位が選択的に供給
される。

これにより、センスアンプ５ＡＰＯ及び５ＡＰ１の各単
位回路と対応するセンスアンプ５ＡＮＯ及び５ＡＮＩの
対応する単位回路は、１個の単位増幅回路を構成する。

これらの単位増幅回路は、上記タイミング信号φｐａが
ハイレベルとされることによって、選択的に動作状態と
される。この動作状態において、各単位増幅回路は、メ
モリアレイＭ　Ａ　ＲＹ　Ｏ及びＭＡＲＹＩの選択され
たワード線に結合されるｎ＋１個のメモリセルから対応
する相補データ線を介して出力される微小読み出し信号
を増幅し、ハイレベル又はロウレベルの２値読み出し信
号とする。

カラムスイッチＣ８Ｏ及びＣ３Ｉは、特に制限されない
が、メモリアレイＭＡＲＹＯ及びＭＡＲＹｌの各相補デ
ータ線に対応して設けられるｎ＋１個の単位回路を含む
。これらの単位回路は、回路の接地電位と読み出し相補
共通データ練玉」００Ｌ、ＲＩＯＩＬ又は工Ｒ工１００
Ｒ，ＲＩＯＩＲ（ここで、例えば非反転信号線Ｒ１００
Ｌと反転信号線１１７口「「了−あわせて読み出し相補
共通データ線Ｒ１００Ｌのように表す。以下同じ）との
間に直列形態に設けられる２対のＮチャンネルＭＯＳＦ
ＥＴを含む。このうち、１対のＮチャンネルＭＯ３ＦＥ
Ｔは、そのゲートがメモリアレイＭＡＲＹＯ及びＭＡＲ
ＹＩの対応する相補データ線のノド反転信号線及び反転
信号線にそれぞれ結合されることで、増幅ＭＯ３ＦＥＴ
として機能する。また、他の１対のＮチャンネルＭＯ３
ＦＥＴは、そのゲートが隣接する単位回路の他の１対の
ＮチャンネルＭＯＳ　Ｆ　ＥＴのゲートに共通結合され
、カラムアドレスデコーダＣＡＤから対応する読み出し
データ線選択信号ＹＲＯ，ＹＲ２ないしＹＲｎ−１がそ
れぞれ供給されることで、スイッチＭＯ３Ｆ　Ｅ　Ｔと
して機能する。これにより、メモリアレイＭＡＲＹＯ及
びＭＡＲＹＩの各相補データ線は、グイナミノク型ＲＡ
Ｍが読み出しモードとされ対応する上記読み出しデータ
線選択信号ＹＲＯ，ＹＲ２ないしＹＲｎ−１が択一的に
ハイレベルとされることで２組ずつ選択され、読み出し
相補共通データ線−Ｂ工１００Ｌ、尺１０１Ｌ又は尺１
００Ｒ。

ＲＩＯＩＲに選択的に接続される。

カラムスイッチＣ８Ｏ及びＣ８ｌの各単位回路は、さら
にメモリアレイＭＡＲＹＯ及びＭＡＲＹｌの各相補デー
タ線と書き込み相補共通データ線型１００Ｌ、ＷＩＯＩ
Ｌ又はＷｌｏｏＲ，ＷＩＯＩＲとの間に設けられる１対
のＮチャンネルＭＯ３ＦＥＴを含む。これらのＮチャン
ネルＭＯ３ＦＥＴは、そのゲートが隣接する単位回路の
同様なＮチャンネルＭＯ５ＦＥＴのゲートに共通結合さ
れ、カラムアドレスデコーダＣＡＤから対応する書き込
みデータ線選択信号ＹＷＯ，ＹＷ２ないしＹＷｎ−１が
それぞれ供給されることで、スイッチＭＯ３ＦＥＴとし
て機能する。これにより、メモリアレイＭＡＲＹＯ及び
ＭＡＲＹＩの各相補データ線は、グイナミソク型ＲＡＭ
が書き込みモードとされ対応する上記書き込みデータ線
選択信号ＹＷＯ，ＹＷ２ないしＹＷｎ−１が択一的にハ
イレベルとされることで２組ずつ選択され、書き込み相
補共通データ線Ｗ１００Ｌ、ＷＩＯＩＬ又はＷｌｏｏＲ
，ＷＩＯＩＨに選択的に接続される。

つまり、この実施例のグイナミソク型ＲＡＭには、読み
出し用の相補共通データ線と書き込み用の相補共通デー
タ線が別個に２組ずつ設けられ、メモリアレイＭＡＲＹ
Ｏ及びＭＡＲＹＩの相補データ線はそれぞれ２組ずつ選
択され、読み出し用又は書き込み用の相補共通データ線
に選択的に接続される。このとき、書き込み用の相補共
通データ線は、カラムスイッチＣ８Ｏ又はＣ３Ｉの対応
する単位回路を介して、選択された相補データ線に直接
的に結合される。ところが、読み出し用の相補共通デー
タ線は、カラムスイッチＣ８Ｏ又はＣ５Ｉの対応する単
位回路の増幅ＭＯ３ＦＥＴのゲートを介して間接的に結
合される。これにより、読み出し用相補共通データ線の
信号振幅は縮小され、読み出し動作の高速化が図られる
。

カラムスイッチＣ３Ｏ及びＣ８１の各単位回路は、特に
制限されないが、プリチャージ回路を含む。これらのプ
リチャージ回路は、タイミング発生回路ＴＧから供給さ
れるタイミング信号φｐｃに従って選択的に動作状態と
され、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩの対応す
る相補データ線をハーフプリチャージレベルとする。

カラムアドレスデコーダＣＡＤには、ブリカラムアドレ
スデコーダＰＣＡＤから所定のプリデコード信号が供給
される。カラムアドレスデコーダＣＡＤは、これらのプ
リデコード信号に従って、上記読み出しデータ線選択信
号ＹＲＯ，ＹＲ２ないしＹＲｎ−１又は書き込みデータ
線選択信号ＹＷＯ，ＹＷ２ないしＹＷｎ−１を択一的に
ハイレベルの選択状態とする。

ブリカラムアドレスデコーダＰＣＡＤには、特に制限さ
れないが、カラムアドレスバッファＣＡＢから最上位ビ
ットを除くｊビットの相補内部アドレス信号ａ　ｙ　Ｏ
−ａ　ｙｊ−１が供給され、タイミング発生回路ＴＧか
らタイミング信号φｙが供給される。ブリカラムアドレ
スデコーダＰＣＡＤは、上記タイミング信号φｙがハイ
レベルとされることで、選択的に動作状態とされる。こ
の動作状態において、ブリカラムアドレスデコーダＰＣ
ＡＤは、上記相補内部アドレス信号ａｙＯ−ａｙｊ−１
を所定の組み合わせでデコードし、上記プリデコード信
号を形成して、カラムアドレスデコーダＣＡＤに供給す
る。

カラムアドレスバッファＣＡＢは、外部端子ＡＹＯ−Ａ
Ｙｊを介して供給されるｊ＋１ビットのＹアドレス信号
ＡＹＯ〜ＡＹｊを保持し、これらのＹアドレス信号をも
とに、上記相補内部アドレス信号ａｙＱ−互ｙｊを形成
する。

カラムアドレスバッファＣＡＢは、上記Ｙアドレス信号
ＡＹＯ−Ａｙｊに対応して設けられるｊ十１対のＥＣＬ
入力回路及びＴＴＬ入力回路を含む。各対のＥＣＬ入力
回路及びＴＴＬ入力回路は、対応する所定の接続配線が
マスタースライスによって選択的に形成されることで、
それぞれ選択的に有効とされる。

読み出し相補共通データ線Ｒ１００Ｌ及びＲ１００Ｒな
らびに書き込み相補共通データ線Ｗ１００Ｌ及びＷｌｏ
ｏＲは、メインアンプＭＡＯに結合される。同様に、読
み出し相補共通データ線λ１０　］、　Ｌ及びＲＩＯＩ
Ｒならびに書き込み相補共通データ線ＷＩＯＩＬ及びＷ
ＩＯＩＲは、メインアンプＭＡＬに結合される。

メインアンプＭＡＯ及びＭＡＬは、特に制限されないが
、それぞれ２１固のリードアンプ及びライトアンプを含
む。このうち、メインアンプＭＡＯの各リードアンプの
入力端子は、読み出し相補共通データ線Ｒ１００Ｌ及び
Ｒ１００Ｒにそれぞれ結合され、その出力端子は、共通
の相補出力信号線ｍｏＱを介してデータ入出力回路Ｉ１
０に結合される。同様に、メインアンプＭＡＬの各リー
ドアンプの入力端子は、読み出し相補共通データ線λｌ
０ＬＬ及びＲＩＯＩＲにそれぞれ結合され、その出力端
子は、共通の相補出力信号線ユｏ１を介してデータ入出
力回路Ｉ１０に結合される。−方、メインアンプＭＡＯ
及びＭＡＬの各ライトアンプの入力端子には、データ入
出力回路Ｉ／′０の出力信号ｗｍが共通に供給される。

メインアンプＭＡＯの各ライトアンプの出力端子は、対
応する書き込み相補共通データ線Ｗ１００Ｌ及びＷｌｏ
ｏＲにそれぞれ結合され、メインアンプＭＡＬの各ライ
トアンプの出力端子は、対応する書き込み相補共通デー
タ線型１０１Ｌ及び茎ｌ０１Ｒにそれぞれ結合される。

メインアンプＭＡＯ及びＭＡＬに２個ずつ設げられるリ
ートアンプには、特に制限されないが、タイミング発生
回路ＴＧからタイミング信号φｒａが共通に供給される
。これらのリードアンプは、上記タイミング信号φｒａ
がハイレベルとされるとき、カラムアドレスバッファＣ
ＡＢから供給される最上位ビットの相補内部アドレス信
号ａｘｉに従って択一的に動作状態とされる。つまり、
相補内部アドレス信号ａｘｉが論理“０”とされるとき
、特に制限されないが、読み出し相補共通データ線沢ｊ
ｏＯＬ及び−ＲＩＯＩＬに結合されるリートアンプが動
作状態とされ、相補内部アドレス信号ａｘｉが論理“１
”とされるとき、読み出し相補共通データ線ユ１００Ｒ
及びＲＩＯＩＲに結合されるリードアンプが動作状態と
される。この動作状態において、各リードアンプは、メ
モリアレイＭＡＲＹＯ及びＭＡＲＹＩの選択されたメモ
リセルから対応する読み出し相補共通データ線を介して
出力される２値読み出し信号をさらに増幅し、データ入
出力回路Ｉ１０に伝達する。

一方、メインアンプＭＡＯ及びＭＡＬに２個ずつ設けら
れるライトアンプには、特に制限されないが、タイミン
グ発生回路ＴＧからタイミング信号φｗａが共通に供給
される。これらのライトアンプは、上記タイミング信号
φｗａがハイレベルとされるとき、上記リードアンプと
同様に、カラムアドレスバッファＣＡＢから供給される
最上位ビットの相補内部アドレス信号ａｘｉに従って択
一的に動作状態とされる。この動作状態において、各ラ
イトアンプは、データ入出力回路Ｔ１０の出力信号ｗｍ
に従った相補書き込み信号を形成する。

これらの相補書き込み信号は、対応する書き込み相補共
通データ線を介して、メモリアレイＭＡＲＹＯ及びＭＡ
ＲＹＩの選択されたメモリセルに伝達される。

データ入出力回路Ｉ１０は、特に制限されないが、ＥＣ
Ｌインタフェースに対応して設けられるＥＣＬ入力回路
ＥＩＣ及びＥＣＬ出力回路ＥＯＣと、ＴＴＬインタフェ
ースに対応して設けられるＴＴＬ入力回路Ｔｉｃ及びＴ
ＴＬ出力回路ＴＯＣを含む。また、相補出力信号線−μ
ｍＯＯ及び工０１を介して出力される読み出し信号を選
択的に上記ＥＣＬ入力回路ＥＩ　Ｃ又はＴＴＬ入力ロ路
ＴＩＣに伝達する出力選択回路Ｏ３Ｌとを含む。このう
ち、ＥＣＬ入力回路ＥＩＣ及びＴＴＬ入力回路ＴＩＣな
らびにＥＣＬ出力回路ＥＯＣ及びＴＴＬ出力回路ＴＯＣ
は、後述するように、所定の接続配線がマスタースライ
スによって選択的に形成されることで、選択的に有効と
される。

データ入出力回路Ｉ１０のＥＣＬ入力回路ＥＩＣ及び’
Ｉ’　Ｔ　Ｌ入力回路ＴＩＣは、ダイナミック型Ｒ’Ａ
　Ｍが書き込みモードとされるとき、データ入出力端子
ＤＩ○を介して供給されるＥＣＬレベル又はＴＴＬレヘ
レベ書き込みデータを、ＭＯＳレベルの書き込み信号に
レベル変換する。これらの書き込み信号は、データ入出
力回路Ｉ１０の出力信号ｗｍとして、メインアンプＭＡ
Ｏ及びＭＡＩのライｌ−アンプに共通に供給される。

一方、データ入出力回路Ｉ１０の出力選択回路Ｏ３Ｌに
は、上述のロウアドレスバッファＲＡＢから最上位の相
補内部アドレス信号ａｙｊが供給される。出力選択回路
Ｏ３Ｌは、メインアンプＭＡＯ及びＭＡＬのリードアン
プから相補出力信号線ｍｏＱ及びｍｏｌを介して出力さ
れる読み出し信号を、上記相補内部アドレス信号ａｙｊ
に従って選択し、ＥＣＬ入力回路ＥＩＣ又はＴＴＬ入力
回路ＴＩＣに伝達する。

データ入出力回路Ｉ１０のＥＣＬ出力回路Ｅ○Ｃ及びＴ
　Ｔ　Ｌ出力回路ＴＯＣは、タイミング発生回路ＴＧか
ら供給されるタイミング信号φｏｅがハイレベルとされ
ることで、選択的に動作状態とされる。この動作状態に
おいて、ＥＣＬ出力回路ＥＯＣ及びＴＴＬ出力回路ＴＯ
Ｃは、上記出力選択回路Ｏ３Ｌを介して出力される読み
出し信号を、データ入出力端子ＤＩＯから送出する。上
記タイミング信号φＯｅがロウレベルとされるとき、Ｅ
ＣＬ出力回路ＥＯＣ及びＴＴＬ出力回路ＴＯＣの出力は
ハイインピーダンス状態とされる。

データ入出力回路■／○の具体的な構成とその動作につ
いては、後で詳細に説明する。

タイミング発生回路Ｔ　Ｇは、外部から制御信号として
供給されるチップイネーブル信号−σ下−ライトイネー
ブル信号Ｗ百、出カイネーブル信号で百及びリフレッシ
ュ制御信号丁子をもとに、上記各種のタイミング信号を
形成し、ダイナミック型ＲＡＭの各回路に供給する。

タイミング発生回路ＴＧは、上記各制御信号に対応して
設けられる４対のＥＣＬ入力回路及びＴＴ　１．、入力
回路をそれぞれ含む。各対のＥＣＬ入力回路及びＴＴＬ
入力回路は、所定の接続配線がマスタースライスによっ
て選択的に形成されることで、それぞれ選択的に有効と
される。

第１図には、第２図のダイナミック型ＲＡＭのデータ入
出力回路■／○の一実施例の回路図が示されている。同
図において、チャンネル（バックゲート）部に矢印が付
加されるＭＯＳＦＥＴはＰチャンネル型であり、矢印が
付加されないＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔと区別
して表示される。また、図示されるバイポーラトランジ
スタは、すべてＮＰ　Ｎ型である。

この実施例のデータ入出力回路Ｉ１０は、ＥＣＬインタ
フェースに対応して設けられるＥＣＬ入力回路ＥＩＣ及
びＥＣＬ出力回路ＥＯＣと、ＴＴＬインタフェースに対
応して設げられるＴＴＬ入力回路’Ｉ”　Ｉ　Ｃ及びＴ
ＴＬ出力回路ＴＯＣを含む。

前述のように、この実施例のダイナミック型ＲＡＭでは
、アドレスマルチプレクサＡＭＸ、カラムアドレスへソ
ファＣＡＢ及びタイミング発生回路ＴＧにも、同様なＥ
ＣＬ入力回路及びＥＣＬ出力回路ならびにＴ　ＴＬ入力
回路及び′ＦＴＬ出力回路がそれぞれ設けられる。これ
らの入力回路及び出力回路は、対応する所定の接続配線
がマスタースライスにより選択的に形成されることで、
それぞれ選択的に有効とされる。

第１図において、記憶データが入出力されるデータ入出
力端子ＤＩＯは、特に制限されないが、接続切り換え部
ＳＣＩを介して、ＴＴＬ入力回路ＴＩＣの入力端子及び
Ｔ　Ｔ　Ｌ出力回路ＴＯＣの出力端子に結合されるとと
もに、ＥＣＬ入力回路Ｅ１Ｃの入力端子及びＥＣＬ出力
回路ＥＯＣの出力端子に結合される。接続切り換え部Ｓ
Ｃ１は、後述する他の接続切り換え部と同様に、その接
続配線がマスタースライスによって選択的に形成される
ことで、実線又は点線で示される２通りの接続径路を選
択的に実現する。この接続配線は、特に制限されないが
、アルミニウム層によって形成される。この実施例の各
接続切り換え部では、実線で示される接続配線が形成さ
れ、ダイナミック型ＲＡＭはＴＴＬインタフェースとさ
れる。各接続切り換え部において、点線で示される接続
配線が形成される場合、ダイナミック型ＲＡＭはＥＣＬ
インタフェースとされる。

ＴＴＬ入力回路ＴＩＣの入力端子は、ＣＭＱ　Ｓインバ
ータ回路Ｎ１の入力端子に結合される。インバータ回路
Ｎ１の出力信号は、バイポーラ・ＣＭＯＳインバータ回
路ＢＣＮＩの入力端子に供給される。バイポーラ・ＣＭ
ＯＳインバータ回路ＢＣＮＩは、トーテムポール形態と
される２個の出力ハイポーラトランジスタを含む通常の
パイポーラ・ＣＭＯＳインパーク回路とされる。

データ入出力端子Ｉ）１０を介して供給される１゛ＴＬ
レベルの書き込みデータは、ＴＴＬ入力回路ＴＩＣのイ
ンパーク回路Ｎ１の論理スレンシホルドによってレベル
判定され、回路の電源電圧ＶｃｃをハイＩ／ベルとし回
路の接地電位をロウレーヘルとするＭＯＳレベルの反転
信号に変換される。インバータ回路Ｎ１の出力信号は、
バイポーラ・ＣＭＯＳインバータ回路］３ＣＮ１によっ
てさらに反転され、そのレベル変化が高速化されるとと
もに、ファンアウトが増大される。バイポーラ・ＣＭＯ
Ｓインバータ回路ＢＣＮＩの出力信号は、ＴＴＬ入力入
力回路Ｔｉ量力信号ｉｄｔとされ、接続切り換え部ＳＣ
２を経て、さらにデータ入出力回路Ｉ１０の出力信号ｗ
ｍとして、上述のメインアンプＭＡＯ及びＭＡＬに出力
される。

ところで、バイポーラ・ＣＭＯＳインバータ回路ＢＣＮ
Ｉの出力信号すなわちＴＴＬ入力回路ＴＩＣの出力信号
ｉｄｔは、その信号振幅がバイポーラ・ＣＭＯＳインバ
ータ回路ＢＣＮＩを構成する出力トランジスタのベース
・エミッタ電圧だけ縮小される。このため、上記接続切
り換え部ＳＣ２の後段には、特に制限されないが、ＣＭ
ＯＳインバータ回路Ｎ４及びＮ５からなるレベル補正回
路が設りられる。Ｔ　Ｔ　Ｌ入力回路Ｔｉｃの出力信号
ｉｄｔは、データ入出力回路Ｉ１０の出力信号Ｗ　ｒｒ
ｌとして高速に出力されるとともに、インバータ回路Ｎ
４及びＮ５を介して伝達され、そのレベルが回路の電源
電圧Ｖｃｃをハイレベルとし回路の接地電位をロウレベ
ルとするフルスイングのＭＯＳレベル信号とされる。

一方、ＥＣＬ入力回路ＥＩＣの入力端子は、トランジス
タＴＩのベースに結合される。トランジスタ１′１は、
そのコレクタが回路の電源電圧Ｖｃｃに結合され、その
エミッタが電流源を介して回路の接地電位に結合される
ことで、入カニミッタフォロワ回路を構成する。この入
カニミッタフォロワ回路の出力信号は、トランジスタＴ
２のベースに伝達される。

１−ランジスタ１゛２は、そのベースに参照電位Ｖｒを
受ける１−ランジスタＴ３と差動形態とされる。

これにより、トランジスタＴ２及びＴ３は、上記参照電
位Ｖｒを論理スレッシホルトとする電流スイッチ回路を
構成する。言うまでもなく、ｉ−ランジスタＴ３の一＼
−スに供給される参照電位Ｖｒは、ＥＣＬレヘレベハイ
レベル及びロウレベルの中間電位からトランジスタＴ１
のベース・エミッタ電圧を差し引いた値に設定される。

電流スイッチ回路の相補出力信号は、１−ランジスタＴ
４及びＴ５を基本構成とする出カニミッタフォロワ回路
を介してバイポーラ・ＣＭＯＳインバータ回路ＢＣＮ２
に供給される。バイポーラ・ＣＭＯＳインバータ回路Ｂ
ＣＮ２は、トーテムポール形態とされる出力トランジス
タＴ６及び１゛７と、ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　
ＴＱ　７及びＱ８を基本構成とする２個の電流ミラー、
回路とを含む。これらの電流ミラー回路は、Ｍ　ＯＳ　
ＦＥ　Ｔ　Ｑ　７及びＱ８のゲートに基準電位Ｖｇｌが
供給されることで、上記電流スイッチ回路の出力信号レ
ベルを判定する所定の論理スレソシホルドを持つ。これ
により、電流スイッチ回路の相補出力信号は、バイポー
ラ・ＣＭＯＳインバータ回路ＢＣＮ２によってＭＯＳレ
ベルに変換される。

バイポーラ・ＣＭＯＳインバータ回路ＢＣＮ２の出力信
号は、ＥＣＬ入力回路ＥＩＣの出力信号ｉｄｅとして、
上述の接続切り換え部ＳＣ２を介して出力される。

次に、メインアンプＭＡＯ及びＭＡＬのリードアンプか
ら出力される相補出力信号ｍｏＱ・１７丁及びｍｏｌ・
ｍｏｌは、出力選択回路ＯＳＬの対応する差動増幅回路
を構成するトランジスタＴ１６・Ｔ１５及びＴ１３・Ｔ
１２のベースにそれぞれ供給される。差動トランジスタ
Ｔ１６・Ｔ１５及びＴ１３・Ｔ１２の共通結合されたエ
ミッタには、電流源を構成するトランジスタＴ１７及び
Ｔ１４がそれぞれ設けられる。これらのトランジスタＴ
１７及びＴ１４のベースには、最上位ビットの相補内部
アドレス信号ａｙｊに従って選択的にオン状態とされる
Ｎチャンネル型の伝送ゲートＭＯ３ＦＥＴＱＩ　Ｏ及び
Ｑ９を介して、所定の定電圧Ｖｃｌが選択的に供給され
る。

これらのことから、相補内部アドレス信号ａｙｊが論理
“０”であると、出力選択回路Ｏ３ＬのＭＯ３ＦＥＴＱ
Ｉ　Ｏがオン状態とされ、差動トランジスタＴ１６・Ｔ
１５が動作状態とされる。したがって、メインアンプＭ
ＡＯから出力される相補出力信号ｍ　ｏ　Ｑ・ｍ　ｏ　
Ｑが、差動トランジスタＴ１６・Ｔ１５ならびにトラン
ジスタＴ１９及びＴ１８からなる出カニミッタフォロワ
回路を介して伝達される。一方、相補内部アドレス信号
ａｙｊが論理“１”とされると、ＭＯ３ＦＥＴＱ９がオ
ン状態とされ、差動トランジスタＴ１３・Ｔ１２が動作
状態とされる。したがって、メインアンプＭＡＩから出
力される相補出力信号ｍｏｌ−ｍ０１が、差動トランジ
スタＴ　ｌ　３・Ｔ１２ならびにトランジスタＴＩ９及
びＴｌＢからなる出カニミッタフォロワ回路を介して伝
達される。

出力選択回路Ｏ３Ｌの相補出力信号５ｔ−ｓｔは、ダイ
ナミック型ＲＡＭがＴＴＬインタフェースとされるとき
、接続切り換え部ＳＣ３を介してＴＴＬ出力回路ＴＯＣ
に供給される。ダイナミック型ＲＡＭがＥＣＬインタフ
ェースとされるとき、出力選択回路Ｏ３Ｌの相補出力信
号は、さらにダイオードＤ２及びＤｌによってレベルシ
フトされた後、相補出力信号ｓｅ−丁τとして、上記接
続切り換え部ＳＣ３を介してＥＣＬ出力回路ＥＯＣに供
給される。

ＴＴＬ出力回路ＴＯＣは、特に制限されないが、上記出
力選択回路Ｏ３Ｌの相補出力信号５ｔ−ｓ丁を受ける２
個のＣＭＯＳインバータ回路Ｎ２及びＮ３を含む。これ
らのインバータ回路は、そのゲートに基準電位Ｖｇ２を
受けるＮチャンネルＭＯ５ＦＥＴＱ５及びＱ６をそれぞ
れ含むことで、上記相補出力信号５ｔ−ｓｔに対して所
定の論理スレソシホルドを持つようにされる。

インバータ回路Ｎ２及びＮ３の出力信号は、バイポーラ
・ＣＭＯＳナントゲート回路ＢＣＧＩ及びＢＣＧ２の一
方の入力端子に供給される。これらのバイポーラ・ＣＭ
ＯＳナンドゲ−１〜回路の他方の入力端子には、タイミ
ング発生回路ＴＧから上述のタイミング信号φＯｅが供
給される。バイポーラ・ＣＭＯＳナントゲート回路ＢＣ
ＧＩの出力信号は、ＣＭＯＳインバータ回路Ｎ７を介し
てＮチャンネル型の出力ＭＯ３ＦＢＴＱ３のゲートに供
給される。また、遅延回路ＤＬＩ及びノアゲート回路Ｎ
０Ｇ１を介してＮチャンネル型の出力ＭＯ３ＦＥＴＱＩ
のゲートに供給される。ここで、出力ＭＯ５ＦＥＴＱＩ
は比較的大きなコンダクタンスを持ち、また出力ＭＯ３
ＦＥＴＱ３は上記出力ＭＯ３ＦＥＴＱＩに比較して小さ
なコンダクタンスを持つように設計される。これにより
、バイポーラ・ＣＭＯＳナントゲート回路ＢＣＧＩの出
力信号は、比較的小さなコンダクタンスを持つ出力ＭＯ
３ＦＢＴＱ３を介して高速に送出されるとともに、遅延
回路ＤＬＬの遅延時間だけ遅延された後、比較的大きな
コンダクタンスを持つ出力ＭＯＳ　Ｆ　ＢＴＱ　１を介
して送出される。このように、読み出しデータを２段階
に送出することで、データ出力時における電流変化を抑
制し、ノイズを抑制することができるものである。

同様に、バイポーラ・ＣＭＯＳナントゲート回路ＢＣＧ
２の出力信号は、ＣＭＯＳインバータ回路Ｎ８を介して
Ｎチャンネル型の出力ＭＯ３ＦＥＴＱ４のゲートに供給
される。また、遅延回路ＤＬ２及びナントゲート回路Ｎ
ＡＧＩ等を介してＮチャンネル型の出力ＭＯ３ＦＥＴＱ
２のゲートに供給される。ここで、出力ＭＯ３ＦＥＴＱ
２は比較的大きなコンダクタンスを持ち、出力ＭＯ３Ｆ
Ｅ　Ｔ　Ｑ　４は上記出力ＭＯ５ＦＥＴＱ２に比較して
小さなコンダクタンスを持つように設計される。

これにより、バイポーラ・ＣＭＯＳナントゲート回路Ｂ
ＣＧ２の出力信号は、出力ＭＯ３ＦＥＴＱ４及びＱ２を
介して、２段階に送出される。

一方、ＥＣＬ出力回路ＥＯＣは、特に制限されないが、
そのベースに上記出力選択回路Ｏ３Ｌのレベルシフトさ
れた相補出力信号５ｅ−ｓｅを受ける差動トランジスタ
Ｔ９・ＴＩＯを含む。この実施例において、ダイナミッ
ク型ＲＡＭは１００にタイプとされ、差動トランジスタ
Ｔ９・Ｔ１０は、１００Ｋタイプに適合した所定の増幅
回路を構成する。この増幅回路の非反転出力信号は、Ｐ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ２２を介して
、出力トランジスタＴｌｌのベースに供給される。ＭＯ
３ＦＥＴＱ２２のゲートには、特に制限されないが、上
述のタイミング信号φｏｅのＣＭＯＳインバータ回路Ｎ
６による反転信号が供給される。これにより、出力選択
回路Ｏ５Ｌから差動トランジスタＴ９・ＴＩＯを介して
伝達される読み出しデータは、タイミング信号φｏｅが
ハイレベルとされることで、オープンエミッタ型の出力
トランジスタＴｌｌを介して送出される。

以上のように、この実施例のダイナミック型ＲＡＭには
、データ入出力信号やアドレス入力信号及び入力制御信
号等に対応して、ＥＣＬ入力回路及びＴＴＬ入力回路な
らびにＥＣＬ出力回路及びＴＴＬ出力回路の両方がそれ
ぞれ設けられる。これらの入力回路及び出力回路は、対
応する入力信号及び出力信号のレベルに従って、接続切
り換え部ＳＣＩないしＳＣ３として表示される所定の接
続配線がマスタースライスにより選択的に形成されるこ
とで、選択的に有効とされる。つまり、この実施例では
、Ｅ　Ｃ’Ｌインタフェース及びＴＴＬインタフェース
に対応するダイナミック型ＲＡＭを、同時に設計・開発
することができる。これにより、ダイナミック型ＲＡＭ
の開発に要する期間を短縮できるとともに、その開発工
数を削減し、低コスト化を実現できるものである。

以上の本実施例に示されるように、この発明をダイナミ
ック型ＲＡＭ等の半導体集積回路装置に適用した場合、
次のような効果が得られる。すなわち、 （１）ダイナミック型ＲＡＭ等の半導体集積回路装置に
、ＥＣＬインタフェース及びＴＴＬインタフェースのそ
れぞれに適合しうる複数の入力回路及び出力回路を設け
、これらの入力回路及び出力回路を、マスタースライス
により、入力信号及び出力信号の信号に従って選択的に
有効とすることで、複数の入出力インタフェースに適合
しうる半導体集積回路装置を同時に設計・開発できると
いう効果が得られる。

（２）上記（１１項により、複数の入出力インタフェー
スに適合しうる半導体集積回路装置の開発期間を短縮で
きるという効果が得られる。

（３）上記（１）項及び（２）項により、複数の入出力
インタフェースに適合しうる半導体集積回路装置の開発
工数を削減し、その低コスト化を図ることができるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、この実施例で
は、ＥＣＬ入力回路及びＴＴＬ入力回路ならびにＥＣＬ
出力回路及び１”　Ｔ　Ｌ出力回路は、アルミニウム層
からなる接続切り換え部ＳＣＩないしＳＣ３をマスター
スライスによって選択的に形成することで選択的に有効
とされるが、所定のヒユーズ手段等を入出力信号レベル
に従って選択的に切断することで選択的に有効とされる
ものであってもよい。ダイナミック型ＲＡＭは、例えば
三つ以上の入出力インタフェ−スに適合しうるちのとし
てもよい。第２図において、ダイナミック型ＲＡＭは４
組以上のメモリアレイを持つものであってもよいし、ア
ドレスマルチプレクス方式を採るものであってもよい。

さらに、第１図に示されるＥＣＬ入力回路Ｅ　Ｉ　Ｃ。

ＴＴＬ入力回路ＴＩＣ及びＥＣＬ出力回路ＥＯＣ。

ＴＴＬ出力回路ＴＯＣの具体的な回路構成や、第２図に
示されるダイナミック型ＲＡＭのブロック構成及び各制
御信号やアドレス信号の組み合わせ等、種々の実施形態
を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型ＲＡ
Ｍに通用した場合について説明したが、それに限定され
るものではなく、例えば、その他の半導体記憶装置やデ
ィジタル装置にも適用できる。本発明は、少なくとも複
数の入出力インタフェースに適合することを必要とされ
る半導体集積回路装置に広（適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、グイナミソク型ＲＡＭ等の半導体集積回
路装置に、ＥＣＬインタフェース及びＴＴＬインタフェ
ースのそれぞれに適合しうる複数の入力回路及び出力回
路を設け、これらの入力回路及び出力回路を、マスター
スライスにより、入力信号及び出力信号のレベルに従っ
て選択的に有効とすることで、複数の入出力インタフェ
ースに適合しうる半導体集積回路装置を同時に設計・開
発することができる。これにより、複数の入出力インタ
フェースに適合しうる半導体集積回路装置の開発期間を
短縮できるとともに、その開発工数を削減し、低コスト
化を図ることができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたグイナミンク型ＲＡＭ
のデータ入出力回路の一実施例を示す回路図、 第２図は、第１図のデータ入出力回路を含むダイナミ・
７り型ＲＡＭの一実施例を示すブロック図　−である。 ＭＡＲＹＯ，ＭＡＲＹＩ・・・メモリアレイ、５ＡＰＯ
，５ＡＰＩ、５ＡＮＯ，５ＡＮＩ・・・センスアンプ、
ｃｓｏ、ｃｓｉ・・・カラムスイッチ、ＣＡＤ・・・カ
ラムアドレスデコーダ、ＲＡＤＯ，ＲＡＤＩ・・・ロウ
アドレスデコーダ、ＰＣＡＤ・・・ブリカラムアドレス
デコーダ、ＰＲＡＤ・・・プリロウアドレスデコーダ、
ＣＡＢ・・・カラムアドレスデコーダ、ＲＡＢ・・・ロ
ウアドレスデコーダ、ＡＭＸ・・・アドレスマルチプレ
ク噴、ＲＦＣ・・・リフレッシュアドレスカウンタ、Ｍ
ＡＯ，ＭＡＬ・・・メインアンプ、Ｉｌｏ・・・データ
入出力回路、ＴＧ・・・タイミング発生回路。 ＥＩＣ・・・ＥＣＬ入力回路、ＴＩＣ・・・ＴＴＬ入力
回路、ＥＯＣ・・・ＥＣＬ出力回路、ＴＯＣ・・・Ｔ　
Ｔ　Ｌ出力回路、Ｏ３Ｌ・・・出力選択回路、ＢＣＮｌ
、ＢＣＮ２・・・バイポーラ・ＣＭＯＳインバータ回路
、ＢＣＧＩ、ＢｅＯ２・・・バイポーラ・ＣＭＯＳナン
トゲート回路、ＮＡＧＩ　・−・ＣＭＯ３す７ドゲ一ト
回路、Ｎ０Ｇ１・・・ＣＭＯＳノアゲート回路、Ｎ１〜
Ｎ８・・・ＣＭＯＳインバータ回路、ＤＬＬ、ＤＬ２・
・・遅延回路、Ｑ１〜Ｑ１ｏ・・・ＮチャンネルＭＯ３
ＦＥＴ、、Ｑ２１〜Ｑ２２・・・Ｐチ中ンネルＭＯ３Ｆ
ＥＴ、Ｔｌ〜Ｔ］、９・・・ＮＰＮ型バイポーラトラン
ジスタ、ＳＣＩ〜ＳＣ３・・・接続切り換え部。

Claims (1)

1. 【特許請求の範囲】 １、入力信号及び／又は出力信号のレベルに従って選択
   的に有効とされる複数の入力回路及び／又は出力回路を
   具備することを特徴とする半導体集積回路装置。 ２、上記複数の入力回路は、ＥＣＬレベル及びＴＴＬレ
   ベルの入力信号に対応して設けられるＥＣＬ入力回路及
   びＴＴＬ入力回路を含み、上記複数の出力回路は、ＥＣ
   Ｌレベル及びＴＴＬレベルの出力信号に対応して設けら
   れるＥＣＬ出力回路及びＴＴＬ出力回路を含むものであ
   って、上記ＥＣＬ入力回路及びＴＴＬ入力回路ならびに
   上記ＥＣＬ出力回路及びＴＴＬ出力回路は、所定の接続
   配線がマスタスライスにより選択的に形成されることで
   、選択的に有効とされるものであることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
   であることを特徴とする特許請求の範囲第１項又は第２
   項記載の半導体集積回路装置。