JPH02230817A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02230817A JPH02230817A JP1297005A JP29700589A JPH02230817A JP H02230817 A JPH02230817 A JP H02230817A JP 1297005 A JP1297005 A JP 1297005A JP 29700589 A JP29700589 A JP 29700589A JP H02230817 A JPH02230817 A JP H02230817A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 230000009467 reduction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000007423 decrease Effects 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に布線インピーダン
スが大きい配線を出力部とし、負荷素子を有する半導体
集積回路に関する。
スが大きい配線を出力部とし、負荷素子を有する半導体
集積回路に関する。
従来この種の半導体集積回路で出力部にポリシリフーン
配線を用いているものは第７図に示す様にＮチャネル型
ＭＯＳ｝ランジスタＴｒｉ〜Ｔｒ６が出力部の節点Ｎ１
〜Ｎ６とＧＮＤの間に接続されており、各節点間Ｎｌ−
Ｎ２，Ｎ２−Ｎ３，Ｎ３−Ｎ４，Ｎ４−Ｎ５，Ｎ５−Ｎ
６にはポリシリコン配線による抵抗Ｒ１〜Ｒ５が存在す
る。Ｔｒｉ〜Ｔｒ６は同一のゲート長，ゲート幅である
。さらに出力部の右端の節点Ｎ６とＶＤＤｏ間にＰチャ
ネル型ＭＯＳ｝ランジスタＴｒ７が負荷素子として接続
されており、節点Ｎ６に接続されたセンスインバータに
よりＮ６の電位をＶＤＤあるいはＧＮＤ電位まで整形さ
れて出力端子ＯＵＴより出力される。
配線を用いているものは第７図に示す様にＮチャネル型
ＭＯＳ｝ランジスタＴｒｉ〜Ｔｒ６が出力部の節点Ｎ１
〜Ｎ６とＧＮＤの間に接続されており、各節点間Ｎｌ−
Ｎ２，Ｎ２−Ｎ３，Ｎ３−Ｎ４，Ｎ４−Ｎ５，Ｎ５−Ｎ
６にはポリシリコン配線による抵抗Ｒ１〜Ｒ５が存在す
る。Ｔｒｉ〜Ｔｒ６は同一のゲート長，ゲート幅である
。さらに出力部の右端の節点Ｎ６とＶＤＤｏ間にＰチャ
ネル型ＭＯＳ｝ランジスタＴｒ７が負荷素子として接続
されており、節点Ｎ６に接続されたセンスインバータに
よりＮ６の電位をＶＤＤあるいはＧＮＤ電位まで整形さ
れて出力端子ＯＵＴより出力される。
この回路の動作は入カエ、〜工．のうちどれかが′“Ｈ
”になると節点Ｎ６の電位が下がり、出力に“Ｈ”が出
力される“ＯＲ″である。Ｎ６の電位がＴｒｌ〜Ｔｒ６
−コの駆動によりセンスインバータのしきい値より低く
なる様にＴｒｉ〜Ｔｒ７のチャネル幅Ｗ１チャネル長Ｌ
が決定されている。
”になると節点Ｎ６の電位が下がり、出力に“Ｈ”が出
力される“ＯＲ″である。Ｎ６の電位がＴｒｌ〜Ｔｒ６
−コの駆動によりセンスインバータのしきい値より低く
なる様にＴｒｉ〜Ｔｒ７のチャネル幅Ｗ１チャネル長Ｌ
が決定されている。
いま工，のみ“Ｈ″となる時と工、のみ“Ｈ”となる時
を考える。第８図はたて軸にトランジスタを流れる電流
、よこ軸に節点Ｎ６の電位Ｖ（Ｎ６）をと、った各トラ
ンジスタの特性曲線であり、負荷素子Ｔｒ７と各駆動素
子Ｔｒｉ〜Ｔｒ６の特性曲線の交点が動作点となる。工
．のみ“Ｈ”となる時の動作点が動作点１であり、この
時の節点Ｎ６の電位はＶＡ，Ｉ．のみ″Ｈ”となる時は
抵抗Ｒ１〜Ｒ５による電位降下により、Ｔｒｌを流れる
電流が減少し、動作点は動作点２となり、この時の節点
Ｎ６の電位はＶＢとなる． 〔発明が解決しようとする課題〕 上述した従来の半導体集積回路は駆動するトランジスタ
の位置によって動作点が大きく変わり、電源電圧の変動
や製造上のトランジスタ特性（スレッショルド電圧等）
のバラツキを見込んだ動作マージンが小さくなり、誤動
作の原因となる欠点があった。またこの誤動作をさける
為、負荷素子を小さくして電流を少なくして抵抗による
電位降下をおさえようとすると、たとえば工、〜■．が
“Ｌ″ 工。が“Ｌ”であったのが工，〜工．全て“Ｌ
′になった時、節点Ｎ６のチャージアップに時間がかか
り、回路のスピードが低下するという欠点があった。
を考える。第８図はたて軸にトランジスタを流れる電流
、よこ軸に節点Ｎ６の電位Ｖ（Ｎ６）をと、った各トラ
ンジスタの特性曲線であり、負荷素子Ｔｒ７と各駆動素
子Ｔｒｉ〜Ｔｒ６の特性曲線の交点が動作点となる。工
．のみ“Ｈ”となる時の動作点が動作点１であり、この
時の節点Ｎ６の電位はＶＡ，Ｉ．のみ″Ｈ”となる時は
抵抗Ｒ１〜Ｒ５による電位降下により、Ｔｒｌを流れる
電流が減少し、動作点は動作点２となり、この時の節点
Ｎ６の電位はＶＢとなる． 〔発明が解決しようとする課題〕 上述した従来の半導体集積回路は駆動するトランジスタ
の位置によって動作点が大きく変わり、電源電圧の変動
や製造上のトランジスタ特性（スレッショルド電圧等）
のバラツキを見込んだ動作マージンが小さくなり、誤動
作の原因となる欠点があった。またこの誤動作をさける
為、負荷素子を小さくして電流を少なくして抵抗による
電位降下をおさえようとすると、たとえば工、〜■．が
“Ｌ″ 工。が“Ｌ”であったのが工，〜工．全て“Ｌ
′になった時、節点Ｎ６のチャージアップに時間がかか
り、回路のスピードが低下するという欠点があった。
本発明の半導体集積回路は半導体基板上に布設された配
線及び第１の電源端子の間に負荷素子が接続され、前記
配線及び第２の電源端子の間に複数個の駆動用素子が接
続され、前記配線を出力部とした半導体集積回路におい
て、負荷素子を少なくとも２個以上並列に配置したこと
を特徴とする。
線及び第１の電源端子の間に負荷素子が接続され、前記
配線及び第２の電源端子の間に複数個の駆動用素子が接
続され、前記配線を出力部とした半導体集積回路におい
て、負荷素子を少なくとも２個以上並列に配置したこと
を特徴とする。
以下、図面を用いて本発明を詳述する。
第１図は本発明の一実施例の回路図である。Ｎチャネル
型ＭＯＳ｝ランジスタＴｒｏｔ〜Ｔｒｕｅが出力部の節
点Ｎ０１〜ＮｏｓとＧＮＤｏ間に接続されており、各ゲ
ートは入力信号工．〜■６に接続されている。各節点間
Ｎ ｏ ＋ 〜Ｎ ｏ ２ １ Ｎ Ｏ ２ 〜Ｎ Ｏ
！ ， Ｎ ｏ ｓ 〜Ｎ．．，Ｎ．．〜Ｎ ｏｓ
ｒ Ｎ ｏｓ〜ＮＯＳにはポリシリコン配設による抵抗
Ｒａｔ〜Ｒｌが存在する。さらに出力部の両端の節点Ｎ
Ｏ＋およびＮ。２と電源端子ＶＤＤの間にＰチャネル型
ＭＯＳ｝ランジスタＴｒｏｔおよびＴｒｏｔが負荷素子
としで接続されている。節点Ｎ．．にセンスインバータ
が接続され、出力ＯＵＴとしてとり出される． 今、入力Ｉ１のみ“Ｈ”ｒ Ｉｔ〜工．は“Ｌ”であ
る場合について考える。このときの等価回路図を第２図
に示す。Ｒ ” Ｒ ａ ｒ ＋ Ｒ Ｏ ２ ＋ Ｒ
ｏ ｓ ＋ Ｒ ｏ ４＋Ｒ ｏ ｓで１１はＴｒ．
，を流れる電流、１７はＴｒｏｔを流れる電流、１８は
Ｔｒｏｔを流れる電流である。
型ＭＯＳ｝ランジスタＴｒｏｔ〜Ｔｒｕｅが出力部の節
点Ｎ０１〜ＮｏｓとＧＮＤｏ間に接続されており、各ゲ
ートは入力信号工．〜■６に接続されている。各節点間
Ｎ ｏ ＋ 〜Ｎ ｏ ２ １ Ｎ Ｏ ２ 〜Ｎ Ｏ
！ ， Ｎ ｏ ｓ 〜Ｎ．．，Ｎ．．〜Ｎ ｏｓ
ｒ Ｎ ｏｓ〜ＮＯＳにはポリシリコン配設による抵抗
Ｒａｔ〜Ｒｌが存在する。さらに出力部の両端の節点Ｎ
Ｏ＋およびＮ。２と電源端子ＶＤＤの間にＰチャネル型
ＭＯＳ｝ランジスタＴｒｏｔおよびＴｒｏｔが負荷素子
としで接続されている。節点Ｎ．．にセンスインバータ
が接続され、出力ＯＵＴとしてとり出される． 今、入力Ｉ１のみ“Ｈ”ｒ Ｉｔ〜工．は“Ｌ”であ
る場合について考える。このときの等価回路図を第２図
に示す。Ｒ ” Ｒ ａ ｒ ＋ Ｒ Ｏ ２ ＋ Ｒ
ｏ ｓ ＋ Ｒ ｏ ４＋Ｒ ｏ ｓで１１はＴｒ．
，を流れる電流、１７はＴｒｏｔを流れる電流、１８は
Ｔｒｏｔを流れる電流である。
ＴｒｏｒとＴｒｏｓのゲート長、ゲート幅はｉ２＋ｉｓ
が出力部のチャージアップが所定時間に完了するのに必
要な電流１０に等しい様に決定されている。
が出力部のチャージアップが所定時間に完了するのに必
要な電流１０に等しい様に決定されている。
さて、Ｎｏ，の電位をＶ Ｃ Ｎ ｏ １） ， Ｎ
ｏ ｓ （７）電位をＶ （ Ｎ ｏ ｓ ）とすると Ｖ （Ｎｅｔ） ＝Ｖ （Ｎｅｔ） 十’ｉ ｔＲｉア
＋ｉ，＝ｉ０ が成り立つ． この２式を見ると１７が小さい方が電位降下が小さくな
るが、入カエ．のみ“Ｈ”になった時のＮ６の電位降下
が大きくなるのでｌ ｒ ＃１ −＋ １。
ｏ ｓ （７）電位をＶ （ Ｎ ｏ ｓ ）とすると Ｖ （Ｎｅｔ） ＝Ｖ （Ｎｅｔ） 十’ｉ ｔＲｉア
＋ｉ，＝ｉ０ が成り立つ． この２式を見ると１７が小さい方が電位降下が小さくな
るが、入カエ．のみ“Ｈ”になった時のＮ６の電位降下
が大きくなるのでｌ ｒ ＃１ −＋ １。
とな１様に決定すればよい。そうすれば入カエｌ〜Ｉ６
のどれが“Ｈ″になっても節点Ｎ６の電位はＶ （ＮＯ
８） ＃Ｖ （Ｎｅｔ） ＋＋ｉ０Ｒとなり、電位降下
は半分になる。
のどれが“Ｈ″になっても節点Ｎ６の電位はＶ （ＮＯ
８） ＃Ｖ （Ｎｅｔ） ＋＋ｉ０Ｒとなり、電位降下
は半分になる。
第３図は本発明の他の実施例の回路図である。
本実施例は出力配線部の一部にトランスファーゲー｝
Ｔ ｒ １９＋ Ｔ ｒ ２。を挿入し、駆動素子部分
と負荷素子部分を分離している。入力Ｉ１〜Ｉ６が全て
“Ｌ”の時節点Ｎ１、〜Ｎ Ｈ ＠はＴｒ．，Ｔｒ，。
Ｔ ｒ １９＋ Ｔ ｒ ２。を挿入し、駆動素子部分
と負荷素子部分を分離している。入力Ｉ１〜Ｉ６が全て
“Ｌ”の時節点Ｎ１、〜Ｎ Ｈ ＠はＴｒ．，Ｔｒ，。
のバックバイアスを考慮したしきい値ｖＴ分Ｖ。０より
低い電位ＣＶｏｏ Ｖ？）になっている。■、が“Ｌ
”→“Ｈ”になり、節点Ｎ．〜Ｎｌ６はディスチャージ
され、Ｎ，，，Ｎ，，がＴ ｒ ｌｉ Ｔ ｒ ｔｏを
ＯＮさせるのに十分低い電位になるまで下がる。そうす
ると節点Ｎ１，及びＮ １ｍが下がりはじめるが、Ｎ．
，，Ｎ，．は出力配線部とは切り離されているので容量
は小さく、一気に下がる。さらに節点Ｎ１、〜Ｎ１。は
ＶＤＩ）ＶＴの電位までしかチャージアップされていな
いので全体でディスチャージする電荷は少なくなってお
り、この実施例ではトランスファーゲートを挿入するこ
とにより高速に動作させることができる。
低い電位ＣＶｏｏ Ｖ？）になっている。■、が“Ｌ
”→“Ｈ”になり、節点Ｎ．〜Ｎｌ６はディスチャージ
され、Ｎ，，，Ｎ，，がＴ ｒ ｌｉ Ｔ ｒ ｔｏを
ＯＮさせるのに十分低い電位になるまで下がる。そうす
ると節点Ｎ１，及びＮ １ｍが下がりはじめるが、Ｎ．
，，Ｎ，．は出力配線部とは切り離されているので容量
は小さく、一気に下がる。さらに節点Ｎ１、〜Ｎ１。は
ＶＤＩ）ＶＴの電位までしかチャージアップされていな
いので全体でディスチャージする電荷は少なくなってお
り、この実施例ではトランスファーゲートを挿入するこ
とにより高速に動作させることができる。
第５図は本発明の第３の実施例を示す回路図である。セ
ルは第６図に示した回路でＴｒ．。１〜Ｔ ｒ ，。，
により通常のフルＣＭＯＳ ＳＲＡＭを構成し、Ｔｒ
＋。７〜Ｔｒ，。．によりディジット線Ｄ，罫とＳＲＡ
Ｍの情報（１かＯ）を比較し、合致していなければＥＱ
をＧＮＤｔ位にディスチャージする比較機能つきＳＲＡ
Ｍである。さて第４図においてφが“Ｌ”の期間中Ｔｒ
．．〜２６によりディジット線Ｄ，〜Ｄ ．，， Ｄ
＋〜百．は“Ｈ”にプリチャージされている。φが“Ｈ
″になるとプリチャージは終了し、書き込み／読み出し
回路が動作してＤｘ又はＤｘ （Ｘ＝ １ ． ２
， −， ｎ）が“Ｌ Ｉ＋になる。この時Ｄｘ，Ｄｘ
と各セルのＳＲＡＭ部の情報を比較し、一致していなけ
ればＥＱＹ（Ｙ＝１．２，・・・，ｍ）がディスチャー
ジされる。
ルは第６図に示した回路でＴｒ．。１〜Ｔ ｒ ，。，
により通常のフルＣＭＯＳ ＳＲＡＭを構成し、Ｔｒ
＋。７〜Ｔｒ，。．によりディジット線Ｄ，罫とＳＲＡ
Ｍの情報（１かＯ）を比較し、合致していなければＥＱ
をＧＮＤｔ位にディスチャージする比較機能つきＳＲＡ
Ｍである。さて第４図においてφが“Ｌ”の期間中Ｔｒ
．．〜２６によりディジット線Ｄ，〜Ｄ ．，， Ｄ
＋〜百．は“Ｈ”にプリチャージされている。φが“Ｈ
″になるとプリチャージは終了し、書き込み／読み出し
回路が動作してＤｘ又はＤｘ （Ｘ＝ １ ． ２
， −， ｎ）が“Ｌ Ｉ＋になる。この時Ｄｘ，Ｄｘ
と各セルのＳＲＡＭ部の情報を比較し、一致していなけ
ればＥＱＹ（Ｙ＝１．２，・・・，ｍ）がディスチャー
ジされる。
今、セルからの読み出し、セルへの書き込み時の動作を
考えると（詳細は記さず）、ディジット線は低抵抗のア
ルミ配線を使わざるを得す、ＥＱＹは高抵抗のポリシリ
コン配線となってしまう。そこで本発明の負荷線の両側
に負荷素子を設定する方式にすると回路の誤動作スピー
ド低下を防ぐ事ができる。またこの回路においてはトラ
ンスフｙ Ｔｒｚｓ， Ｔｒｔｓ＊ Ｔｒｓ２，Ｔｒ
３ｓ＊ Ｔｒｓｓ＋Ｔ ｒ ，，のゲート電極にスタン
バイ時のみ“Ｌ”となるＳＴＢＹ信号を入力し、スタン
バイ時の貫通電流を阻止する．負荷トランジスタＴ ｒ
２？ ｌ Ｔ ｒ ｓ。，入力されるｖ８は負荷素子
に流れる電流を制御する為の基準電圧源である（詳細は
記さず）。
考えると（詳細は記さず）、ディジット線は低抵抗のア
ルミ配線を使わざるを得す、ＥＱＹは高抵抗のポリシリ
コン配線となってしまう。そこで本発明の負荷線の両側
に負荷素子を設定する方式にすると回路の誤動作スピー
ド低下を防ぐ事ができる。またこの回路においてはトラ
ンスフｙ Ｔｒｚｓ， Ｔｒｔｓ＊ Ｔｒｓ２，Ｔｒ
３ｓ＊ Ｔｒｓｓ＋Ｔ ｒ ，，のゲート電極にスタン
バイ時のみ“Ｌ”となるＳＴＢＹ信号を入力し、スタン
バイ時の貫通電流を阻止する．負荷トランジスタＴ ｒ
２？ ｌ Ｔ ｒ ｓ。，入力されるｖ８は負荷素子
に流れる電流を制御する為の基準電圧源である（詳細は
記さず）。
第９図に第１図の回路をＩＣ化する場合における平面図
およびＡ−Ａ’線に沿った断面図を示す。
およびＡ−Ａ’線に沿った断面図を示す。
以上説明したように本発明は、出力部の負荷素子を２つ
以上とすることで同一電流供給能力を保ちながら配線抵
抗による電位降下をおさえることができ、回路の誤動作
あるいは動作スピードの低下をなくすことができる．
以上とすることで同一電流供給能力を保ちながら配線抵
抗による電位降下をおさえることができ、回路の誤動作
あるいは動作スピードの低下をなくすことができる．
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の動作を説明する図、第３図は本発明の第２の実施
例の回路図、第４図は第３図の代表的節点の電位のタイ
ムチャート、第５図は第３の実施例の回路図、第６図は
第５図に示すセルの回路図、第７図は従来技術による回
路図、第８図は節点Ｎ６の動作点を求める為の図、第９
図（Ａ），（Ｂ）はそれぞれ第１図の回路をＩＣ化した
ときの平面図，断面図である。 Ｔｒｏ＋〜Ｔｒｅｅ・・・・・・Ｎチャネル型ＭＯＳ｝
ランジスタ、Ｔ ｒ ７〜Ｔｒ８・・・・・・Ｐチャネ
ル型ＭＯＳトランジスタｓ Ｉ１〜工．・・・・・・
入力信号、ＯＵＴ・・・・・・出力信号、ＲＯＩ〜Ｒｌ
５・・・・・・配線抵抗、Ｒ・・・・・・Ｒｏｔ〜Ｒ０
，の和、１１・・・・・・Ｔｒ．，を流れる電流、１７
・・・・・・Ｔｒｏｔを流れる電流、ｉ，・・・・・・
Ｔ ｒ ｏ。を流れる電流、Ｔ ｒ ＋＋〜Ｔ ｒ ＋
ｓ ｒ Ｔ ｒ ｔｏ〜Ｔ ｒ ２０”””Ｎチャネル
型ＭＯＳ｝ランジスタ、Ｔｒｔｒ〜Ｔｒｌ１・・・・・
Ｐチャネル型ＭＯＳ｝ランジスタ、Ｒｌｌ〜ＲＩＢ・・
・・・・配線抵抗、Ｔ ｒ ｌ−Ｔ ｒ ｓ・・・・・
・Ｎチャネル型ＭσＳトランジスタ、Ｔ ｒ ７・・・
・・・Ｐチャネル型ＭＯＳトランジスタ、Ｒ１〜Ｒ５・
・・・・・配線抵抗、Ｔｒ．，〜Ｔｒｚｙ＋ Ｔｒｓｏ
＋ Ｔｒ３＋＋ Ｔｒｓｓ＋ Ｔｒ３ｓ＋ Ｔｒｓｍ”
””Ｐチャネル型ＭＯＳ｝ランジスタ、！Ｉ” ｒ ２
＊＃ Ｔ ｒ ２１１Ｔｒｓ２ｒ Ｔｒｓｓｒ Ｔｒｓ
ｓ， Ｔｒｚｒ”・・・’Ｎチャネル型Ｍ○Ｓトランジ
スタ、ＥＱＩ〜ＥＱ．・・・・・・出力線、Ｗ，−Ｗイ
・・・・・・ワード線、Ｄ＋〜Ｄ．Ｄ，〜百．・・・・
・・ディジット線、ＳＴＢＹ・・・・・・スタンバイ信
号、ＶＲ・・・・・・基準電圧源、Ｔｒ＋。．，Ｔｒ，
。，・・・・・・Ｐチャネル型ＭＯＳ｝ランジスタ、Ｔ
ｒ．。，〜Ｔｒ．。，・・・・・・Ｎチャネル型ＭＯＳ
｝ランジスタ、Ｄ，Ｄ・・・・・・ディジット線． 代理人 弁理士 内 原 晋 第 ｌ 閃 第 圀 第 図 躬 図 第７図 のＡ１ 四ホ゛ルリ ロ肱敢層
回路の動作を説明する図、第３図は本発明の第２の実施
例の回路図、第４図は第３図の代表的節点の電位のタイ
ムチャート、第５図は第３の実施例の回路図、第６図は
第５図に示すセルの回路図、第７図は従来技術による回
路図、第８図は節点Ｎ６の動作点を求める為の図、第９
図（Ａ），（Ｂ）はそれぞれ第１図の回路をＩＣ化した
ときの平面図，断面図である。 Ｔｒｏ＋〜Ｔｒｅｅ・・・・・・Ｎチャネル型ＭＯＳ｝
ランジスタ、Ｔ ｒ ７〜Ｔｒ８・・・・・・Ｐチャネ
ル型ＭＯＳトランジスタｓ Ｉ１〜工．・・・・・・
入力信号、ＯＵＴ・・・・・・出力信号、ＲＯＩ〜Ｒｌ
５・・・・・・配線抵抗、Ｒ・・・・・・Ｒｏｔ〜Ｒ０
，の和、１１・・・・・・Ｔｒ．，を流れる電流、１７
・・・・・・Ｔｒｏｔを流れる電流、ｉ，・・・・・・
Ｔ ｒ ｏ。を流れる電流、Ｔ ｒ ＋＋〜Ｔ ｒ ＋
ｓ ｒ Ｔ ｒ ｔｏ〜Ｔ ｒ ２０”””Ｎチャネル
型ＭＯＳ｝ランジスタ、Ｔｒｔｒ〜Ｔｒｌ１・・・・・
Ｐチャネル型ＭＯＳ｝ランジスタ、Ｒｌｌ〜ＲＩＢ・・
・・・・配線抵抗、Ｔ ｒ ｌ−Ｔ ｒ ｓ・・・・・
・Ｎチャネル型ＭσＳトランジスタ、Ｔ ｒ ７・・・
・・・Ｐチャネル型ＭＯＳトランジスタ、Ｒ１〜Ｒ５・
・・・・・配線抵抗、Ｔｒ．，〜Ｔｒｚｙ＋ Ｔｒｓｏ
＋ Ｔｒ３＋＋ Ｔｒｓｓ＋ Ｔｒ３ｓ＋ Ｔｒｓｍ”
””Ｐチャネル型ＭＯＳ｝ランジスタ、！Ｉ” ｒ ２
＊＃ Ｔ ｒ ２１１Ｔｒｓ２ｒ Ｔｒｓｓｒ Ｔｒｓ
ｓ， Ｔｒｚｒ”・・・’Ｎチャネル型Ｍ○Ｓトランジ
スタ、ＥＱＩ〜ＥＱ．・・・・・・出力線、Ｗ，−Ｗイ
・・・・・・ワード線、Ｄ＋〜Ｄ．Ｄ，〜百．・・・・
・・ディジット線、ＳＴＢＹ・・・・・・スタンバイ信
号、ＶＲ・・・・・・基準電圧源、Ｔｒ＋。．，Ｔｒ，
。，・・・・・・Ｐチャネル型ＭＯＳ｝ランジスタ、Ｔ
ｒ．。，〜Ｔｒ．。，・・・・・・Ｎチャネル型ＭＯＳ
｝ランジスタ、Ｄ，Ｄ・・・・・・ディジット線． 代理人 弁理士 内 原 晋 第 ｌ 閃 第 圀 第 図 躬 図 第７図 のＡ１ 四ホ゛ルリ ロ肱敢層
Claims (1)
- 半導体基板上に布設された配線及び第１の電源端子の間
に負荷素子が接続され、前記配線及び第２の電源端子の
間に複数個の駆動用素子が接続され、前記配線を出力部
とした半導体集積回路において、前記負荷素子を少なく
とも２個以上並列に配置したことを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297005A JP2580805B2 (ja) | 1988-11-22 | 1989-11-14 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29667088 | 1988-11-22 | ||
| JP63-296670 | 1988-11-22 | ||
| JP1297005A JP2580805B2 (ja) | 1988-11-22 | 1989-11-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02230817A true JPH02230817A (ja) | 1990-09-13 |
| JP2580805B2 JP2580805B2 (ja) | 1997-02-12 |
Family
ID=26560795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297005A Expired - Lifetime JP2580805B2 (ja) | 1988-11-22 | 1989-11-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580805B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0846372A1 (en) * | 1995-08-25 | 1998-06-10 | Hal Computer Systems, Inc. | Cmos buffer circuit having increased speed |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127336A (en) * | 1981-01-30 | 1982-08-07 | Toshiba Corp | Semiconductor integrated circuit |
| JPS57129028A (en) * | 1981-02-03 | 1982-08-10 | Nec Corp | Integrated circuit device |
| JPS61129028A (ja) * | 1984-11-27 | 1986-06-17 | Furukawa Mining Co Ltd | 排ガス処理装置 |
-
1989
- 1989-11-14 JP JP1297005A patent/JP2580805B2/ja not_active Expired - Lifetime
Patent Citations (3)
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| JPS57127336A (en) * | 1981-01-30 | 1982-08-07 | Toshiba Corp | Semiconductor integrated circuit |
| JPS57129028A (en) * | 1981-02-03 | 1982-08-10 | Nec Corp | Integrated circuit device |
| JPS61129028A (ja) * | 1984-11-27 | 1986-06-17 | Furukawa Mining Co Ltd | 排ガス処理装置 |
Cited By (2)
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|---|---|---|---|---|
| EP0846372A1 (en) * | 1995-08-25 | 1998-06-10 | Hal Computer Systems, Inc. | Cmos buffer circuit having increased speed |
| EP0846372A4 (en) * | 1995-08-25 | 1999-02-03 | Hal Computer Systems Inc | ACCELERATED CMOS BUFFER CIRCUIT |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2580805B2 (ja) | 1997-02-12 |
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