CN102487266A - 运算放大器与应用其的显示驱动电路 - Google Patents

Abstract

本发明披露一种运算放大器与应用其的显示驱动电路。该运算放大器耦接至一控制单元。该运算放大器包括：一差动输入对，耦接至一输入信号与一输出信号；一偏压电流源，耦接至该差动输入对；一输出级，耦接至该偏压电流源；以及一箝制电路，耦接至该输出级。于放电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第一节点电压暂时被拉低，该箝制电路将该输出级的该第一节点电压拉高。于充电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第二节点电压暂时被拉高，该箝制电路将该输出级的该第二节点电压下拉。

Description

运算放大器与应用其的显示驱动电路

技术领域

本发明涉及一种运算放大器与应用其的显示驱动电路。

背景技术

请参照图1，其显示现有的显示驱动电路的模拟输出电路的电路图。此模拟输出电路100包括：珈玛电阻分压器(gamma resistor voltage divider)110、数字模拟转换器(DAC)120A～120B、运算放大器130A～130B、输出开关SW1～SW4和电荷分享开关SW_CH。电阻R和电容C代表液晶面板的等效模型。数字模拟转换器120A输出正极性电压，而数字模拟转换器120B输出负极性电压。运算放大器130A～130B分别驱动正极性电压与负极性电压。正极性电压的电压值大于源极驱动器的输出电压范围的中间值，负极性电压的电压值小于源极驱动器的输出电压范围的中间值。VG1～VGN代表参考电压。AVO1与AVO2为外部输出节点。

当进入数据载入时相，输入数据DAC_ODD与DAC_EVEN分别送至数字模拟转换器120A与数字模拟转换器120B，由数字模拟转换器120A与数字模拟转换器120B进行转换。于控制讯号POPC1、POPC2、NOPC1与NOPC2的控制下，输出开关SW1～SW4呈现断路状态，所以从负载所看到的源极驱动器呈现高阻抗状态。在进入电荷分享时相后，控制讯号EQC转态到第二电平(如以高电位VDD为例)，使电荷分享开关SW_CH呈现短路状态，所以相邻通道负载上的电荷会重新分布，使负载上的电位CH_ODD与CH_EVEN到达中间值。当电荷分享时相结束后，控制讯号EQC会再转态，使电荷分享开关SW_CH呈现断路状态，停止电荷分享。然后进入运算放大器输出时相。

若输出节点CH_ODD欲输出正极性电位，而输出节点CH_EVEN欲输出负极性电位，于控制讯号POPC1、POPC2、NOPC1与NOPC2的控制下，输出开关SW1与SW2呈现导通状态而输出开关SW3与SW4呈现断路状态，将数字模拟转换器120A和数字模拟转换器120B所输出的电位，藉由单位增益运算放大器130A与单位增益运算放大器130B分别输出至CH_ODD和CH_EVEN。

相似地，若输出节点CH_ODD欲输出负极性电位，而输出节点CH_EVEN欲输出正极性电位，于控制讯号POPC1、POPC2、NOPC1与NOPC2的控制下，输出开关SW1与SW2呈现断路状态而输出开关SW3与SW4呈现导通状态，将数字模拟转换器120A和数字模拟转换器120B所输出的电位，藉由单位增益运算放大器130A与单位增益运算放大器130B分别输出至CH_EVEN和CH_ODD。

以充电为例，于数据载入时相中，运算放大器接收到数据后开始充电。当进入至运算放大器输出时相时，输出开关瞬间呈现短路状态，会干扰到运算放大器内部的动作，此干扰对运算放大器内部动作造成影响，导致运算放大器电路产生非预期的现象。

发明内容

本发明是有关于一种运算放大器与应用其的显示驱动电路，其利用箝制电路来降低由输出开关瞬间呈现短路状态对运算放大器内部动作所造成的干扰，以减少运算放大器电路的漏电流等非预期现象。

本发明的一示范性实施例提出一种运算放大器，耦接至一控制单元，该运算放大器包括：一差动输入对，耦接至一输入信号与一输出信号；一偏压电流源，耦接至该差动输入对；一输出级，耦接至该偏压电流源；以及一箝制电路，耦接至该输出级。于放电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第一节点电压暂时被拉低，该箝制电路将该输出级的该第一节点电压拉高。于充电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第二节点电压暂时被拉高，该箝制电路将该输出级的该第二节点电压下拉。

本发明的另一示范性实施例提出一种显示驱动电路，包括：一控制单元；以及一运算放大器，耦接至该控制单元。该运算放大器包括：一差动输入对，耦接至一输入信号与一输出信号；一偏压电流源，耦接至该差动输入对；一输出级，耦接至该偏压电流源；以及一箝制电路，耦接至该输出级。于放电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第一节点电压暂时被拉低，该箝制电路将该输出级的该第一节点电压拉高。于充电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第二节点电压暂时被拉高，该箝制电路将该输出级的该第二节点电压下拉。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图作详细说明如下。

附图说明

图1显示现有的显示驱动器的模拟输出电路的电路图。

图2与图3分别显示根据本发明第一实施例的运算放大器的电路图与其时序图。

图4与图5分别显示根据本发明第二实施例的运算放大器的电路图与其时序图。

图6与图7分别显示根据本发明第三实施例的运算放大器的电路图与其时序图。

附图符号说明

100：模拟输出电路

110：珈玛电阻分压器

120A～120B：数字模拟转换器(DAC)

130A～130B：运算放大器

SW1～SW4：输出开关

SW_CH：电荷分享开关

R：电阻

C：电容

200、400、600：运算放大器

210、410、610：差动输入对

220、420、620：偏压电流源

230A～230B、430A～430B、630A～630B：箝制电路

240、440、640：输出级

C1～C2：补偿电容

10：控制单元

M1～M16：晶体管

210A、410A、610A：NMOS差动输入对

210B、410B、610B：PMOS差动输入对

I1～I6：电流源

具体实施方式

本发明数个实施例通过模拟控制方式、数字控制方式或结合模拟与数字控制方式，适时适当地控制运算放大器电路的运作。如此一来，即便由数据载入时相进入到运算放大器输出时相，输出开关的瞬间导通仍不会干扰至运算放大器电路的动作，避免运算放大器电路产生非预期现象(如漏电流)。

第一实施例

现请参考图2与图3，其分别显示根据本发明第一实施例的运算放大器的电路图与其时序图。如图2所示，根据本发明第一实施例的运算放大器200包括：差动输入对210、偏压电流源220、箝制电路230A～230B、输出级240与补偿电容C1～C2。运算放大器200可应用于比如但不受限于源极驱动电路中的模拟输出电路。控制单元10比如为但不受限于图1中的输出开关SW1～SW4的任一个。

差动输入对210包括：NMOS差动输入对210A与PMOS差动输入对210B。NMOS差动输入对210A包括：NMOS晶体管M1～M3。PMOS差动输入对210B包括：PMOS晶体管M4～M6。晶体管M1的栅极接收输入信号VIN(其比如为但不受限于图1的数字模拟转换器的输出信号)，其源极耦接至晶体管M2的源极与晶体管M3的漏极；其漏极耦接至偏压电流源220。晶体管M2的栅极耦接至输出信号AVF(其比如为但不受限于图1的运算放大器130A的输出信号AVF1)，其源极耦接至晶体管M1的源极与晶体管M3的漏极；其漏极耦接至偏压电流源220。晶体管M3的栅极接收偏压电压VBN1，其源极耦接至接地端；其漏极耦接至晶体管M1的源极与晶体管M2的源极。晶体管M4的栅极接收输入信号VIN，其源极耦接至晶体管M5的源极与晶体管M6的漏极；其漏极耦接至偏压电流源220。晶体管M5的栅极耦接至输出信号AVF，其源极耦接至晶体管M4的源极与晶体管M6的漏极；其漏极耦接至偏压电流源220。晶体管M6的栅极接收偏压电压VBP1，其源极耦接至操作电压；其漏极耦接至晶体管M4的源极与晶体管M5的源极。

偏压电流源220包括电流源I1～I6。电流源I1耦接于操作电压与晶体管M2的漏极之间。电流源I2耦接于晶体管M2的漏极与晶体管M5的漏极之间。电流源I3耦接于晶体管M5的漏极与接地端之间。电流源I4耦接于操作电压与晶体管M1的漏极之间。电流源I5耦接于晶体管M1的漏极与晶体管M4的漏极之间。电流源I6耦接于晶体管M4的漏极与接地端之间。

箝制电路230A包括晶体管M7与M8。箝制电路230B包括晶体管M9与M10。晶体管M7的栅极接收控制信号Clk1，其源极耦接至晶体管M8的漏极与栅极；其漏极耦接至输出级240的晶体管M11的栅极。晶体管M8是二极管连接(diode-connected)晶体管，其栅极与漏极都连至晶体管M7的源极，其源极耦接至操作电压。晶体管M9的栅极接收控制信号Clk2，其源极耦接至晶体管M10的漏极与栅极；其漏极耦接至输出级240的晶体管M12的栅极。晶体管M10是二极管连接晶体管，其栅极与漏极都连接至晶体管M9的源极，其源极耦接至接地端。

输出级240包括晶体管M11与M12。晶体管M11的栅极耦接至箝制电路230A的晶体管M7的漏极；其源极耦接至操作电压；其漏极耦接至输出信号AVF。晶体管M12的栅极耦接至箝制电路230B的晶体管M9的漏极；其源极耦接至接地端；其漏极耦接至输出信号AVF。

补偿电容C1耦接于晶体管M11的栅极与输出信号AVF之间；以及补偿电容C2耦接于晶体管M12的栅极与输出信号AVF之间。

在此，比如，当控制信号CTL为低电位时，控制单元10呈断路状态；相反地，当控制信号CTL为高电位时，控制单元10呈短路(导通)状态。

现请同时参考图2与图3来说明本发明第一实施例的运算放大器的操作。以充电为例，运算放大器200接收到输入信号VIN后开始充电，使输出信号AVF的电位能相同于输入信号VIN的电位。当进入至运算放大器输出时相时，于控制信号CTL的控制下，控制单元10瞬间呈现短路状态，输出信号AVF与维持前一状态的运算放大器的输出信号AVO做电荷分享，将使得晶体管M12的栅极电压暂时被拉高，这将会干扰到运算放大器内部的动作。比如，如图3所示，于时序T31，控制单元10瞬间呈现短路状态，输出信号AVF与维持于低电位的输出信号AVO做电荷分享。

于时序T31时，控制信号Clk2为高电位，晶体管M9(其当作开关使用)导通，而二极管连接晶体管M10在适时状态下会导通，将晶体管M12的栅极电压下拉，直到晶体管M12的栅极电压不足以让二极管连接晶体管M10导通为止。如此一来，可快速地避免运算放大器产生非预期(漏电)现象。

相似地，于放电时，运算放大器200接收到输入信号VIN后开始放电，使输出信号AVF的电位放电至相同于输入信号VIN的电位。当进入至运算放大器输出时相时，于控制信号CTL的控制下，控制单元10瞬间呈现短路状态，输出信号AVF与维持前一状态的运算放大器的输出信号AVO做电荷分享，将使得晶体管M11的栅极电压暂时被拉低，这将会干扰到运算放大器内部的动作。于时序T32时，控制信号Clk1为低电位，晶体管M7(其当作开关使用)导通，而二极管连接晶体管M8在适时状态下会导通，将晶体管M11的栅极电压拉高，直到操作电压与晶体管M11的栅极电压间的电压差不足以让二极管连接晶体管M8导通为止。如此一来，可快速地避免运算放大器产生非预期(漏电)现象。

也就是说，于第一实施例，利用箝制电路来箝制输出级的晶体管的栅极电压，以改善运算放大器被输出开关瞬间导通所造成的负面影响。

故而，由以上说明可知，于本发明第一实施例中，利用数字控制(以控制信号来控制晶体管的开关)结合模拟控制(导入二极管连接形式的晶体管)的方式，以二极管连接晶体管M8与M10来检测和适时控制运算放大器内部状态的变化，避免运算放大器产生非预期的现象。

第二实施例

现请参考图4与图5，其分别显示根据本发明第二实施例的运算放大器的电路图与其时序图。如图4所示，根据本发明第二实施例的运算放大器400包括：差动输入对410、偏压电流源420、箝制电路430A～430B、输出级440与补偿电容C1～C2。差动输入对410包括：NMOS差动输入对410A与PMOS差动输入对410B。由于第二实施例与第一实施例的电路架构相似，故下面仅说明第二实施例的箝制电路，其他部份将省略。

箝制电路430A包括晶体管M13。箝制电路430B包括晶体管M14。晶体管M13的栅极接收控制信号Clk1，其源极耦接至操作电压；其漏极耦接至输出级440的晶体管M11的栅极。晶体管M14的栅极接收控制信号Clk2，其源极耦接至接地端；其漏极耦接至输出级440的晶体管M12的栅极。

现请同时参考图4与图5来说明本发明第二实施例的运算放大器的操作。以充电为例，运算放大器400接收到输入信号VIN后开始充电，使输出信号AVF的电位能相同于输入信号VIN的电位。当进入至运算放大器输出时相时，于控制信号CTL的控制下，控制单元10瞬间呈现短路状态，输出信号AVF与维持前一状态的运算放大器的输出信号AVO做电荷分享，将使得晶体管M12的栅极电压暂时被拉高，这将会干扰到运算放大器内部的动作。

当控制信号Clk2为高电位时，晶体管M14(其当作开关使用)导通，将晶体管M12的栅极电压下拉，直到晶体管M12的栅极电压接近至接地端电压为止。如此一来，可快速地避免运算放大器产生非预期(漏电)现象。

相似地，于放电时，运算放大器400接收到输入信号VIN后开始放电，使输出信号AVF的电位能相同于输入信号VIN的电位。当进入至运算放大器输出时相时，于控制信号CTL的控制下，控制单元10瞬间呈现短路状态，输出信号AVF与维持前一状态的运算放大器的输出信号AVO做电荷分享，将使得晶体管M11的栅极电压暂时被拉低，这将会干扰到运算放大器内部的动作。当控制信号Clk1为低电位，晶体管M13(其当作开关使用)导通，将晶体管M11的栅极电压拉高至操作电压。如此一来，可快速地避免运算放大器产生非预期(漏电)现象。

故而，由以上说明可知，于本发明第二实施例中，利用数字控制(以控制信号来控制晶体管的开关)的方式，适时控制运算放大器内部状态的变化，避免运算放大器产生非预期的现象。

第三实施例

现请参考图6与图7，其分别显示根据本发明第三实施例的运算放大器的电路图与其时序图。如图6所示，根据本发明第三实施例的运算放大器600包括：差动输入对610、偏压电流源620、箝制电路630A～630B、输出级640与补偿电容C1～C2。差动输入对610包括：NMOS差动输入对610A与PMOS差动输入对610B。由于第三实施例与第一实施例的电路架构相似，故底下说明第三实施例的箝制电路，其他部份将省略。

箝制电路630A包括晶体管M15。箝制电路630B包括晶体管M16。晶体管M15的栅极接收偏压电压VBP，其源极耦接至操作电压；其漏极耦接至输出级640的晶体管M11的栅极。晶体管M16的栅极接收偏压电压VBN，其源极耦接至接地端；其漏极耦接至输出级640的晶体管M12的栅极。

现请同时参考图6与图7来说明本发明第三实施例的运算放大器的操作。以充电为例，运算放大器600接收到输入信号VIN后开始充电，使输出信号AVF的电位能相同于输入信号VIN的电位。当进入至运算放大器输出时相时，于控制信号CTL的控制下，控制单元10瞬间呈现短路状态，输出信号AVF与维持前一状态的运算放大器的输出信号AVO做电荷分享，将使得晶体管M12的栅极电压暂时被拉高，这将会干扰到运算放大器内部的动作。当干扰出现时，偏压电压VBN为高电位使得晶体管M16为导通，以拉低晶体管M12的栅极电压。等到运算放大器600回复至稳态后，晶体管M16随之关闭(偏压电压VBN转态至低电位)。

相似地，于放电时，运算放大器400接收到输入信号VIN后开始放电，使输出信号AVF的电位能相同于输入信号VIN的电位。当进入至运算放大器输出时相时，于控制信号CTL的控制下，控制单元10瞬间呈现短路状态，输出信号AVF与维持前一状态的运算放大器的输出信号AVO做电荷分享，将使得晶体管M11的栅极电压暂时被拉低，这将会干扰到运算放大器内部的动作。当干扰出现时，偏压电压VBP为低电位使得晶体管M15为导通，以拉高晶体管M11的栅极电压。等到运算放大器600回复至稳态后，晶体管M15随之关闭(偏压电压VBP转态至高电位)。

故而，由以上说明可知，于本发明第三实施例中，利用模拟控制(以正常偏压来控制箝制电压的开关)的方式，适时控制运算放大器内部状态的变化，避免运算放大器产生非预期的现象。

综上所述，虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明。本领域的技术人员在不脱离本发明的精神和范围的前提下可作各种的更动与润饰。因此，本发明的保护范围是以本发明的权利要求为准。

Claims (10)

1.一种运算放大器，耦接至一控制单元，该运算放大器包括：

一差动输入对，耦接至一输入信号与一输出信号；

一偏压电流源，耦接至该差动输入对；

一输出级，耦接至该偏压电流源；以及

一箝制电路，耦接至该输出级，

其中，

于放电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第一节点电压暂时被拉低，该箝制电路将该输出级的该第一节点电压拉高；以及

于充电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第二节点电压暂时被拉高，该箝制电路将该输出级的该第二节点电压下拉。

2.如权利要求1所述的运算放大器，还包括：

一第一与一第二补偿电容，耦接至该输出级。

3.如权利要求1所述的运算放大器，其中，该箝制电路包括：

一第一箝制晶体管，其接收一第一数字控制信号，并耦接至该输出级的该第一节点电压；

一第二箝制晶体管，为一二极管连接晶体管，其耦接至该第一箝制晶体管；

一第三箝制晶体管，其接收一第二数字控制信号，并耦接至该输出级的该第二节点电压；以及

一第四箝制晶体管，为一二极管连接晶体管，其耦接至该第三箝制晶体管；

于放电时，于该第一数字控制信号的控制下，该第一箝制晶体管为导通，且将该输出级的该第一节点电压使得该第二箝制晶体管为导通，以将该输出级的该第一节点电压拉高，直到一操作电压与该第一节点电压间的一电压差不足以让该第二箝制晶体管导通为止；以及

于充电时，于该第二数字控制信号的控制下，该第三箝制晶体管为导通，且将该输出级的该第二节点电压使得该第四箝制晶体管为导通，以将该输出级的该第二节点电压拉低，直到该第二节点电压不足以让该第四箝制晶体管导通为止。

4.如权利要求1所述的运算放大器，其中，该箝制电路包括：

一第一箝制晶体管，其接收一第一数字控制信号，并耦接至该输出级的该第一节点电压；以及

一第二箝制晶体管，其接收一第二数字控制信号，并耦接至该输出级的该第二节点电压；

于放电时，于该第一数字控制信号的控制下，该第一箝制晶体管为导通以将该输出级的该第一节点电压拉高；以及

于充电时，于该第二数字控制信号的控制下，该第二箝制晶体管为导通以将该输出级的该第二节点电压拉低。

5.如权利要求1所述的运算放大器，其中，该箝制电路包括：

一第一箝制晶体管，其接收一第一模拟偏压电压，并耦接至该输出级的该第一节点电压；以及

一第二箝制晶体管，其接收一第二模拟偏压电压，并耦接至该输出级的该第二节点电压；

于放电时，于该第一模拟偏压电压的控制下，该第一箝制晶体管为导通以将该输出级的该第一节点电压拉高，直到该运算放大器回复至稳态为止；以及

于充电时，于该第二模拟偏压电压的控制下，该第二箝制晶体管为导通以将该输出级的该第二节点电压拉低，直到该运算放大器回复至稳态为止。

6.一种显示驱动电路，包括：

一控制单元；以及

一运算放大器，耦接至该控制单元，该运算放大器包括：

一差动输入对，耦接至一输入信号与一输出信号；

一偏压电流源，耦接至该差动输入对；

一输出级，耦接至该偏压电流源；以及

一箝制电路，耦接至该输出级，

其中，

于放电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第一节点电压暂时被拉低，该箝制电路将该输出级的该第一节点电压拉高；以及

于充电时，当该控制单元瞬间呈现短路状态时，该运算放大器的内部电荷分享使得该输出级的一第二节点电压暂时被拉高，该箝制电路将该输出级的该第二节点电压下拉。

7.如权利要求6所述的显示驱动电路，其中该运算放大器还包括：

一第一与一第二补偿电容，耦接至该输出级。

8.如权利要求6所述的显示驱动电路，其中，该箝制电路包括：

一第一箝制晶体管，其接收一第一数字控制信号，并耦接至该输出级的该第一节点电压；

一第二箝制晶体管，为一二极管连接晶体管，其耦接至该第一箝制晶体管；

一第三箝制晶体管，其接收一第二数字控制信号，并耦接至该输出级的该第二节点电压；以及

一第四箝制晶体管，为一二极管连接晶体管，其耦接至该第三箝制晶体管；

于放电时，于该第一数字控制信号的控制下，该第一箝制晶体管为导通，且将该输出级的该第一节点电压使得该第二箝制晶体管为导通，以将该输出级的该第一节点电压拉高，直到一操作电压与该第一节点电压间的一电压差不足以让该第二箝制晶体管导通为止；以及

于充电时，于该第二数字控制信号的控制下，该第三箝制晶体管为导通，且将该输出级的该第二节点电压使得该第四箝制晶体管为导通，以将该输出级的该第二节点电压拉低，直到该第二节点电压不足以让该第四箝制晶体管导通为止。

9.如权利要求6所述的显示驱动电路，其中，该箝制电路包括：

一第一箝制晶体管，其接收一第一数字控制信号，并耦接至该输出级的该第一节点电压；以及

一第二箝制晶体管，其接收一第二数字控制信号，并耦接至该输出级的该第二节点电压；

于放电时，于该第一数字控制信号的控制下，该第一箝制晶体管为导通以将该输出级的该第一节点电压拉高；以及

于充电时，于该第二数字控制信号的控制下，该第二箝制晶体管为导通以将该输出级的该第二节点电压拉低。

10.如权利要求6所述的显示驱动电路，其中，该箝制电路包括：

一第一箝制晶体管，其接收一第一模拟偏压电压，并耦接至该输出级的该第一节点电压；以及

一第二箝制晶体管，其接收一第二模拟偏压电压，并耦接至该输出级的该第二节点电压；

于放电时，于该第一模拟偏压电压的控制下，该第一箝制晶体管为导通以将该输出级的该第一节点电压拉高，直到该运算放大器回复至稳态为止；以及

于充电时，于该第二模拟偏压电压的控制下，该第二箝制晶体管为导通以将该输出级的该第二节点电压拉低，直到该运算放大器回复至稳态为止。

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