CN101674057A - 可降低耗电量的轨对轨运算放大器 - Google Patents

Abstract

可降低耗电量的轨对轨运算放大器，包含有放大级电路，包含有第一补偿输出端及第二补偿输出端，用来根据输入信号产生放大信号；输出级电路耦接于该放大级电路，用来输出该放大信号；以及补偿电路耦接于该放大级电路及该输出级电路，包含有第一电压产生器，用来产生第一电压、第二电压产生器，用来产生第二电压、第一补偿电容、第二补偿电容、以及第一至第四开关。其中，该第一电压近似于该第一补偿输出端的稳态电压，且该第二电压近似于该第二补偿输出端的稳态电压。

Description

可降低耗电量的轨对轨运算放大器

技术领域

本发明是指一种可降低耗电量的轨对轨运算放大器，尤指一种通过调整补偿电容的偏压，以降低耗电量的轨对轨运算放大器。

背景技术

随着半导体技术的进步，集成电路的操作电压也越来越低。因此，在设计模拟电路时，常会发生运算放大器的输入和输出共模电压不足的问题。为了解决此问题，运算放大器需具备有轨对轨(Rail-to-Rail)输入及输出的共模电压范围。

一般来说，传统运算放大器通常为两级结构的放大器，其包含有第一级放大电路(放大级)以及第二级输出电路(输出级)。传统运算放大器中的第一级放大电路用来提高运算放大器的增益，而第二级输出电路则用来推动运算放大器所连接的电容性或是电阻性负载。此外，传统运算放大器具有回路稳定度不足的问题，因此已知运算放大器通过米勒补偿(Miller Compensation)电容进行频率补偿，以达到稳定回路的效果。

请参考图1，图1为已知运算放大器10的示意图。运算放大器10是轨对轨运算放大器，包含有放大级电路11、输出级电路12及补偿电路13，用来通过正输入端VP接收输入信号，以及通过输出端VOUT输出放大信号并反馈至负输入端VN。放大级电路11由第一差动对110、第二差动对120、第一电流镜130、第二电流镜140及第三电流镜150所组成。第一差动对110由一对互相匹配的N型金属氧化物半导体晶体管(NMOS)MN1、MN2及一电流源I1所组成。电流源I1耦接于晶体管MN1、MN2的源极，用来提供第一差动对110的静态电流。同样地，第二差动对120由一对互相匹配的P型金属氧化物半导体晶体管(PMOS)MP1、MP2及一电流源I2所组成。电流源I2耦接于晶体管MP1、MP2的源极，用来提供第二差动对120的静态电流。第一电流镜130由PMOS晶体管MP3、MP4、MP5及MP6所组成。第二电流镜140由NMOS晶体管MN3、MN4、MN5及MN6所组成。晶体管MP5、MP6、MN5及MN6的栅极皆耦接于偏压VB。第一电流镜130及第二电流镜140用来作为第一差动对110及第二差动对120的主动负载。第三电流镜150以电流源I3及I4表示，用来将第一差动对110及第二差动对120的输出信号迭加并输出至输出级电路12。上述的电流镜工作原理为本领域技术人员所熟知，在此不赘述。

输出级电路12是PMOS晶体管MP7及NMOS晶体管MN7所组成的AB类推挽式输出电路。晶体管MP7的栅极与放大级电路11耦接于节点E，晶体管MN7的栅极与放大级电路11耦接于节点F。补偿电路13耦接于放大级电路11及输出级电路12之间，由开关S1～S4及补偿电容CM1、CM2所组成。开关S1、S2及补偿电容CM1耦接于节点A，开关S1与放大级电路11耦接于节点B。开关S3、S4及补偿电容CM2耦接于节点C，开关S3与放大级电路11耦接于节点D。运算放大器10根据补偿电路13中开关S1～S4的切换操作，对补偿电容CM1及CM2进行充放电，以达到稳定回路的效果。当运算放大器10的输入信号由高电位转换至低电位，或由低电位转换至高电位时，开关S1及S3关闭且开关S2及S4导通，放大级电路11产生的放大信号不经过补偿电容CM1及CM2。当运算放大器10的输入信号到达稳态时，开关S1及S3导通且开关S2及S4关闭，放大级电路11产生的放大信号经过补偿电容CM1及CM2进行频率补偿。

值得注意的是，当开关S1及S3关闭且开关S2及S4导通时，节点A接到电源端VDD，节点C接到地端GND。在此情形下，节点A的电压不等于节点B于稳态时的电压，且节点C的电压不等于节点D于稳态时的电压。当运算放大器10的输入信号到达稳态，开关S1导通时，节点A与节点B会进行电荷分享。如此一来，节点B的电压将大于其稳态电压而必须进行放电。同样地，当运算放大器10的输入信号到达稳态，开关S3导通时，节点C与节点D会进行电荷分享。如此一来，节点D的电压将小于其稳态电压而必须进行充电。换言之，节点B及节点D的充放电效应将会增加晶体管MP6及MN6的耗电流。

由上可知，当运算放大器10的输入信号到达稳态时，节点A及节点C的电压将影响节点B及节点D产生充放电效应，导致运算放大器10的耗电流增加，将因此延长运算放大器10的稳定时间(Settling Time)。除此之外，由于已知运算放大器10须仰赖外部电路产生控制信号，以控制开关S1～S4的切换操作，因此在电路应用上较不具弹性。

发明内容

因此，本发明的主要目的即在于提供一种可降低耗电量的轨对轨运算放大器。

本发明揭露一种可降低耗电量的轨对轨运算放大器，包含有放大级电路、输出级电路及补偿电路。该放大级电路包含有第一补偿输出端、第二补偿输出端、第一电流输出端及第二电流输出端，用来根据该轨对轨运算放大器的输入信号，产生放大信号。该输出级电路耦接于该放大级电路的该第一电流输出端及该第二电流输出端，包含有输出端，用来输出该放大信号。该补偿电路耦接于该放大级电路及该输出级电路，包含有第一电压产生器，用来产生第一电压，该第一电压近似于该放大级电路的该第一补偿输出端的稳态电压；第二电压产生器，用来产生第二电压，该第二电压近似于该放大级电路的该第二补偿输出端的稳态电压；第一补偿电容，包含有第一端，及第二端耦接于该输出级电路的该输出端；第二补偿电容，包含有第一端，及第二端耦接于该输出级电路的该输出端；第一开关，耦接于该放大级电路的该第一补偿输出端及该第一补偿电容的该第一端之间，用来根据第一控制信号，控制该第一补偿输出端及该第一补偿电容的该第一端之间的信号连结；第二开关，耦接于该第一电压产生器及该第一补偿电容的该第一端之间，用来根据第二控制信号，控制该第一电压产生器及该第一补偿电容的该第一端之间的信号连结；第三开关，耦接于该放大级电路的该第二补偿输出端及该第二补偿电容的该第一端之间，用来根据第三控制信号，控制该第二补偿输出端及该第二补偿电容的该第一端之间的信号连结；以及第四开关，耦接于该第二电压产生器及该第二补偿电容的该第一端之间，用来根据第四控制信号，控制该第二电压产生器及该第二补偿电容的该第一端之间的信号连结。

附图说明

图1为一已知运算放大器的示意图。

图2至图5为本发明实施例运算放大器的示意图。

图6为本发明实施例一控制信号产生装置的示意图。

图7为图6的控制信号产生装置中比较器的示意图。

[主要元件标号说明]

10、20、30、40、50  运算放大器

60  控制信号产生装置

11、21、31、41、51  放大级电路

12、22、32、42、52  输出级电路

13、23、33、43、53  补偿电路

110、210、310、410、510  第一差动对

120、220、320、420、520  第二差动对

130、230、330、430、530  第一电流镜

140、240、340、440、540  第二电流镜

150、250、350、450、550  第三电流镜

600  第一比较器

602  第二比较器

604  NOR逻辑门

MP1～MP12  PMOS晶体管

MN1～MN12  NMOS晶体管

I1～I4  电流源

CM1、CM2  补偿电容

S1～S4  开关

VG1  第一电压产生器

VG2  第二电压产生器

OP1、OP2  单位增益运算放大器

VCTR1～VCTR4  控制信号

SW  开关控制信号

V1  第一电压

V2  第二电压

VB  偏压

VIN_1、VIN_2    输入电压

Vref_A、Vref_B  参考电压

VP  正输入端

VN  负输入端

VOUT  输出端

VDD  电源端

GND  地端

A、B、C、D、E、F  节点

具体实施方式

请参考图2，图2为本发明实施例一运算放大器20的示意图。运算放大器20是轨对轨运算放大器，包含有放大级电路21、输出级电路22及补偿电路23，用来通过正输入端VP接收输入信号，以及通过输出端VOUT输出放大信号并反馈至负输入端VN。放大级电路21由第一差动对210、第二差动对220、第一电流镜230、第二电流镜240及第三电流镜250所组成，用来根据输入信号产生放大信号。输出级电路22是PMOS晶体管MP7及NMOS晶体管MN7所组成的推挽式输出电路，包含有输出端VOUT，用来输出放大信号。放大级电路21及输出级电路22中的电流源I1～I4、晶体管MP1～MP7及MN1～MN7的连接方式及操作，与图1中放大级电路11及输出级电路12相同，相关操作可参考前述说明，在此不赘述。

除此之外，放大级电路21包含有第一补偿输出端，第二补偿输出端、第一电流输出端及第二电流输出端，其分别对应为节点B、节点D、节点E及节点F。输出级电路22的晶体管MP7的栅极耦接于节点E，晶体管MN7的栅极耦接于节点F。补偿电路23耦接于节点B、节点D及输出端VOUT，包含有第一电压产生器VG1、第二电压产生器VG2、补偿电容CM1、CM2、及开关S1～S4。第一电压产生器VG1用来产生第一电压V1，第一电压V1等于放大级电路21的第一补偿输出端的稳态电压，即节点B的稳态电压。第二电压产生器VG2用来产生第二电压V2，第二电压V2等于放大级电路21的第二补偿输出端的稳态电压，即节点D的稳态电压。补偿电容CM1包含有第一端耦接于开关S2，及第二端耦接于输出端VOUT。补偿电容CM2包含有第一端耦接于开关S4，及第二端耦接于输出端VOUT。运算放大器20根据补偿电路23中开关S1～S4的切换操作，对补偿电容CM1及CM2进行充放电，以达到稳定回路的效果。

关于开关S1～S4的连接及运作方式，说明如下。开关S1耦接于节点B及补偿电容CM1的第一端之间，用来根据控制信号VCTR1，控制节点B及补偿电容CM1的第一端之间的信号连结。开关S2耦接于第一电压产生器VG1及补偿电容CM1的第一端之间，用来根据控制信号VCTR2，控制第一电压产生器VG1及补偿电容CM1的第一端之间的信号连结。开关S3耦接于节点D及补偿电容CM2的第一端之间，用来根据控制信号VCTR3，控制节点D及补偿电容CM2的第一端之间的信号连结。开关S4耦接于第二电压产生器VG2及补偿电容CM2的第一端之间，用来根据控制信号VCTR4，控制第二电压产生器VG2及补偿电容CM2的第一端之间的信号连结。

当运算放大器20的输入信号由高电位转换至低电位，或由低电位转换至高电位时，控制信号VCTR1及VCTR3分别控制开关S1及S3关闭，且控制信号VCTR2及VCTR4分别控制开关S2及S4导通。此时，放大级电路21所产生的放大信号不经过补偿电容CM1及CM2。当运算放大器20的输入信号到达稳态时，控制信号VCTR1及VCTR3分别控制开关S1及S3导通，且控制信号VCTR2及VCTR4分别控制开关S2及S4关闭，放大级电路21所产生的放大信号经过补偿电容CM1及CM2进行频率补偿。

在本发明实施例中，第一电压产生器VG1所产生的第一电压V1等于节点B的稳态电压，第二电压产生器VG2所产生的第二电压V2等于节点D的稳态电压。如此一来，当运算放大器20的输入信号到达稳态时，节点A的电压趋近于节点B的电压，节点C的电压趋近于节点D的电压。因此，节点A与节点B之间以及节点C与节点D之间不会进行电荷分享。换言之，运算放大器20不需对节点B及节点D进行充放电，进而可降低晶体管MP6及MN6的耗电量。相较于已知技术，本发明实施例可降低运算放大器20的耗电量，并且不会增加额外的稳定时间。

值得注意的是，本发明的主要精神在于控制第一电压产生器VG1及第二电压产生器VG2所产生的电压，使运算放大器20的输入信号到达稳态时，运算放大器20不需对节点B及节点D进行充放电。因此，凡以不同方式实现第一电压产生器VG1及第二电压产生器VG2的实施例，皆应涵盖于本发明所保护的范围中。

关于第一电压产生器VG1及第二电压产生器VG2的实现方式，请参考图3。图3为本发明实施例一运算放大器30的示意图。运算放大器30类似于图2的运算放大器20，包含有放大级电路31、输出级电路32及补偿电路33，各电路中的元件与运算放大器20中相同，在此不赘述。不同之处在于，第一电压产生器VG1是由PMOS晶体管MP8及MP9组成，第二电压产生器VG2是由NMOS晶体管MN8及MN9组成。晶体管MP8的源极耦接于电源端VDD，栅极及漏极皆耦接于开关S2，且栅极及漏极的电压设计为第一电压V1，即节点B的稳态电压。晶体管MP9的源极耦接于晶体管MP8的栅极及漏极，漏极耦接于地端，栅极耦接于放大级电路31中的偏压VB。另一方面，晶体管MN8的源极耦接于地端，栅极及漏极皆耦接于开关S4，且栅极及漏极的电压设计为第二电压V2，即节点D的稳态电压。晶体管MN9的源极耦接于晶体管MN8的栅极及漏极，漏极耦接于电源端VDD，栅极耦接于偏压VB。补偿电路33的开关S1～S4的控制方式同于运算放大器20。当运算放大器30的输入信号到达稳态时，节点A的电压趋近于节点B的电压，节点C的电压趋近于节点D的电压。换言之，运算放大器30不须对节点B及节点D进行充放电，进而降低运算放大器30中晶体管MP6及MN6的耗电量。

请参考图4。图4为本发明实施例一运算放大器40的示意图。运算放大器40类似于图2的运算放大器20，包含有放大级电路41、输出级电路42及补偿电路43，各电路中的元件与运算放大器20中相同，在此不赘述。不同之处在于，第一电压产生器VG1及第二电压产生器VG2分别由单位增益运算放大器OP1及OP2所实现。单位增益运算放大器OP1的输出端耦接于开关S2，当单位增益运算放大器OP1的输入电压VIN_1设计为节点B的稳态电压时，其输出电压等于第一电压V1。单位增益运算放大器OP2的输出端耦接于开关S4，当单位增益运算放大器OP2的输入电压VIN_2设计为节点D的稳态电压时，其输出电压等于第二电压V2。补偿电路43的开关S1～S4的控制方式同于运算放大器20。当运算放大器40的输入信号到达稳态时，节点A的电压趋近于节点B的电压，节点C的电压趋近于节点D的电压。换言之，运算放大器40不须对节点B及节点D进行充放电，进而可降低运算放大器40中晶体管MP6及MN6的耗电量。

值得注意的是，运算放大器20、30及40中开关S1～S4的控制方式为本发明的一实施例，本领域技术人员当可据以做不同的变化及修饰。请参考图5。图5为本发明实施例一运算放大器50的示意图。运算放大器50类似于图3的运算放大器30，包含有放大级电路51、输出级电路52及补偿电路53，各电路中的元件与运算放大器30中相同，在此不赘述。不同之处在于，第一电压产生器VG1仅由PMOS晶体管MP8实现，第二电压产生器VG2仅由NMOS晶体管MN8实现。除此之外，运算放大器50的开关S1～S4的控制方式可与前述的运算放大器不同，说明如下。当运算放大器50的输入信号由低电位转换至高电位时，控制信号VCTR1及VCTR4分别控制开关S1及S4导通，且控制信号VCTR2及VCTR3分别控制开关S2及S3关闭。当输入信号由高电位转换至低电位时，控制信号VCTR1及VCTR4分别控制开关S1及S4关闭，且控制信号VCTR2及VCTR3分别控制开关S2及S3导通。当运算放大器50的输入信号到达稳态时，控制信号VCTR1及VCTR3分别控制开关S1及S3导通，且控制信号VCTR2及VCTR4分别控制开关S2及S4关闭，放大级电路51所产生的放大信号经过补偿电容CM1及CM2进行频率补偿。

由前可知，已知运算放大器须仰赖外部电路产生控制信号VCTR1～VCTR4，以控制开关S1～S4的切换操作。较佳地，本发明实施例进一步根据运算放大器内部现有的信号，产生控制开关S1～S4的控制信号。请参考图6，图6为本发明实施例一控制信号产生装置60的示意图。控制信号产生装置60包含于本发明实施例的运算放大器中，用来产生控制信号VCTR1～VCTR4。

下述说明是假设控制信号产生装置60用于图2的运算放大器20中。控制信号产生装置60包含有第一比较器600、第二比较器602及NOR逻辑门604。第一比较器600用来比较放大级电路21的第一电流输出端的电压(即节点E的电压)及参考电压Vref_A，以产生比较值OUT_A。同样地，第二比较器602用来比较放大级电路21的第二电流输出端的电压(即节点F的电压)及参考电压Vref_B，以产生比较值OUT_B。NOR逻辑门604对比较值OUT_A及OUT_B进行NOR逻辑运算，以产生开关控制信号SW。

详细说明开关控制信号SW的设计条件如下。当运算放大器20的输入信号由低电位转换至高电位时，运算放大器20为了提高输出端VOUT的电压，会降低节点E的电压。当节点E的电压小于参考电压Vref_A时，开关控制信号SW必须控制开关S1及S3关闭且控制开关S2及S4导通，使补偿电路23开路，以提高运算放大器20的回转率。类似地，当运算放大器20的输入信号由高电位转换至低电位时，运算放大器20为了降低输出端VOUT的电压，会提高节点F的电压。当节点F的电压大于参考电压Vref_B时，开关控制信号SW必须控制开关S1及S3关闭且控制开关S2及S4导通，使补偿电路23开路。当运算放大器20的输入信号到达稳态时，节点E的电压回到正常值且大于参考电压Vref_A，节点F的电压回到正常值且小于参考电压Vref_B。此时，开关控制信号SW必须控制开关S1及S3导通且控制开关S2及S4关闭。如以一来，放大信号得以经过补偿电容CM1及CM2进行频率补偿，以维持回路稳定。

换言之，第一比较器600、第二比较器602及NOR逻辑门604的电路操作必需设计以符合上述情形，方能产生开关控制信号SW，进而产生控制信号VCTR1～VCTR4，以控制开关S1～S4的切换操作。

关于第一比较器600、第二比较器602的实现方式，请参考图7。图7为图6中第一比较器600及第二比较器602的示意图。首先说明第一比较器600。第一比较器600包含有PMOS晶体管MP10、MP11及NMOS晶体管MN10。晶体管MP10的源极耦接于电源端VDD，栅极与漏极耦接在一起。晶体管MP11的源极耦接于晶体管MP10的栅极及漏极，栅极耦接于节点E，而漏极耦接于NOR逻辑门604，且漏极电压为比较值OUT_A。晶体管MN10的漏极耦接于晶体管MP11的漏极及NOR逻辑门604，源极耦接于地端，且栅极的驱动电压为参考电压Vref_A。另一方面，第二比较器602包含有PMOS晶体管MP12、NMOS晶体管MN11及MN12。晶体管MP12的源极耦接于电源端VDD，漏极耦接于NOR逻辑门604，且漏极电压为比较值OUT_B。晶体管MP12的栅极的驱动电压为参考电压Vref_B。晶体管MN11的漏极耦接于晶体管MP12的漏极及NOR逻辑门604，栅极耦接于节点F。晶体管MN12的栅极及漏极皆耦接于晶体管MN11的源极，源极耦接于地端。

请同时参考图6及图7。在图7中，当节点E的电压小于参考电压Vref_A时，晶体管MP10导通，比较值OUT_A位于高电位。当节点F的电压大于参考电压Vref_B时，晶体管MN12导通，比较值OUT_B位于低电位。因此，当节点E的电压小于参考电压Vref_A或节点F的电压大于参考电压Vref_B时，NOR逻辑门604根据比较值OUT_A及OUT_B，产生开关控制信号SW。在此情形下，根据开关控制信号SW所产生的控制信号VCTR1～VCTR4，将控制开关S1及S3关闭且控制开关S2及S4导通。另一方面，当输入信号到达稳态时，节点E及F的电压回到正常值，因此晶体管MP10及MN12不会导通。在此情形下，根据开关控制信号SW所产生的控制信号VCTR1～VCTR4，将控制开关S1及S3导通且控制开关S2及S4关闭。

值得注意的是，本发明的主要精神在于根据运算放大器内部的信号，产生控制开关S1～S4的控制信号VCTR1～VCTR4。图7中的第一比较器600及第二比较器602仅为本发明的一实施例，其亦可通过不同的电路产生开关控制信号SW，进而产生控制信号VCTR1～VCTR4。

综上所述，本发明实施例通过控制补偿电容的偏压，避免运算放大器的输入信号到达稳态时，放大级电路与补偿电容之间所产生的充放电效应。此外，本发明实施例根据运算放大器内部的信号，产生控制补偿电路中各个开关的控制信号。相较于已知技术，本发明实施例降低了运算放大器的耗电量，同时不需通过外部电路产生开关的控制信号，进而提升运算放大器的使用弹性。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种降低耗电量的轨对轨运算放大器，包含有：

放大级电路，包含有第一补偿输出端、第二补偿输出端、第一电流输出端及第二电流输出端，用来根据该轨对轨运算放大器的输入信号，产生放大信号，

输出级电路，耦接于该放大级电路的该第一电流输出端及该第二电流输出端，包含有输出端，用来输出该放大信号；

补偿电路，耦接于该放大级电路及该输出级电路，包含有：

第一电压产生器，用来产生第一电压，该第一电压近似于该放大级电路的该第一补偿输出端的稳态电压；

第二电压产生器，用来产生第二电压，该第二电压近似于该放大级电路的该第二补偿输出端的稳态电压；

第一补偿电容，包含有第一端，及第二端耦接于该输出级电路的该输出端；

第二补偿电容，包含有第一端，及第二端耦接于该输出级电路的该输出端；

第一开关，耦接于该放大级电路的该第一补偿输出端及该第一补偿电容的该第一端之间，用来根据第一控制信号，控制该第一补偿输出端及该第一补偿电容的该第一端之间的信号连结；

第二开关，耦接于该第一电压产生器及该第一补偿电容的该第一端之间，用来根据第二控制信号，控制该第一电压产生器及该第一补偿电容的该第一端之间的信号连结；

第三开关，耦接于该放大级电路的该第二补偿输出端及该第二补偿电容的该第一端之间，用来根据第三控制信号，控制该第二补偿输出端及该第二补偿电容的该第一端之间的信号连结；以及

第四开关，耦接于该第二电压产生器及该第二补偿电容的该第一端之间，用来根据第四控制信号，控制该第二电压产生器及该第二补偿电容的该第一端之间的信号连结。

2.根据权利要求1所述的轨对轨运算放大器，其中该输入信号由低电位转换至高电位及由高电位转换至低电位时，该第一开关及该第三开关关闭，且该第二开关及该第四开关导通，以及该输入信号于稳态时，该第一开关及该第三开关导通，且该第二开关及该第四开关关闭。

3.根据权利要求1所述的轨对轨运算放大器，其中该输入信号由低电位转换至高电位时，该第一开关及该第四开关导通，且该第二开关及该第三开关关闭；该输入信号由高电位转换至低电位时，该第一开关及该第四开关关闭，且该第二开关及该第三开关导通；以及该输入信号于稳态时，该第一开关及该第三开关导通，且该第二开关及该第四开关关闭。

4.根据权利要求1所述的轨对轨运算放大器，其中该第一电压产生器包含有第一P型金属氧化物半导体晶体管，该第一P型金属氧化物半导体晶体管包含有源极耦接于电源端，栅极耦接于该第二开关，及漏极耦接于该第二开关，且该栅极及该漏极的电压为该第一电压。

5.根据权利要求4所述的轨对轨运算放大器，其中该第一电压产生器还包含有第二P型金属氧化物半导体晶体管，该第二P型金属氧化物半导体晶体管包含有源极耦接于该第一P型金属氧化物半导体晶体管的该栅极及该漏极，漏极耦接于地端，以及栅极耦接于该放大级电路。

6.根据权利要求1所述的轨对轨运算放大器，其中该第二电压产生器包含有第一N型金属氧化物半导体晶体管，该第一N型金属氧化物半导体晶体管包含有源极耦接于地端，栅极耦接于该第四开关，及漏极耦接于该第四开关，且该栅极及该漏极的电压为该第二电压。

7.根据权利要求6所述的轨对轨运算放大器，其中该第二电压产生器还包含有第二N型金属氧化物半导体晶体管，该第二N型金属氧化物半导体晶体管包含有源极耦接于该第一N型金属氧化物半导体晶体管的该栅极及该漏极，漏极耦接于电源端，以及栅极耦接于该放大级电路。

8.根据权利要求1所述的轨对轨运算放大器，其中该第一电压产生器是单位增益运算放大器，该单位增益运算放大器的输入电压等于该第一电压。

9.根据权利要求1所述的轨对轨运算放大器，其中该第二电压产生器是单位增益运算放大器，该单位增益运算放大器的输入电压等于该第二电压。

10.根据权利要求1所述的轨对轨运算放大器，其还包含有：

第一比较器，用来比较该放大级电路的该第一电流输出端的电压及第一参考电压，以产生第一比较值；

第二比较器，用来比较该放大级电路的该第二电流输出端的电压及第二参考电压，以产生第二比较值；以及

NOR逻辑门，用来根据该第一比较值及该第二比较值，产生开关控制信号；

其中，该开关控制信号用来产生该第一控制信号、该第二控制信号、该第三控制信号及该第四控制信号。

11.根据权利要求10所述的轨对轨运算放大器，其中于该放大级电路的该第一电流输出端的电压低于该第一参考电压时，该第一开关及该第三开关关闭且该第二开关及该第四开关导通。

12.根据权利要求10所述的轨对轨运算放大器，其中于该放大级电路的该第二电流输出端的电压高于该第二参考电压时，该第一开关及该第三开关关闭且该第二开关及该第四开关导通。

13.根据权利要求10所述的轨对轨运算放大器，其中该第一比较器包含有：

第一P型金属氧化物半导体晶体管，包含有源极耦接于电源端，栅极，及漏极耦接于该栅极；

第二P型金属氧化物半导体晶体管，包含有源极耦接于该第一P型金属氧化物半导体晶体管的该漏极，栅极耦接于该第一电流输出端，及漏极耦接于该NOR逻辑门；以及

第一N型金属氧化物半导体晶体管，包含有漏极耦接于该第二P型金属氧化物半导体晶体管的该漏极及该NOR逻辑门，栅极，及源极耦接于地端；

其中，该第一N型金属氧化物半导体晶体管的该栅极的电压等于该第一参考电压。

14.根据权利要求10所述的轨对轨运算放大器，其中该第二比较器包含有：

第一P型金属氧化物半导体晶体管，包含有源极耦接于电源端，栅极，及漏极耦接于该NOR逻辑门；

第一N型金属氧化物半导体晶体管，包含有漏极耦接于该第一P型金属氧化物半导体晶体管的该漏极及该NOR逻辑门，栅极耦接于该第二电流输出端，及源极；以及

第二N型金属氧化物半导体晶体管，包含有漏极耦接于该第一N型金属氧化物半导体晶体管的该源极，栅极耦接于该漏极，及源极耦接于地端；

其中，该第一P型金属氧化物半导体晶体管的该栅极的电压等于该第二参考电压。

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