KR20140028600A - 전압 구동회로 - Google Patents

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Abstract

본 기술에 따른 전압 구동회로는 기준 전압을 입력받고 제 1 내부 기준 전압 및 상기 제 1 내부 기준 전압보다 전압 레벨이 낮은 제 2 내부 기준 전압을 생성하는 기준 전압 발생부; 제 1 및 제 2 구동전압을 입력받고 상기 제 1 내부 기준 전압보다 내부 전압이 낮을 때에는 상기 제 1 구동전압을 출력하여 상기 내부 전압을 생성하고, 상기 내부 전압의 상기 제 2 내부 기준 전압보다 낮아지면 상기 제 1 및 제 2 구동전압을 동시에 출력하여 상기 내부 전압을 생성하는 내부 전압 발생부를 포함한다.

Description

전압 구동회로{Voltage Driving Circuit}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치의 전압 구동회로에 관한 것이다.
최근 모바일 기기에서 사용되는 반도체 메모리 장치(이하, ‘모바일 메모리 칩’ 이라 칭함)에 있어서, 모바일 기기의 휴대성 향상을 위해 소모전력의 감소가 요구되고 있다. 따라서, 모바일 메모리 칩의 소모전력을 감소시키기 위해 동작전압을 낮추는 방법이 제시되고 있다. 그러나, 모바일 메모리 칩의 소모전력을 감소시키기 위해 동작전압을 낮추면 모바일 메모리 칩의 전압이 요동치거나 목표 전압에 도달하지 않는 열화된 특성이 나타난다.
도 1은 일반적인 내부 전압 발생회로(10)이다.
도 1을 참조하면, 내부 전압 발생회로(10)는 기준 전압(VREF)에 응답하여 구동전압(VDD)을 이용하여 페리 영역에 사용되는 내부 전압(VPERI)를 생성한다. 이때, 반도체 장치의 구동전압(VDD)이 낮아지면 내부 전압 발생회로(10)에서 출력되는 내부 전압(VPERI)이 목표 전압대로 출력되지 않거나 요동치는 문제점이 발생하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 안정적으로 내부 전압을 공급하는 전압 구동회로를 제공한다.
본 발명의 실시예에 따른 전압 구동회로는 기준 전압을 입력받고 제 1 내부 기준 전압 및 상기 제 1 내부 기준 전압보다 전압 레벨이 낮은 제 2 내부 기준 전압을 생성하는 기준 전압 발생부; 제 1 및 제 2 구동전압을 입력받고 상기 제 1 내부 기준 전압보다 내부 전압이 낮을 때에는 상기 제 1 구동전압을 출력하여 상기 내부 전압을 생성하고, 상기 내부 전압의 상기 제 2 내부 기준 전압보다 낮아지면 상기 제 1 및 제 2 구동전압을 동시에 출력하여 상기 내부 전압을 생성하는 내부 전압 발생부를 포함한다.
본 발명의 실시예에 따른 전압 구동회로는 내부 전압이 목표 전압보다 낮아지거나 요동치는 것을 방지함으로써, 반도체 장치가 안정적인 내부 전압을 공급받아 고속동작을 수행할 수 있게 한다.
도 1은 일반적인 내부 전압 발생회로,
도 2는 본 발명의 실시예에 따른 전압 구동회로의 개략적인 블럭도,
도 3은 도 2의 내부 전압 발생부의 개략적인 블럭도,
도 4는 도 2의 기준 전압 발생부의 회로도,
도 5a 및 도 5b는 도 3의 내부 전압 발생부의 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 전압 구동회로의 개략적인 블럭도이다. 도 3은 도 2의 내부 전압 발생부(200)의 개략적인 블럭도이다. 도 4는 도 1의 기준 전압 발생부(100)의 회로도이다. 도 5a 및 도 5b는 도 3의 내부 전압 발생부(200)의 회로도이다.
도 1 내지 도 5b에 도시된 바와 같이, 본 발명의 내부 전압 발생부(200)는 복수의 내부 전압 구동 회로(210, 220)를 포함하고 있다. 본 발명의 내부 전압 발생부(200)는 전압 레벨이 서로 다른 복수의 구동전압(VDD1, VDD2)을 이용하여 내부 전압(VPERI)을 출력한다. 본 발명의 전압 구동회로는 제 1 구동전압(VDD1)을 기본 전압으로 하여 내부 전압(VPERI)으로 출력하다가, 페리 영역에서 동작 부하가 커지면 제 2 구동전압(VDD2)을 추가적으로 내부 전압(VPERI)에 공급한다.
도 2를 참조하여, 전압 구동회로를 설명하면 다음과 같다. 전압 구동회로는 기준 전압 발생부(100) 및 내부 전압 발생부(200)를 포함한다.
기준 전압 발생부(100)는 기준 전압 발생부(100)를 구동시키기 위한 제 1 제어신호(DPDB)에 응답하여 기준 전압(VREF)을 이용하여 전압 레벨이 서로 다른 복수의 내부 기준 전압(VREFA, VREFB)를 출력한다.
일반적으로 반도체 메모리 장치는 동작 상태와 대기 상태를 갖는다. 메모리 장치가 대기 상태일 경우 반도체 메모리 장치를 저전력 동작, 예컨대 딥 파워 다운(Deep Power Down)모드로 전환하여 반도체 메모리 장치의 전력 소모를 최소화한다.
제 1 제어신호(DPDB)는 딥 파워 다운 모드에서 인에이블되는 신호로서, 제 1 제어신호(DPDB)가 인에이블되면 기준 전압 발생부(100)는 제 1 및 제 2 내부 기준 전압(VREFA, VREFB)의 출력을 중단한다. 제 1 제어신호(DPDB)가 디스에이블되면 기준 전압 발생부(100)는 기준 전압(VREF)를 이용하여 제 1 및 제 2 내부 기준 전압(VREFA, VREFB)를 출력한다.
내부 전압 발생부(200)는 제 2 제어신호(CTRL)에 응답하여 제 1 내부 기준 전압(VREFA)을 이용하여 내부 전압(VPERI)을 출력한다. 그러나, 반도체 메모리 장치의 동작 부하가 커져서 내부 전압(VPERI)이 기 설정된 목표 전압에 도달하지 않거나 요동치는 현상(fluctuation)이 발생하면 제 1 내부 기준 전압(VREFA)보다 전압 레벨이 낮은 제 2 내부 기준 전압(VREFB)를 이용하여 내부 전압(VPERI)의 전압 레벨을 안정시킨다.
내부 전압 발생부(200)에 입력되는 제 2 제어신호(CTRL)는 내부 전압 발생부(200)를 인에이블시키기 위한 신호로서, 페리 영역에 전압을 공급하기 위해 인에이블 되는 신호이다. 제 2 제어신호(CTRL)는 일반적으로 공지된 데이터 스트로브 신호일 수 있다.
도 3은 도 2의 내부 전압 발생부(200)의 개략적인 블럭도이다.
도 3을 참조하여 내부 전압 발생부(200)를 설명하면 다음과 같다.
내부 전압 발생부(200)는 제 1 내부 전압 구동회로(210) 및 제 2 내부 전압 구동회로(220)를 포함한다. 제 1 내부 전압 구동회로(210)는 제 1 내부 기준 전압(VREFA) 및 제 2 제어신호(CTRL)에 응답하여 제 1 구동전압(VDD1)을 내부 전압(VPERI)으로 출력노드(A)에 출력한다.
제 2 내부 전압 구동회로(220)는 제 2 내부 기준 전압(VREFB) 및 제 2 제어신호(CTRL)에 응답하여 제 2 구동전압(VDD2)을 내부 전압(VPERI)으로 출력노드(A)에 출력한다.
여기서, 제 2 구동전압(VDD2)은 제 1 구동전압(VDD1)보다 전압 레벨이 높으며, 제 1 내부 기준 전압(VREFA)은 제 2 내부 기준 전압(VREFB)보다 전압 레벨이 높다.
제 2 제어신호(CTRL2)가 인에이블되면, 제 1 내부 전압 구동회로(210)는 출력노드(A)에 내부 전압(VPERI)을 출력한다. 그러나, 페리 영역에서 동작 부하가 커지면 출력노드(A)의 전압 레벨이 소정 전압 레벨보다 낮아지게 된다. 이때, 제 2 내부 전압 구동회로(220)는 제 1 내부 기준 전압(VREFA)보다 낮은 제 2 내부 기준 전압(VREFB)과 출력노드(A)의 전압을 비교하여 제 2 구동전압(VDD2)을 출력노드(A)에 공급한다.
즉, 출력노드(A)의 전압이 제 1 내부 기준 전압(VREFA) 레벨보다 낮고 제 2 내부 기준 전압(VREFB) 레벨보다 높을 때에는 제 1 내부 전압 구동회로(210)만 동작하여 출력노드(A)에 제 1 구동전압(VDD1) 레벨의 전압을 공급한다. 그러나, 출력노드(A)의 전압이 제 2 내부 기준 전압(VREFB) 레벨보다 낮을 때에는 제 1 내부 전압 구동회로(210) 및 제 2 내부 전압 구동회로(220)가 동시에 동작하여 출력노드(A)의 전압 레벨을 상승시킨다. 이때, 출력노드(A)의 전압 레벨이 제 2 내부 기준 전압(VREFA)보다 다시 높아져서 안정되면 제 2 내부 전압 구동회로(220)는 동작을 중지하고, 제 1 내부 전압 구동회로(210)만 동작하게 된다.
도 4는 도 2의 기준 전압 발생부(100)의 회로도이다.
도 4를 참조하여, 본 발명의 실시예에 따른 기준 전압 발생부(100)를 설명하면 다음과 같다.
기준 전압 발생부(100)는 앰프부(110), 스위치부(120), 구동부(130) 및 출력부(140)를 포함한다. 앰프부(110)는 기준 전압(VREF)과 제 4 노드(n4)의 출력 전압을 차동 증폭하여 드라이빙신호(DRV)를 출력한다. 제 4 노드(n4)의 출력 전압은 피드백 전압(FBV)이다. 스위치부(120)는 제 2 제어신호(DPDB)가 인에이블되면 기준 전압 발생부(100)를 디스에이블시켜, 제 1 및 제 2 내부 기준 전압(VREFA, VREFB)의 출력을 중단시킨다. 구동부(130)는 앰프부(110)에서 출력되는 드라이빙 신호(DRV)에 응답하여 제 4 노드(n4)에 제 1 구동전압(VDD1)을 피드백 전압(FBV)으로 출력한다. 출력부(140)는 구동부(130)에서 출력되는 제 1 구동전압(VDD1)을 전압 분배하여 제 1 내부 기준 전압(VREFA) 및 제 2 내부 기준 전압(VREFB)을 출력한다.
이때, 출력부(140)에서 출력되는 제 1 내부 기준 전압(VREFA) 및 제 2 내부 기준 전압(VREFB)의 전압 레벨을 설명하면, 제 1 내부 기준 전압(VREFA)은 제 2 내부 기준 전압(VREFB)보다 높고, 제 1 구동전압(VDD1)보다 낮은 전압 레벨을 갖는다.
앰프부(110)는 제 1 노드(n1)와 제 3 노드(n3) 사이에 연결되고 기준 전압(VREF)이 입력되는 제 1 NMOS 트랜지스터(N1), 제 2 노드(n2)와 제 3 노드(n3) 사이에 연결되고 제 4 노드(n4)의 출력 전압이 입력되는 제 2 NMOS 트랜지스터(N2), 제 3 노드(n3)와 접지전압(VSS) 사이에 연결되고 기준 전압(VREF)이 입력되는 제 3 NMOS 트랜지스터(N3), 제 1 구동전압(VDD1)과 제 1 노드(n1) 사이에 연결되고 제 2 노드(n2)의 출력 전압이 입력되는 제 1 PMOS 트랜지스터(P1) 및 제 1 구동전압(VDD1)과 제 2 노드(n2) 사이에 연결되고 제 2 노드(n2)의 출력 전압이 입력되는 제 2 PMOS 트랜지스터(P2)를 포함한다.
스위치부(120)는 제 1 구동전압(VDD1)과 제 1 노드(n1) 사이에 연결되고 제 1 제어신호(DPDB)가 입력되는 제 3 PMOS 트랜지스터(P3) 및 제 1 구동전압(VDD1)과 제 2 노드(n2) 사이에 연결되고 제 1 제어신호(DPDB)가 입력되는 제 4 PMOS 트랜지스터(P4)를 포함한다.
구동부(130)는 제 1 구동전압(VDD1)과 제 4 노드(n4) 사이에 연결되고 드라이빙 신호(DRV)가 입력되는 제 5 PMOS 트랜지스터(P5)를 포함한다.
출력부(140)는 제 4 노드(n4)의 출력 전압을 분배하기 위해 직렬 연결된 복수의 저항소자(R)를 포함한다. 출력부(140)에서 출력되는 제 1 및 제 2 내부 기준 전압(VREFA, VREFB)을 설명하면 다음과 같다. 제 1 내부 기준 전압(VREFA)은 제 2 내부 기준 전압(VREFB)보다 높고, 제 1 구동전압(VDD1)보다 낮은 전압 레벨을 갖는다.
인에이블된 제 1 제어신호(DPDB)가 입력되면, 스위치부(120)는 제 1 노드(n1) 및 제 2 노드(n2)에 로직 하이의 신호를 출력한다. 구동부(130)는 로직 하이의 제 1 노드(n1)의 출력 신호가 입력되면 턴 오프되고, 출력부(140)는 제 1 및 제 2 내부 기준 전압(VREFA, VREFB)의 출력을 중단한다. 이때, 제 1 제어신호(DPDB)가 인에이블된 상태는 제 1 제어신호(DPDB)의 논리 레벨이 로우 레벨인 경우이다.
반대로, 디스에이블된 제 2 제어신호(DPDB)가 입력되면, 스위치부(120)는 턴 오프되어, 앰프부(120)가 기준 전압(VREF)과 제 4 노드(n4)의 출력 전압을 차동 증폭할 수 있게 한다.
디스에이블된 제 1 제어신호(DPDB)가 입력되면, 앰프부(110)는 제 4 노드(n4)의 출력 전압 레벨이 기준 전압(VREF) 레벨보다 낮을 때, 기준 전압이 입력으로 들어가는 제 1 NMOS 트랜지스터(N1)의 저항이 제 4 노드(n4)의 출력 전압이 입력으로 들어가는 제 2 NMOS 트랜지스터(N2)의 저항보다 작아지게 된다. 이때, 제 1 NMOS 트랜지스터(N1)의 드레인단인 제 1 노드(n1)는 로우 레벨로 설정되고, 제 2 NMOS 트랜지스터(N2)의 드레인단인 제 2 노드(n2)는 하이 레벨로 설정된다.
제 2 노드(n2)의 출력 신호가 하이 레벨이 되면, 제 1 및 제 2 PMOS 트랜지스터(P1, P2)는 턴 온되지 않는다.
구동부(130)는 로우 레벨의 제 1 노드(n1) 출력 신호 즉, 드라이빙 신호(DRV)을 입력받아 제 4 노드(n4)에 제 1 구동전압(VDD1)을 출력한다.
출력부(140)는 제 1 구동전압(VDD1)을 전압 분배하여 제 1 구동전압(VDD1)보다 낮은 레벨의 제 1 내부 기준 전압(VREFA) 및 제 1 내부 기준 전압(VREFA)보다 낮은 레벨의 제 2 내부 기준 전압(VREFB)을 출력한다.
반대로, 제 4 노드(n4)의 출력 전압이 기준 전압(VREF)의 레벨보다 높을 때, 기준 전압(VREF)이 입력으로 들어가는 제 1 NMOS 트랜지스터(N1)의 저항이 제 4 노드(n4)의 출력 전압이 입력으로 들어가는 제 2 NMOS 트랜지스터(N2)의 저항보다 높아지게 된다. 이때, 제 1 NMOS 트랜지스터(N1)의 드레인단인 제 1 노드(n1)의 출력 신호는 하이 레벨이 되고, 제 2 NMOS 트랜지스터(N2)의 드레인단인 제 2 노드(n2)의 출력 신호는 로우 레벨이된다. 따라서, 제 1 노드(n1)의 출력 신호가 입력되는 구동부(130)의 제 5 PMOS 트랜지스터(P5)는 턴 오프되어 제 4 노드(n4)의 출력 전압을 낮춘다.
다음으로, 도 5a 및 도 5b는 도 3의 내부 전압 발생부(200)의 회로도이다.
구체적으로, 도 5a는 제 1 내부 전압 구동회로(210)의 회로도이고, 도 5b는 제 2 내부 전압 구동회로(220)의 회로도이다.
도 5a를 참조하여, 본 발명의 실시예에 따른 제 1 내부 전압 구동회로(210)를 설명하면 다음과 같다.
제 1 내부 전압 구동회로(210)는 제 5 노드(n5)와 제 7 노드(n7) 사이에 연결되고 제 1 내부 기준 전압(VREFA)이 입력되는 제 4 NMOS 트랜지스터(N4), 제 6 노드(n6)와 제 7 노드(n7) 사이에 연결되고 출력노드(A)의 출력 전압이 입력되는 제 5 NMOS 트랜지스터(N5), 제 7 노드(n7)와 접지전압(VSS) 사이에 연결되고 제 2 제어신호(CTRL)가 입력되는 제 6 NMOS 트랜지스터(N6), 제 1 구동전압(VDD1)과 제 5 노드(n5) 사이에 연결되고 제 6 노드(n6)의 출력 신호가 입력되는 제 6 PMOS 트랜지스터(P6), 제 1 구동전압(VDD1)과 제 6 노드(n6) 사이에 연결되고 제 6 노드(n6)의 출력 신호가 입력되는 제 7 PMOS 트랜지스터(P7) 및 제 1 구동전압(VDD1)과 출력노드(A) 사이에 연결되고 제 6 노드(n6)의 출력 신호가 입력되는 제 8 PMOS 트랜지스터(P8)를 포함한다. 출력노드(A)의 출력 전압은 내부 전압(VPERI)이다. 제 6 NMOS 트랜지스터(N6)에 입력되는 제 2 제어신호(CTRL)는 제 1 내부 전압 구동회로(210)를 구동시키는 신호이다.
출력노드(A)의 출력 전압 레벨이 제 1 내부 기준 전압(VREFA) 레벨보다 낮을 때, 제 1 내부 기준 전압(VREFA)이 입력으로 들어가는 제 4 NMOS 트랜지스터(N4)의 저항이 출력노드(A)의 출력 전압이 입력으로 들어가는 제 5 NMOS 트랜지스터(N5)의 저항보다 작아지게 된다. 이때, 제 4 NMOS 트랜지스터(N4)의 드레인단인 제 5 노드(n5)는 로우 레벨로 설정되고, 제 5 NMOS 트랜지스터(N5)의 드레인단인 제 6 노드(n6)는 하이 레벨로 설정된다.
제 6 노드(n6)의 출력 신호가 하이 레벨이 되면, 제 6 및 제 7 PMOS 트랜지스터(P6, P7)는 턴 온되지 않는다.
제 8 PMOS 트랜지스터(P8)는 로우 레벨의 제 5 노드(n5) 출력 신호를 입력받아 출력노드(A)에 제 1 구동전압(VDD1)을 출력한다.
반대로, 출력노드(A)의 출력 전압이 제 1 내부 기준 전압(VREFA)의 레벨보다 높을 때, 제 1 내부 기준 전압(VREFA)이 입력으로 들어가는 제 4 NMOS 트랜지스터(N4)의 저항이 출력노드(A)의 출력 전압을 입력으로 들어가는 제 5 NMOS 트랜지스터(N5)의 저항보다 높아지게 된다. 이때, 제 4 NMOS 트랜지스터(N4)의 드레인단인 제 5 노드(n5)의 출력 신호는 하이 레벨이 되고, 제 5 NMOS 트랜지스터(N5)의 드레인단인 제 6 노드(n6)의 출력 신호는 로우 레벨이 된다. 따라서, 제 5 노드(n6)의 출력 신호가 입력되는 제 8 PMOS 트랜지스터(P8)는 턴 오프되어 출력노드(A)의 출력 전압을 낮춘다.
다음으로, 도 5b를 참조하여, 본 발명의 실시예에 따른 제 2 내부 전압 구동회로(220)를 설명하면 다음과 같다.
제 2 내부 전압 구동회로(220)는 제 8 노드(n8)와 제 10 노드(n10) 사이에 연결되고 제 2 내부 기준 전압(VREFB)이 입력되는 제 7 NMOS 트랜지스터(N7), 제 9 노드(n6)와 제 10 노드(n10) 사이에 연결되고 출력노드(A)의 출력 전압이 입력되는 제 8 NMOS 트랜지스터(N8), 제 10 노드(n10)와 접지전압(VSS) 사이에 연결되고 제 2 제어신호(CTRL)가 입력되는 제 9 NMOS 트랜지스터(N9), 제 2 구동전압(VDD2)과 제 8 노드(n8) 사이에 연결되고 제 9 노드(n9)의 출력 신호가 입력되는 제 9 PMOS 트랜지스터(P9), 제 2 구동전압(VDD2)과 제 9 노드(n9) 사이에 연결되고 제 9 노드(n9)의 출력 신호가 입력되는 제 10 PMOS 트랜지스터(P10) 및 제 2 구동전압(VDD2)과 출력노드(A) 사이에 연결되고 제 8 노드(n8)의 출력 신호가 입력되는 제 11 PMOS 트랜지스터(P11)를 포함한다. 출력노드(A)의 출력 전압은 내부 전압(VPERI)이다. 제 9 NMOS 트랜지스터(N9)에 입력되는 제 2 제어신호(CTRL)는 제 2 내부 전압 구동회로(220)를 구동시키는 신호이다.
출력노드(A)의 출력 전압 레벨이 제 2 내부 기준 전압(VREFB) 레벨보다 낮을 때, 제 2 내부 기준 전압(VREFB)이 입력으로 들어가는 제 7 NMOS 트랜지스터(N7)의 저항이 출력노드(A)의 출력 전압이 입력으로 들어가는 제 8 NMOS 트랜지스터(N8)의 저항보다 작아지게 된다. 이때, 제 7 NMOS 트랜지스터(N7)의 드레인단인 제 8 노드(n8)는 로우 레벨로 설정되고, 제 8 NMOS 트랜지스터(N8)의 드레인단인 제 9 노드(n9)는 하이 레벨로 설정된다.
제 9 노드(n9)의 출력 신호가 하이 레벨이 되면, 제 9 및 제 10 PMOS 트랜지스터(P9, P10)는 턴 온되지 않는다.
제 11 PMOS 트랜지스터(P11)는 로우 레벨의 제 8 노드(n8) 출력 신호를 입력받아 츨력노드(A)에 제 2 구동전압(VDD2)을 출력한다.
반대로, 출력노드(A)의 출력 전압이 제 2 내부 기준 전압(VREFB)의 레벨보다 높을 때, 제 2 내부 기준 전압(VREFB)이 입력으로 들어가는 제 7 NMOS 트랜지스터(N7)의 저항이 출력노드(A)의 출력 전압이 입력으로 들어가는 제 8 NMOS 트랜지스터(N8)의 저항보다 높아지게 된다. 이때, 제 7 NMOS 트랜지스터(N7)의 드레인단인 제 8 노드(n8)의 출력 신호는 하이 레벨이 되고, 제 8 NMOS 트랜지스터(N8)의 드레인단인 제 9 노드(n9)의 출력 신호는 로우 레벨이 된다. 따라서, 제 8 노드(n8)의 출력 신호가 입력되는 제 11 PMOS 트랜지스터(P11)는 턴 오프되어 출력노드(A)의 출력 전압을 낮춘다.
도 2 내지 도 5a 및 도 5b를 참조하여, 전압 구동회로의 동작을 설명하면 다음과 같다.
기준 전압 발생부(100)에서 전압 레벨이 서로 다른 제 1 내부 기준 전압(VREFA) 및 제 2 내부 기준 전압(VREFB)을 출력한다. 이때, 제 1 내부 기준 전방(VREFA)의 전압 레벨은 제 1 구동전압(VDD1)보다 낮고 제 2 내부 기준 전압(VREFB)보다 높다.
내부 전압 발생부(200)는 내부 전압(VPERI)이 제 1 내부 기준 전압(VREFA) 레벨보다 낮고 제 2 내부 기준 전압(VREFB) 레벨보다 높을 때에는 제 1 구동전압(VDD1)을 이용하는 제 1 내부 전압 구동회로(210)만 동작시켜 내부 전압(VPERI)을 공급한다. 그러나, 페리 영역의 동작 부하가 발생하여, 내부 전압(VPERI)이 제 1 내부 기준 전압(VPERI)를 넘어 제 2 내부 기준 전압(VREFB) 레벨보다 낮아질 때에는 제 1 내부 전압 구동회로(210) 및 제 2 내부 전압 구동회로(220)가 동시에 동작하여 내부 전압(VPERI)의 전압 레벨을 빠르게 상승시킨다.
본 발명의 실시예에 따른 전압 구동회로는 복수의 기준 전압 및 복수의 구동전압을 사용함으로써, 종래 기술에 따른 내부 전압 발생부(10)와 같이 하나의 기준 전압 및 하나의 구동전압을 이용하여 내부 전압(VPERI)을 사용했을 때보다 안정적인 내부 전압(VPERI)을 페리 영역에 공급할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 내부 전압 발생부 100: 기준 전압 발생부
110: 앰프부 120: 스위치부
130: 구동부 140: 출력부
200: 내부 전압 발생부 210: 제 1 내부 전압 구동회로
220: 제 2 내부 전압 구동회로

Claims (10)

  1. 기준 전압을 입력받고 제 1 내부 기준 전압 및 상기 제 1 내부 기준 전압보다 전압 레벨이 낮은 제 2 내부 기준 전압을 생성하는 기준 전압 발생부;
    제 1 및 제 2 구동전압을 입력받고 상기 제 1 내부 기준 전압보다 내부 전압이 낮을 때에는 상기 제 1 구동전압을 출력하여 상기 내부 전압을 생성하고, 상기 내부 전압의 상기 제 2 내부 기준 전압보다 낮아지면 상기 제 1 및 제 2 구동전압을 동시에 출력하여 상기 내부 전압을 생성하는 내부 전압 발생부를 포함하는 전압 구동회로.
  2. 제 1항에 있어서,
    상기 제 2 구동전압은
    상기 제 1 구동전압보다 전압 레벨이 높은 것을 특징으로 하는 전압 구동회로.
  3. 제 2항에 있어서,
    상기 기준 전압 발생부는
    제 1 제어신호에 응답하여 상기 기준 전압 발생부의 동작여부를 결정하는 스위치부;
    상기 기준 전압 및 피드백 전압을 차동 증폭하여 드라이빙 신호를 출력하는 앰프부;
    상기 제 1 구동전압을 입력받고 상기 드라이빙 신호에 응답하여 상기 피드백 전압을 출력하는 구동부;
    상기 피드백 전압을 전압 분배하여 상기 제 1 및 제 2 내부 기준 전압을 출력하는 출력부를 포함하는 전압 구동회로.
  4. 제 3항에 있어서,
    상기 스위치부는
    반도체 메모리 장치가 저전력 모드일 때 인에이블되는 상기 제 1 제어신호에 응답하여 상기 제 1 및 제 2 내부 기준 전압의 생성을 중단하고, 반도체 메모리 장치가 일반적인 동작일 때 디스에이블되는 상기 제 1 제어신호에 응답하여 상기 제 1 및 제 2 내부 기준 전압을 생성하는 것을 특징으로 하는 전압 구동회로.
  5. 제 3항에 있어서,
    상기 앰프부는
    상기 기준 전압보다 상기 피드백 전압의 전압 레벨이 낮으면 상기 드라이빙 신호를 인에이블 시키고, 상기 기준 전압 보다 상기 피드백 전압의 전압 레벨이 높으면 상기 드라이빙 신호를 디스에이블 시키는 것을 특징으로 하는 전압 구동회로.
  6. 제 3항에 있어서,
    상기 구동부는
    상기 드라이빙 신호가 인에이블되면 상기 피드백 전압을 출력하고, 상기 드라이빙 신호가 디스에이블되면 상기 피드백 전압의 출력을 중단하는 것을 특징으로 하는 전압 구동회로.
  7. 제 3항에 있어서,
    상기 내부 전압 발생부는
    상기 제 1 구동전압을 입력받고 상기 제 1 내부 기준 전압에 응답하여 상기 내부 전압을 출력하는 제 1 내부 전압 구동회로; 및
    동작부하가 많아지면, 상기 제 1 내부 전압 구동회로와 함께 구동되어 내부 전압 레벨을 높이는 제 2 내부 전압 구동회로를 포함하는 전압 구동회로.
  8. 제 7항에 있어서,
    상기 제 2 내부 전압 구동회로는
    상기 제 2 구동전압을 입력받고 상기 제 2 제어신호 및 상기 제 2 내부 기준 전압에 응답하여 상기 내부 전압을 출력하는 것을 특징으로 하는 전압 구동회로.
  9. 제 8항에 있어서,
    상기 제 1 내부 전압 구동회로는
    상기 제 1 내부 기준 전압과 상기 내부 전압을 비교하여 상기 제 1 내부 기준 전압보다 상기 내부 전압의 전압 레벨이 낮아지면 상기 제 1 구동전압을 상기 내부 전압으로 출력하는 것을 특징으로 하는 전압 구동회로.
  10. 제 8항에 있어서,
    상기 제 2 내부 전압 구동회로는
    상기 제 1 내부 전압 구동회로와 함께 구동되며, 상기 제 2 내부 기준 전압과 상기 내부 전압을 비교하여 상기 제 2 내부 기준 전압보다 상기 내부 전압 레벨이 낮아지면 상기 제 2 구동전압을 출력하는 것을 특징으로 하는 전압 구동회로.
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