CN113311898B - 一种具有电源抑制的ldo电路、芯片及通信终端 - Google Patents

一种具有电源抑制的ldo电路、芯片及通信终端 Download PDF

Info

Publication number
CN113311898B
CN113311898B CN202110867707.2A CN202110867707A CN113311898B CN 113311898 B CN113311898 B CN 113311898B CN 202110867707 A CN202110867707 A CN 202110867707A CN 113311898 B CN113311898 B CN 113311898B
Authority
CN
China
Prior art keywords
pmos tube
tube
pmos
power supply
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110867707.2A
Other languages
English (en)
Other versions
CN113311898A (zh
Inventor
王永寿
陈成
李春领
高晨阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanchip Tianjin Electronic Technology Co Ltd
Original Assignee
Vanchip Tianjin Electronic Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanchip Tianjin Electronic Technology Co Ltd filed Critical Vanchip Tianjin Electronic Technology Co Ltd
Priority to CN202110867707.2A priority Critical patent/CN113311898B/zh
Publication of CN113311898A publication Critical patent/CN113311898A/zh
Application granted granted Critical
Publication of CN113311898B publication Critical patent/CN113311898B/zh
Priority to EP22848411.9A priority patent/EP4379496A1/en
Priority to KR1020247000379A priority patent/KR20240016433A/ko
Priority to PCT/CN2022/107152 priority patent/WO2023005806A1/zh
Priority to US18/423,207 priority patent/US20240281012A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Abstract

本发明公开了一种具有电源抑制的LDO电路、芯片及通信终端。该LDO电路包括设置有中频零点调整单元的带隙基准模块、设置有中频零点产生单元的放大模块和功率输出模块，带隙基准模块连接放大模块，放大模块连接功率输出模块。本发明针对中频处的电源抑制，配合调整带隙基准模块中的中频零点调整单元和LDO电路中的中频零点产生单元，使中频电源抑制性能得到更好的优化。将该中频电源抑制的LDO电路作为射频芯片的电压偏置电路，可增强射频芯片电源对中频信号的抑制能力，进而提升射频芯片在移动通信终端里的性能。

Description

一种具有电源抑制的LDO电路、芯片及通信终端
技术领域
本发明涉及一种具有电源抑制的LDO电路，同时也涉及包括该LDO电路的集成电路芯片及相应的通信终端，属于集成电路技术领域。
背景技术
随着通信技术的发展，通信终端中芯片的应用环境越来越复杂。通常，一个通信终端中包括有CPU、电源管理芯片、存储芯片、时钟芯片、外围电路和射频芯片等部分，且各部分由同一个电源供电。其中，CPU、电源管理芯片、存储芯片、时钟芯片和外围电路等会产生一些中频信号（100KHz～10MHz），这些中频信号会通过电源进入射频芯片的电压偏置电路，进而干扰恶化射频芯片调制谱、开关谱和噪声等性能，严重限制了射频通信技术的发展。
LDO（low dropout regulator，低压差线性稳压器）电路是一种射频芯片常用的典型电压偏置电路，它的主要作用是为射频芯片提供直流电压工作点。为了减小通信终端里中频信号对射频芯片的干扰，增强电源对中频信号的抑制能力，提供一种高性能中频电源抑制（Power Supply Rejection，简称为PSR）的LDO电路是必要的。
发明内容
本发明所要解决的首要技术问题在于提供一种具有电源抑制的LDO电路。
本发明所要解决的另一技术问题在于提供一种包括具有电源抑制的LDO电路的芯片及通信终端。
为了实现上述目的，本发明采用下述的技术方案：
根据本发明实施例的第一方面，提供一种具有电源抑制的LDO电路，包括设置有中频零点调整单元的带隙基准模块、设置有中频零点产生单元的放大模块和功率输出模块，所述带隙基准模块连接所述放大模块，所述放大模块连接所述功率输出模块；
所述带隙基准模块利用所述中频零点调整单元调整的中频零点的频率，生成带有预设温度系数的基准电压，输出到所述放大模块；其中，所述基准电压作为所述LDO电路的参考电压，配合所述中频零点产生单元生成的零点，所述零点的频率为中频，调节所述LDO电路在中频处的电源抑制。
其中较优地，所述带隙基准模块包括启动单元、PTAT电流产生单元、输出单元和中频零点调整单元；所述启动单元和所述中频零点调整单元的输出端连接所述PTAT电流产生单元的输入端，所述PTAT电流产生单元的输出端连接所述输出单元的输入端，所述输出单元的输出端连接所述放大模块的输入端。
其中较优地，所述启动单元包括第一PMOS管、第二PMOS管、第一电阻、第二电阻、第一NMOS管、第二NMOS管、第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；所述第一PMOS管和所述第二PMOS管的源极连接电源电压，所述第二PMOS管的漏极连接所述第一电阻的一端，所述第一电阻的另一端连接所述第一PMOS管的漏极、所述第四PMOS管的栅极和所述第二电阻的一端，所述第二电阻的另一端连接所述第一NMOS管的栅极和漏极，所述第四PMOS管的漏极连接所述第三NMOS管的栅极和漏极、所述第四NMOS管的栅极，所述第四NMOS管的漏极、所述第四PMOS管的源极和所述第三PMOS管的漏极相互连接，并与所述第二PMOS管的栅极连接到所述PTAT电流产生单元，所述第一PMOS管、所述第二NMOS管和所述第三PMOS管的栅极连接外部的使能信号，所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的源极连接电源电压，所述第二NMOS管、所述第三NMOS管和所述第四NMOS管的源极接地。
其中较优地，所述PTAT电流产生单元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三电阻、第四电阻、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第五电阻、第一双极型晶体管和第二双极型晶体管；所述第五PMOS管的栅极连接外部的使能信号，所述第五PMOS管的漏极、所述第六PMOS管、所述第七PMOS管与所述第二PMOS管的栅极、所述第九PMOS管的漏极、所述第三电阻的一端和所述输出单元之间相互连接，所述第六PMOS管的漏极连接所述第八PMOS管的源极，所述第七PMOS管的漏极连接所述第九PMOS管的源极，所述第八PMOS管与所述第九PMOS管的栅极、所述第三PMOS管的漏极、所述第四PMOS管的源极、所述第三电阻的另一端、所述第七NMOS管的漏极和所述输出单元之间相互连接，所述第八PMOS管的漏极连接所述第四电阻的一端、所述第五NMOS管与所述第七NMOS管的栅极，所述第四电阻的另一端连接所述第五NMOS管的漏极、所述第六NMOS管与所述第八NMOS管的栅极，所述第五NMOS管的源极连接所述第六NMOS管的漏极，所述第七NMOS管的源极连接所述第八NMOS管的漏极，所述第六NMOS管的源极连接所述第一双极型晶体管的发射极，所述第八NMOS管的源极通过所述第五电阻连接所述第二双极型晶体管的发射极，所述第五PMOS管、所述第六PMOS管、所述第七PMOS管的源极连接电源电压,所述第一双极型晶体管和所述第二双极型晶体管的基极和集电极均接地。
其中较优地，所述输出单元包括第十PMOS管、第十一PMOS管、第六电阻、第三双极型晶体管、第十二PMOS管和第十三PMOS管；所述第十PMOS管与所述第十二PMOS管的栅极连接所述第九PMOS管的漏极和所述中频零点调整单元，所述第十PMOS管的漏极连接所述第十一PMOS管的源极，所述第十二PMOS管的漏极连接所述第十三PMOS管的源极，所述第十一PMOS管与所述第十三PMOS管的栅极连接所述第三电阻的另一端和所述中频零点调整单元，所述第十一PMOS管的漏极与所述第六电阻的一端连接所述放大模块，所述第六电阻的另一端连接所述第三双极型晶体管的发射极，所述第十三PMOS管的漏极连接所述放大模块，所述第十PMOS管与所述第十二PMOS管的源极连接所述电源电压，所述第三双极型晶体管的基极和集电极接地。
其中较优地，所述中频零点调整单元包括第一电容和第二电容, 所述第一电容与所述第二电容的一端连接所述电源电压，所述第一电容的另一端连接所述第六PMOS管、所述第七PMOS管、所述第十PMOS管和所述第十二PMOS管的栅极，所述第二电容的另一端连接所述第八PMOS管、所述第九PMOS管、所述第十一PMOS管和所述第十三PMOS管的栅极。
其中较优地，所述放大模块包括第一级放大单元、第二级放大单元和设置在所述第一级放大单元与所述第二级放大单元之间的所述中频零点产生单元，所述第一级放大单元连接所述第二级放大单元和所述功率输出模块。
其中较优地，所述中频零点产生单元由第十电阻和第四电容串联到地组成。
根据本发明实施例的第二方面，提供一种集成电路芯片，所述集成电路芯片包括上述的具有电源抑制的LDO电路。
根据本发明实施例的第三方面，提供一种通信终端，所述通信终端中包括上述的具有电源抑制的LDO电路。
本发明所提供的具有电源抑制的LDO电路针对中频处的电源抑制，配合调整带隙基准模块中的中频零点调整单元和LDO电路中的中频零点产生单元，使中频电源抑制性能得到更好的优化。将该中频电源抑制的LDO电路作为射频芯片的电压偏置电路，可增强射频芯片电源对中频信号的抑制能力，进而提升射频芯片在移动通信终端里的性能。
附图说明
图1为本发明实施例提供的具有电源抑制的LDO电路的原理图；
图2为本发明实施例提供的具有电源抑制的LDO电路中，带隙基准模块的电路原理图；
图3为本发明实施例提供的具有电源抑制的LDO电路中，放大模块和功率输出模块的电路原理图；
图4为带隙基准模块的基准电压输出端的电源抑制仿真结果对比图；
图5为LDO电路的电压输出端VOUT的电源抑制仿真结果对比图。
具体实施方式
下面结合附图和具体实施例对本发明的技术内容做进一步的详细说明。
为了提高射频芯片在复杂应用环境中对中频信号的抗干扰能力，进而提升射频芯片在移动通信终端里的性能，如图1所示，本发明实施例提供了具有电源抑制的LDO电路，包括设置有中频零点调整单元109的带隙基准模块101、设置有中频零点产生单元105的放大模块102和功率输出模块103，带隙基准模块101连接放大模块102，放大模块102连接功率输出模块103。
带隙基准模块101利用中频零点调整单元109调整中频零点的频率，生成带有预设温度系数、并具有中频电源抑制的基准电压，输出到放大模块102，作为LDO电路的参考电压，配合中频零点产生单元105生成的用于改变放大模块102在中频处频率响应的频率为中频的零点，以提高LDO电路的中频电源抑制性能。
如图1所示，带隙基准模块101包括启动单元106、PTAT（Proportional ToAbsolute Temperature,与绝对温度成正比)电流产生单元107、输出单元108和中频零点调整单元109；启动单元106和中频零点调整单元109的输出端连接PTAT电流产生单元107的输入端，PTAT电流产生单元107的输出端连接输出单元108的输入端，输出单元108的输出端连接放大模块102。
需要强调的是，本发明中，主要对带隙基准模块101为放大模块102提供预设温度系数（一般为零温度系数）、并具有中频电源抑制的基准电压VREF的实现过程进行详细说明，而带隙基准模块101还会为放大模块102提供偏置电流为现有公知技术，在此不再详述。
具体的说，启动单元106，用于使PTAT电流产生单元107避开电流为0的简并点，确保该PTAT电流产生单元107正常启动并稳定。如图2所示，启动单元106包括第一PMOS管201、第二PMOS管202、第一电阻203、第二电阻204、第一NMOS管205、第二NMOS管206、第三PMOS管207、第四PMOS管208、第三NMOS管209和第四NMOS管210。启动单元106各部分连接关系如下：第一PMOS管201和第二PMOS管202的源极连接电源电压VDD，第二PMOS管202的漏极连接第一电阻203的一端，第一电阻203的另一端连接第一PMOS管201的漏极、第四PMOS管208的栅极和第二电阻204的一端，第二电阻204的另一端连接第一NMOS管205的栅极和漏极，第四PMOS管208的漏极连接第三NMOS管209的栅极和漏极、第四NMOS管210的栅极，第四NMOS管210的漏极、第四PMOS管208的源极和第三PMOS管207的漏极相互连接，并与第二PMOS管202的栅极连接到PTAT电流产生单元107的相应位置，第一PMOS管201、第二NMOS管206和第三PMOS管207的栅极连接外部的使能信号EN，第一PMOS管201、第二PMOS管202和第三PMOS管207的源极连接电源电压VDD，第二NMOS管206、第三NMOS管209和第四NMOS管210的源极接地。
PTAT电流产生单元107，利用
Figure 901516DEST_PATH_IMAGE001
原理产生与温度成正比的电流。如图2所示， PTAT电流产生单元107包括第五PMOS管211、第六PMOS管212、第七PMOS管213、第八PMOS管 214、第九PMOS管215、第三电阻216、第四电阻217、第五NMOS管218、第六NMOS管219、第七 NMOS管220、第八NMOS管221、第五电阻222、第一双极型晶体管223和第二双极型晶体管224。 PTAT电流产生单元107各部分连接关系如下：第五PMOS管211的栅极连接外部的使能信号， 第五PMOS管211的漏极、第六PMOS管212、第七PMOS管213与第二PMOS管202的栅极、第九PMOS 管215的漏极、第三电阻216的一端和输出单元108相应位置之间相互连接，第六PMOS管212 的漏极连接第八PMOS管214的源极，第七PMOS管213的漏极连接第九PMOS管215的源极，第八 PMOS管214与第九PMOS管215的栅极、第三PMOS管207的漏极、第四PMOS管208的源极、第三电 阻216的另一端、第七NMOS管220的漏极和输出单元108相应位置之间相互连接，第八PMOS管 214的漏极连接第四电阻217的一端、第五NMOS管218与第七NMOS管220的栅极，第四电阻217 的另一端连接第五NMOS管218的漏极、第六NMOS管219与第八NMOS管221的栅极，第五NMOS管 218的源极连接第六NMOS管219的漏极，第七NMOS管220的源极连接第八NMOS管221的漏极， 第六NMOS管219的源极连接第一双极型晶体管223的发射极，第八NMOS管221的源极通过第 五电阻222连接第二双极型晶体管224的发射极，第五PMOS管211、第六PMOS管212、第七PMOS 管213的源极连接电源电压VDD,第一双极型晶体管223和第二双极型晶体管224的基极和集 电极均接地。
其中，第一PMOS管201、第二NMOS管206、第三PMOS管207和第五PMOS管211作为使能 控制管，控制带隙基准模块101的开启与关闭。当使能信号EN为低电平时，第一PMOS管201、 第三PMOS管207和第五PMOS管211导通，第二NMOS管206截止，带隙基准模块101关闭。当使能 信号EN从低电平变成高电平，第一PMOS管201、第三PMOS管207和第五PMOS管211截止，第二 NMOS管206导通。由第二PMOS管202、第一电阻203、第二电阻204、第一NMOS管205、第二NMOS 管206组成的支路导通，节点A处的电压VA被拉低，第四PMOS管208导通，产生电流，第三NMOS 管209和第四NMOS管210构成电流镜，第四NMOS管210导通，节点B处的电压VB被拉低，第八 PMOS管214和第九PMOS管215开始导通，使PTAT电流产生单元107避开电流为0的简并点，开 始启动，等其建立稳定，节点A处的电压VA大于节点B处的电压VB，第四PMOS管208截止，PTAT 电流产生单元107启动完成。第五PMOS管211、第六PMOS管212、第七PMOS管213、第八PMOS管 214、第九PMOS管215、第三电阻216、第四电阻217、第五NMOS管218、第六NMOS管219、第七 NMOS管220、第八NMOS管221组成共源共栅电流镜自举电路，左右两支路的电流相等，实现节 点C和节点D的钳位，使节点C处的电压VC和节点D处的电压VD近似相等，即
Figure 818657DEST_PATH_IMAGE002
，且
Figure 67235DEST_PATH_IMAGE003
（第一双极型晶体管223的基极-发射极电压），
Figure 462445DEST_PATH_IMAGE004
（（第二双 极型晶体管224的基极-发射极电压与第五电阻222两端的压降之和），第一双极型晶体管 223和第二双极型晶体管224的基极-发射极电压的差值
Figure 870292DEST_PATH_IMAGE005
，其中N为第一双极 型晶体管223和第二双极型晶体管224并联个数的比值，
Figure 692755DEST_PATH_IMAGE006
为双极型晶体管的热电压，
Figure 428629DEST_PATH_IMAGE006
的表达式为
Figure 627530DEST_PATH_IMAGE007
，其中
Figure 889884DEST_PATH_IMAGE008
为玻尔兹曼常数，
Figure 883247DEST_PATH_IMAGE009
为电子电荷，
Figure 106418DEST_PATH_IMAGE010
为绝对温度，即
Figure 843430DEST_PATH_IMAGE011
，其中
Figure 960291DEST_PATH_IMAGE012
是常数，因此第一双极型晶体管223和第二双极型晶体管 224的基极-发射极电压的差值
Figure 390135DEST_PATH_IMAGE013
与绝对温度
Figure 100602DEST_PATH_IMAGE014
成正比。第五电阻222两端的压降为
Figure 375726DEST_PATH_IMAGE015
，共源共栅电流镜自举电路左右两支路的电流为
Figure 612672DEST_PATH_IMAGE016
，该电流与 绝对温度
Figure 947838DEST_PATH_IMAGE014
成正比，即PTAT电流。
输出单元108，基于PTAT电流产生单元107产生的与温度成正比的电流，生成基准电压VREF和基准电流IBIAS。如图2所示，输出单元108包括第十PMOS管227、第十一PMOS管228、第六电阻229、第三双极型晶体管230、第十二PMOS管231和第十三PMOS管232。输出单元108各部分连接关系如下：第十PMOS管227与第十二PMOS管231的栅极连接第九PMOS管215的漏极和中频零点调整单元109，第十PMOS管227的漏极连接第十一PMOS管228的源极，第十二PMOS管231的漏极连接第十三PMOS管232的源极，第十一PMOS管228与第十三PMOS管232的栅极连接第三电阻216的另一端和中频零点调整单元109，第十一PMOS管228的漏极与第六电阻229的一端连接放大模块102，用于为其提供基准电压VREF，第六电阻229的另一端连接第三双极型晶体管230的发射极，第十三PMOS管232的漏极连接放大模块102，用于将基准电流IBIAS传输给放大模块102，实现为其提供偏置电流，第十PMOS管227与第十二PMOS管231的源极连接电源电压VDD，第三双极型晶体管230的基极和集电极接地。
利用第十PMOS管227和第十一PMOS管228，第十二PMOS管231和第十三PMOS管232分 别构成电流镜，将PTAT电流产生单元107的PTAT电流复制，得到基准电流IBIAS，用于提供给 放大模块102做偏置电流。基准电压VREF可表示为
Figure 145602DEST_PATH_IMAGE017
，其 中
Figure 224416DEST_PATH_IMAGE018
为第三双极型晶体管230基极-发射极电压，该电压是一个负温度系数的电压，因此调 整第五电阻222和第六电阻229的比例，可使基准电压VREF成为一个零温度的电压，用于提 供给放大模块102做参考电压。
中频零点调整单元109，用于调整带隙基准模块101中频零点的频率，以提高带隙基准模块101的中频电源抑制性能。如图2所示，中频零点调整单元109包括第一电容225和第二电容226,第一电容225与第二电容226的一端连接电源电压VDD，第一电容225的另一端连接第六PMOS管212、第七PMOS管213、第十PMOS管227和第十二PMOS管231的栅极，第二电容226的另一端连接第八PMOS管214、第九PMOS管215、第十一PMOS管228和第十三PMOS管232的栅极。
带隙基准模块101中，电源电压VDD通过与第一电容225和第二电容226另一端连接的各个PMOS管，其栅极的寄生电容Cgs，Cgd存在支路到基准电压输出端，支路上会产生一个零点。此零点的频率由该支路上电阻（PMOS管的电阻）和电容的乘积决定，通过改变其电容，进而改变零点频率，使带隙基准模块101在中频处的电源抑制得到优化。其中，第一电容225和第二电容226的容值大小及两者的比例大小共同决定该中频零点的频率，针对中频处的电源抑制调整第一电容225和第二电容226的容值大小和比例大小，可以达到更好的优化效果，具体通过如下公式实现。
Figure 315869DEST_PATH_IMAGE019
（1）
其中，
Figure 87516DEST_PATH_IMAGE020
为带隙基准模块101中频零点支路上的电阻，
Figure 506996DEST_PATH_IMAGE021
为带隙基准模块101中 频零点支路上的电容，
Figure 389501DEST_PATH_IMAGE022
为第十PMOS管227漏源之间的等效交流电阻，
Figure 335460DEST_PATH_IMAGE023
为第十一 PMOS管228漏源之间的等效交流电阻，
Figure 746850DEST_PATH_IMAGE024
为第十PMOS管227栅源之间的寄生电容，
Figure 184785DEST_PATH_IMAGE025
为第一电容225的容值，
Figure 198877DEST_PATH_IMAGE026
为第十PMOS管227栅漏之间的寄生电容，
Figure 671447DEST_PATH_IMAGE027
为第十一 PMOS管228栅源之间的寄生电容，
Figure 253738DEST_PATH_IMAGE028
为第二电容226的容值，
Figure 178968DEST_PATH_IMAGE029
为第十一PMOS管228栅 漏之间的寄生电容，
Figure 996752DEST_PATH_IMAGE030
为电路中的并联符号。
如图3所示，放大模块102包括第一级放大单元110、第二级放大单元111和设置在第一级放大单元110与第二级放大单元111之间的中频零点产生单元105，第一级放大单元110连接第二级放大单元111和功率输出模块103。功率输出模块103包括功率管312、第十六NMOS管320、第三电容315、第七电阻316和由第八电阻Rf1和第九电阻Rf2组成的反馈电阻网络112，功率管312的栅极连接第十六NMOS管320的漏极、第三电容315的一端和第二级放大单元111，第三电容315的另一端连接第七电阻316的一端，第七电阻316的另一端连接功率管312漏极、第八电阻Rf1的一端，第八电阻Rf1的另一端连接第九电阻Rf2的一端、第一级放大单元110，第九电阻Rf2的另一端接地，功率管312和第十六NMOS管320的源极连接电源电压VDD，第十六NMOS管320的栅极连接外部的使能信号。
如图3所示，第一级放大单元110包括反相器301、第九NMOS管302、第十NMOS管303、第十一NMOS管304、第十二NMOS管305、第十三NMOS管306、第十四NMOS管307、第十四PMOS管308、第十五PMOS管309、第十六PMOS管319。第一级放大单元110各部分连接关系如下：反相器301的输入端连接外部的使能信号，反相器301的输出端连接第十二NMOS管305的栅极，第九NMOS管302和第十六PMOS管319的栅极连接外部的使能信号，第九NMOS管302的漏极连接输出单元108的第十三PMOS管232的漏极，第九NMOS管302的源极连接第十NMOS管303的栅极和漏极、第十一NMOS管304的栅极、第二级放大单元111、第十二NMOS管305的漏极，第十一NMOS管304的漏极连接第十三NMOS管306和第十四NMOS管307的源极，第十三NMOS管306的栅极连接输出单元108的第十一PMOS管228的漏极与第六电阻229的一端，第十三NMOS管306的漏极连接第十四PMOS管308的栅极和漏极、第十五PMOS管309的栅极、第十六PMOS管319的漏极，第十五PMOS管309的漏极连接第十四NMOS管307的漏极、中频零点产生单元105和第二级放大单元111，第十四NMOS管307的栅极连接功率输出模块103，第十四PMOS管308、第十五PMOS管309、第十六PMOS管319的源极连接电源电压VDD，第十NMOS管303、第十一NMOS管304、第十二NMOS管305的源极均接地。
如图3所示，第二级放大单元111包括第十五NMOS管310和第十七PMOS管311，第十五NMOS管310的栅极连接第十一NMOS管304的栅极，第十五NMOS管310的漏极连接第十七PMOS管311的漏极和功率输出模块103，第十七PMOS管311的栅极连接第十四NMOS管307的漏极和中频零点产生单元105，第十七PMOS管311的源极连接电源电压VDD，第十五NMOS管310的源极接地。
如图3所示，中频零点产生单元105包括第十电阻317和第四电容318，第十电阻317的一端连接第十五PMOS管309的漏极和第十七PMOS管311的栅极，第十电阻317的另一端连接第四电容318的一端，第四电容318的另一端接地。
其中，第一级放大单元110与第二级放大单元111、功率管312、第八电阻Rf1和第九电阻Rf2构成负反馈环路，使得LDO电路的输出电压VOUT受电源电压和负载电阻变化影响小。
具体的说，使能信号EN经过反相器301得到使能信号ENB，使能信号EN和ENB通过控 制使能管第九NMOS管302、第十二NMOS管305、第十六PMOS管319和第十六NMOS管320的导通 和截止，实现控制第一级放大单元110与第二级放大单元111的开启和关闭。带隙基准模块 101为第一级放大单元110提供偏置电流。第十NMOS管303和第十一NMOS管304，第十NMOS管 303和第十五NMOS管310分别构成电流镜，用于将基准电流IBIAS复制给第一级放大单元110 和第二级放大单元111提供偏置电流。带隙基准模块101为第一级放大单元110提供参考电 压。第一级放大单元110是典型的五管放大器，其中第十三NMOS管306和第十四NMOS管307是 第一级放大单元110的输入放大对管，第十四PMOS管308、第十五PMOS管309是第一级放大单 元110的电流镜负载。第二级放大单元111是共源放大器，其中第十七PMOS管311是第二级放 大单元111的放大管。第三电容315和第七电阻316组成密勒补偿。第八电阻Rf1和第九电阻 Rf2组成反馈电阻网络33，和基准电压VREF一起决定LDO电路输出电压的大小，该输出电压
Figure 58249DEST_PATH_IMAGE031
。第十电阻317和第四电容318串联到地组成中频零点产生单元 105，它的作用是生成一个频率为中频的零点，这一零点可以改变放大模块102在中频处的 频率响应，以提高LDO电路中频的电源抑制性能。其中，第十电阻317和第四电容318的乘积 决定该零点的频率，该零点的频率具体表示为
Figure 811441DEST_PATH_IMAGE032
，针对中频处的电源抑制，配合调整 带隙基准模块101中频零点的频率和中频零点产生单元生成的中频零点的频率，可以达到 更好的优化效果。
图4为带隙基准模块Bandgap电压输出端的电源抑制（PSR）仿真结果对比，其中曲线1是带隙基准模块加入中频零点调整单元之前电源抑制仿真结果，曲线2是带隙基准模块加入中频零点调整单元之后电源抑制仿真结果，图中标注的是频率300KHz处的电源抑制，根据仿真结果可以看出带隙基准模块在加入中频零点调整单元之后，在300KHz频率处的电源抑制优化了11.2dB。
图5为本发明所提供的LDO电路的电压输出端VOUT的电源抑制（PSR）仿真结果对比，其中曲线3是LDO电路加入中频零点产生单元之前电源抑制仿真结果，曲线4是LDO电路加入中频零点产生单元之后电源抑制仿真结果，图中标注的是频率300KHz处的电源抑制，根据仿真结果可以看出LDO电路在加入中频零点单元之后，在300KHz频率处的电源抑制优化11.1dB。
另外，本发明实施例提供的具有电源抑制的LDO电路可以被用在集成电路芯片中。对于该集成电路芯片中具有电源抑制的LDO电路的具体结构，在此不再一一详述。
上述具有电源抑制的LDO电路还可以被用在通信终端中，作为射频集成电路的重要组成部分。这里所说的通信终端是指可以在移动环境中使用，支持GSM、EDGE、TD_SCDMA、TDD_LTE、FDD_LTE等多种通信制式的设备，包括移动电话、笔记本电脑、平板电脑、车载电脑等。此外，本发明所提供的技术方案也适用于其他射频集成电路应用的场合，例如通信基站等。
本发明所提供的具有电源抑制的LDO电路针对中频处的电源抑制，配合调整带隙基准模块中的中频零点调整单元和LDO电路中的中频零点产生单元，使中频电源抑制性能得到更好的优化。将该中频电源抑制的LDO电路作为射频芯片的电压偏置电路，可增强射频芯片电源对中频信号的抑制能力，进而提升射频芯片在移动通信终端里的性能。
以上对本发明所提供的具有电源抑制的LDO电路、芯片及通信终端进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质内容的前提下对它所做的任何显而易见的改动，都将属于本发明专利权的保护范围。

Claims (9)

1.一种具有电源抑制的LDO电路，其特征在于包括设置有中频零点调整单元的带隙基准模块、设置有中频零点产生单元的放大模块和功率输出模块，所述带隙基准模块连接所述放大模块，所述放大模块连接所述功率输出模块；
所述放大模块包括第一级放大单元和第二级放大单元；所述中频零点产生单元设置在所述第一级放大单元与所述第二级放大单元之间；
所述带隙基准模块利用所述中频零点调整单元调整的中频零点的频率，生成预设温度系数的基准电压，输出到所述放大模块；其中，所述基准电压作为所述LDO电路的参考电压，配合所述中频零点产生单元生成的零点，所述零点的频率为中频，调节所述LDO电路在中频处的电源抑制。
2.如权利要求1所述的具有电源抑制的LDO电路，其特征在于：
所述带隙基准模块包括启动单元、PTAT电流产生单元、输出单元和中频零点调整单元；所述启动单元和所述中频零点调整单元的输出端连接所述PTAT电流产生单元的输入端，所述PTAT电流产生单元的输出端连接所述输出单元的输入端，所述输出单元的输出端连接所述放大模块的输入端。
3.如权利要求2所述的具有电源抑制的LDO电路，其特征在于：
所述启动单元包括第一PMOS管、第二PMOS管、第一电阻、第二电阻、第一NMOS管、第二NMOS管、第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；所述第一PMOS管和所述第二PMOS管的源极连接电源电压，所述第二PMOS管的漏极连接所述第一电阻的一端，所述第一电阻的另一端连接所述第一PMOS管的漏极、所述第四PMOS管的栅极和所述第二电阻的一端，所述第二电阻的另一端连接所述第一NMOS管的栅极和漏极，所述第四PMOS管的漏极连接所述第三NMOS管的栅极和漏极、所述第四NMOS管的栅极，所述第四NMOS管的漏极、所述第四PMOS管的源极和所述第三PMOS管的漏极相互连接，并与所述第二PMOS管的栅极连接到所述PTAT电流产生单元，所述第一PMOS管、所述第二NMOS管和所述第三PMOS管的栅极连接外部的使能信号，所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的源极连接电源电压，所述第二NMOS管、所述第三NMOS管和所述第四NMOS管的源极接地。
4.如权利要求3所述的具有电源抑制的LDO电路，其特征在于：
所述PTAT电流产生单元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第三电阻、第四电阻、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第五电阻、第一双极型晶体管和第二双极型晶体管；所述第五PMOS管的栅极连接外部的使能信号，所述第五PMOS管的漏极、所述第六PMOS管、所述第七PMOS管与所述第二PMOS管的栅极、所述第九PMOS管的漏极、所述第三电阻的一端和所述输出单元之间相互连接，所述第六PMOS管的漏极连接所述第八PMOS管的源极，所述第七PMOS管的漏极连接所述第九PMOS管的源极，所述第八PMOS管与所述第九PMOS管的栅极、所述第三PMOS管的漏极、所述第四PMOS管的源极、所述第三电阻的另一端、所述第七NMOS管的漏极和所述输出单元之间相互连接，所述第八PMOS管的漏极连接所述第四电阻的一端、所述第五NMOS管与所述第七NMOS管的栅极，所述第四电阻的另一端连接所述第五NMOS管的漏极、所述第六NMOS管与所述第八NMOS管的栅极，所述第五NMOS管的源极连接所述第六NMOS管的漏极，所述第七NMOS管的源极连接所述第八NMOS管的漏极，所述第六NMOS管的源极连接所述第一双极型晶体管的发射极，所述第八NMOS管的源极通过所述第五电阻连接所述第二双极型晶体管的发射极，所述第五PMOS管、所述第六PMOS管、所述第七PMOS管的源极连接电源电压,所述第一双极型晶体管和所述第二双极型晶体管的基极和集电极均接地。
5.如权利要求4所述的具有电源抑制的LDO电路，其特征在于：
所述输出单元包括第十PMOS管、第十一PMOS管、第六电阻、第三双极型晶体管、第十二PMOS管和第十三PMOS管；所述第十PMOS管与所述第十二PMOS管的栅极连接所述第九PMOS管的漏极和所述中频零点调整单元，所述第十PMOS管的漏极连接所述第十一PMOS管的源极，所述第十二PMOS管的漏极连接所述第十三PMOS管的源极，所述第十一PMOS管与所述第十三PMOS管的栅极连接所述第三电阻的另一端和所述中频零点调整单元，所述第十一PMOS管的漏极与所述第六电阻的一端连接所述放大模块，所述第六电阻的另一端连接所述第三双极型晶体管的发射极，所述第十三PMOS管的漏极连接所述放大模块，所述第十PMOS管与所述第十二PMOS管的源极连接所述电源电压，所述第三双极型晶体管的基极和集电极接地。
6.如权利要求5所述的具有电源抑制的LDO电路，其特征在于：
所述中频零点调整单元包括第一电容和第二电容, 所述第一电容与所述第二电容的一端连接所述电源电压，所述第一电容的另一端连接所述第六PMOS管、所述第七PMOS管、所述第十PMOS管和所述第十二PMOS管的栅极，所述第二电容的另一端连接所述第八PMOS管、所述第九PMOS管、所述第十一PMOS管和所述第十三PMOS管的栅极。
7.如权利要求1所述的具有电源抑制的LDO电路，其特征在于：
所述第一级放大单元连接所述第二级放大单元和所述功率输出模块。
8.一种集成电路芯片，其特征在于包括权利要求1～7中任意一项所述的具有电源抑制的LDO电路。
9.一种通信终端，其特征在于包括权利要求1～7中任意一项所述的具有电源抑制的LDO电路。
CN202110867707.2A 2021-07-30 2021-07-30 一种具有电源抑制的ldo电路、芯片及通信终端 Active CN113311898B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202110867707.2A CN113311898B (zh) 2021-07-30 2021-07-30 一种具有电源抑制的ldo电路、芯片及通信终端
EP22848411.9A EP4379496A1 (en) 2021-07-30 2022-07-21 Ldo circuit having power supply rejection function, chip and communication terminal
KR1020247000379A KR20240016433A (ko) 2021-07-30 2022-07-21 전원 억제 기능을 갖춘 ldo 회로, 칩 및 통신 단말기
PCT/CN2022/107152 WO2023005806A1 (zh) 2021-07-30 2022-07-21 一种具有电源抑制功能的ldo电路、芯片及通信终端
US18/423,207 US20240281012A1 (en) 2021-07-30 2024-01-25 Ldo circuit having power supply rejection function, chip and communication terminal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110867707.2A CN113311898B (zh) 2021-07-30 2021-07-30 一种具有电源抑制的ldo电路、芯片及通信终端

Publications (2)

Publication Number Publication Date
CN113311898A CN113311898A (zh) 2021-08-27
CN113311898B true CN113311898B (zh) 2021-12-17

Family

ID=77382242

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110867707.2A Active CN113311898B (zh) 2021-07-30 2021-07-30 一种具有电源抑制的ldo电路、芯片及通信终端

Country Status (5)

Country Link
US (1) US20240281012A1 (zh)
EP (1) EP4379496A1 (zh)
KR (1) KR20240016433A (zh)
CN (1) CN113311898B (zh)
WO (1) WO2023005806A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113311898B (zh) * 2021-07-30 2021-12-17 唯捷创芯(天津)电子技术股份有限公司 一种具有电源抑制的ldo电路、芯片及通信终端
CN113985957B (zh) * 2021-12-27 2022-04-05 唯捷创芯(天津)电子技术股份有限公司 一种无过冲快速启动带隙基准电路、芯片及电子设备
CN114489225A (zh) * 2022-03-18 2022-05-13 湖南国科微电子股份有限公司 一种带隙基准电路、带隙基准芯片及电源管理芯片
CN116915223B (zh) * 2023-08-01 2024-02-27 合芯科技(苏州)有限公司 一种延迟电路及滤波器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101216718A (zh) * 2007-12-27 2008-07-09 电子科技大学 分段线性温度补偿电路及温度补偿电压基准源
CN102183991A (zh) * 2011-03-18 2011-09-14 清华大学 一种极低功耗带隙基准源
CN104007777A (zh) * 2013-02-27 2014-08-27 中兴通讯股份有限公司 一种电流源产生器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100478824C (zh) * 2006-12-28 2009-04-15 东南大学 输出电压可调式cmos基准电压源
CN101339443B (zh) * 2008-08-08 2011-02-16 武汉大学 宽输出电流范围低压差线性稳压器
EP2498161B1 (en) * 2011-03-07 2020-02-19 Dialog Semiconductor GmbH Power efficient generation of band gap referenced supply rail, voltage and current references, and method for dynamic control.
CN108052153A (zh) * 2018-01-26 2018-05-18 成都市海芯微纳电子科技有限公司 新型cmos结构的ldo线性稳压器
CN108919874B (zh) * 2018-08-30 2023-07-11 北京神经元网络技术有限公司 一种低压差线性稳压器
US10591938B1 (en) * 2018-10-16 2020-03-17 Qualcomm Incorporated PMOS-output LDO with full spectrum PSR
CN111273722B (zh) * 2020-02-05 2021-03-30 电子科技大学 一种高电源抑制比的双环控制带隙基准电路
CN112327992A (zh) * 2020-11-20 2021-02-05 唯捷创芯(天津)电子技术股份有限公司 一种输出可调的电压偏置电路、芯片及通信终端
CN113311898B (zh) * 2021-07-30 2021-12-17 唯捷创芯(天津)电子技术股份有限公司 一种具有电源抑制的ldo电路、芯片及通信终端

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101216718A (zh) * 2007-12-27 2008-07-09 电子科技大学 分段线性温度补偿电路及温度补偿电压基准源
CN102183991A (zh) * 2011-03-18 2011-09-14 清华大学 一种极低功耗带隙基准源
CN104007777A (zh) * 2013-02-27 2014-08-27 中兴通讯股份有限公司 一种电流源产生器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种高电源抑制比的LDO电路的设计;袁晓波 等;《中国集成电路》;20100131(第128期);第63-66页、第87页 *

Also Published As

Publication number Publication date
KR20240016433A (ko) 2024-02-06
US20240281012A1 (en) 2024-08-22
WO2023005806A1 (zh) 2023-02-02
EP4379496A1 (en) 2024-06-05
CN113311898A (zh) 2021-08-27

Similar Documents

Publication Publication Date Title
CN113311898B (zh) 一种具有电源抑制的ldo电路、芯片及通信终端
JP3759513B2 (ja) バンドギャップ基準回路
CN102053645B (zh) 一种宽输入电压高电源抑制比基准电压源
CN104682898B (zh) 一种用于功率放大器的有源偏置电路及通信设备
CN111522389A (zh) 宽输入低压差线性稳压电路
CN104007777B (zh) 一种电流源产生器
CN115328254B (zh) 一种基于多种频率补偿方式的高瞬态响应ldo电路
CN214311491U (zh) 一种具有温度补偿功能的低功耗基准电压产生电路
CN212183486U (zh) 误差放大器、电路和电压调节器
CN211878488U (zh) 宽输入低压差线性稳压电路
CN113672016B (zh) 一种电源抑制电路、芯片及通信终端
CN208969534U (zh) 一种带隙基准电压源及电子设备
WO2022007744A1 (zh) 一种功率放大器的温度补偿电路及温度补偿方法
CN108363447B (zh) 一种具有工艺补偿的低温度系数全mos型电流源电路
CN115328245A (zh) 偏置电流产生电路
CN113311896B (zh) 自适应过冲电压抑制电路、基准电路、芯片及通信终端
Xu et al. A 0.96-0.9-V fully integrated FVF LDO with two-stage cross-coupled error amplifier
CN109388171B (zh) 一种带隙基准电压源及电子设备
CN115993867A (zh) 一种可调输出电压的低功耗高压线性稳压器及其稳压方法
CN112558668B (zh) 一种基于斩波技术的ldo电路
CN108445959B (zh) 一种可选接片外电容的低压差线性稳压器
CN112925375A (zh) 一种具有温度补偿功能的低功耗基准电压产生电路
CN114840051A (zh) 低功耗高瞬态响应无片外电容低压差线性稳压器
CN111629463B (zh) 一种振荡电路
CN114629456A (zh) 输出级电路和ab类放大器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CB03 Change of inventor or designer information
CB03 Change of inventor or designer information

Inventor after: Gao Chenyang

Inventor after: Lin Sheng

Inventor before: Wang Yongshou

Inventor before: Chen Cheng

Inventor before: Li Chunling

Inventor before: Gao Chenyang