CN116915223B - 一种延迟电路及滤波器 - Google Patents

一种延迟电路及滤波器 Download PDF

Info

Publication number
CN116915223B
CN116915223B CN202310960294.1A CN202310960294A CN116915223B CN 116915223 B CN116915223 B CN 116915223B CN 202310960294 A CN202310960294 A CN 202310960294A CN 116915223 B CN116915223 B CN 116915223B
Authority
CN
China
Prior art keywords
module
nmos tube
tube
filtering
resistive device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310960294.1A
Other languages
English (en)
Other versions
CN116915223A (zh
Inventor
徐忠
简汎宇
廖明亮
郑君华
马亚奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hexin Technology Co ltd
Hexin Technology Suzhou Co ltd
Original Assignee
Hexin Technology Co ltd
Hexin Technology Suzhou Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hexin Technology Co ltd, Hexin Technology Suzhou Co ltd filed Critical Hexin Technology Co ltd
Priority to CN202310960294.1A priority Critical patent/CN116915223B/zh
Publication of CN116915223A publication Critical patent/CN116915223A/zh
Application granted granted Critical
Publication of CN116915223B publication Critical patent/CN116915223B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Networks Using Active Elements (AREA)

Abstract

本申请提供的一种延迟电路及滤波器，该延迟电路包括至少一个低通滤波模块、带宽调节模块，低通滤波模块的一端与信号输入端连接，另一端与信号输出端连接，用于接收输入信号并对输入信号进行滤波；带宽调节模块的一端与信号输入端连接，另一端与信号输出端连接，用于接收输入信号并调节输入信号的带宽；低通滤波模块和带宽调节模块输出的信号叠加后通过信号输出端输出，其中，低通滤波模块和带宽调节模块的增益匹配。通过低通滤波模块对输入信号进行滤波调相，使得低通滤波模块输出的信号相位随频率线性变化，解决了输出信号相位随频率变化偏离线性的问题。

Description

一种延迟电路及滤波器
技术领域
本申请涉及电子电路及半导体领域，尤其涉及一种延迟电路及滤波器。
背景技术
延迟电路在当今通讯、电子、计算机等领域均有广泛的应用。
其中，现有技术中低Ghz的模拟时域延迟电路主要有三种实现方式：第一种通常由LC延迟线或传输线构成，但LC的结构尺寸较大，不利于其结合集成电路先进工艺；第二种是采用电流反相器结构，但存在功耗较大的问题；第三种则是采用跨导电容(gm-c)，跨导阻容(gm-rc)等滤波器结构，其中，一些跨导电容结构延迟电路在频域有较强的相位随频率线性变化，但仍存在一定程度的偏离线性。(理想延迟电路在频域表现为相位随频率变化而线性变化，非理想情况则表现为相位随频率变化偏离线性。)
因此，针对上述问题，需要提出一种能解决上述问题的延迟电路
发明内容
本申请提供一种延迟电路及滤波器，用以解决相位随频率变化偏离线性的问题。
一方面，本申请提供一种延迟电路，包括至少一个低通滤波模块、带宽调节模块，
所述低通滤波模块的一端与信号输入端连接，另一端与信号输出端连接，用于接收输入信号并对所述输入信号进行滤波；
所述带宽调节模块的一端与所述信号输入端连接，另一端与所述信号输出端连接，用于接收输入信号并调节所述输入信号的带宽；
所述低通滤波模块和所述带宽调节模块输出的信号叠加后通过所述信号输出端输出，其中，所述低通滤波模块和所述带宽调节模块的增益匹配。
在其中一个实施例中，低通滤波模块包括第一滤波支路和第二滤波支路，所述第一滤波支路的输出端和所述第二滤波支路电路的输出端连接，且所述第一滤波支路的增益与所述第二滤波支路的增益相同，所述第一滤波支路的增益和所述带宽调节模块的增益相同。
在其中一个实施例中，第一滤波支路包括第一NMOS管、第一PMOS管、第二PMOS管、第一阻性器件、第二阻性器件以及第一滤波单元，其中，
所述第一NMOS管的栅极与所述信号输入端连接，用于接收输入信号，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一阻性器件的第二端与所述第一NMOS管的漏极连接，所述第一NMOS管的源极接地；
所述第一PMOS管的栅极连接所述第一阻性器件的第一端，所述第一PMOS管的源极连接供电源；
所述第一阻性器件的第二端与所述第二阻性器件的第一端连接，所述第二阻性器件的第一端连接第一滤波单元的第二端，所述第一滤波单元的第一端连接供电源；
所述第二阻性器件的第二端连接所述第二PMOS管的栅极，所述第二PMOS管的源极连接供电端，所述第二PMOS管的漏极为所述第一滤波支路的输出端。
在其中一个实施例中，第二滤波支路包括第二NMOS管、第三PMOS管、第四PMOS管，第三阻性器件、第四阻性器件、第二滤波单元，其中，
所述第二NMOS管的栅极与所述信号输入端连接，用于接收输入信号，所述第二NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三阻性器件的第一端与所述第二NMOS管的漏极连接，所述第二NMOS管的源极接地；
所述第三PMOS管的栅极连接所述第三阻性器件的第二端，所述第三PMOS管的源极连接供电源；
所述第四阻性器件的第二端与所述第三阻性器件的第一端连接，所述第三阻性器件的第一端连接第二滤波单元的第二端，所述第二滤波单元的第一端连接供电源；
所述第四阻性器件的第一端连接所述第四PMOS管的栅极，所述第四PMOS管的源极连接供电端，所述第四PMOS管的漏极为所述第二滤波支路的输出端。
在其中一个实施例中，第一阻性器件、第二阻性器件、第三阻性器件和第四阻性器件为任意电阻或电阻的组合元件。
在其中一个实施例中，所述带宽调节模块包括第三NMOS管、第四NMOS管以及调节元件，
所述第三NMOS管的栅极与所述信号输入端连接，所述第三NMOS管的漏极与所述第四NMOS管的漏极连接后的节点作为所述带宽调节模块的另一端，所述第三NMOS管的源极接地，所述第四NMOS管的栅极与所述第四NMOS管的漏极之间串联有调节元件，所述第四NMOS管的源极接地；
所述调节元件用于调节所述输入信号的带宽。
在其中一个实施例中，所述调节元件为可调电阻或RC组合元件。
在其中一个实施例中，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第四PMOS管的宽长比为1:1。
在其中一个实施例中，所述低通滤波模块为2n-1个，所述第一PMOS管和所述第二PMOS管的宽长比为2n-1:1，所述第三PMOS管和所述第四PMOS管的宽长比为2n-1:1，n≥1。
在其中一个实施例中，所述第一滤波单元和所述第二滤波单元为电容。
另一方面，本申请还提供一种滤波器，包括上述的延迟电路。
本申请提供的一种延迟电路，该延迟电路包括至少一个低通滤波模块、带宽调节模块，所述低通滤波模块的一端与信号输入端连接，另一端与信号输出端连接，用于接收输入信号并对所述输入信号进行滤波；所述带宽调节模块的一端与所述信号输入端连接，另一端与所述信号输出端连接，用于接收输入信号并对所述输入信号调节带宽；所述低通滤波模块和所述带宽调节模块输出的信号叠加后通过所述信号输出端输出，其中，所述低通滤波模块和所述带宽调节模块的增益匹配。通过低通滤波模块对输入信号进行滤波调相，使得低通滤波模块输出的信号相位随频率线性变化，解决了输出信号相位随频率变化偏离线性的问题。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1为本申请一实施例提供的跨导电容的延迟电路的结构示意图；
图2为本申请一实施例中延迟电路的结构示意图；
图3为本申请一实施例中低通滤波模块的结构示意图；
图4为本申请一实施例中第一滤波支路的电路结构示意图；
图5为本申请另一实施例中延迟电路的结构示意图；
图6为本申请另一实施例中低通滤波模块的电路结构示意图；
图7为相位随频率变化的中心频率点的切线与相位180度水平线相交的截距示意图；
图8为本申请和图1电路结构中低通滤波模块相位随频率变化的仿真对比图；
图9为本申请一实施例中带宽调节模块的电路结构示意图；
图10为本申请一实施例调节元件为可调电阻的示意图；
图11为本申请一实施例中的延迟电路的结构示意图；
图12(a)为本申请一实施例R5为1kΩ时-3db带宽仿真图；图12(b)本申请一实施例R5为5kΩ时-3db带宽仿真图；图12(c)本申请一实施例R5为10kΩ时-3db带宽仿真图；
图13为本申请电路结构与图1电路结构对比的-3db带宽及调相支路相位仿真图。
附图标记：
低通滤波模块：10；带宽调节模块：20；第一滤波支路：101；第二滤波支路：102；调节元件：901；第一NMOS管：MN1；第一PMOS管：MP1、第二PMOS管：MP2a、第一电阻：R1a、第二电阻：R1b、第一电容：C1a、第二NMOS管：MN4、第三PMOS管：MP4、第四PMOS管：MP2b、第三电阻：R2b、第四电阻：R2a、第二电容：C1b；第三NMOS管：MN2、第四NMOS管：MN3。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
如图1所示，图1为一实施例提供的一种基于跨导电容的延迟电路的结构示意图。该延迟电路包括低通滤波模块，和带宽调节模块，其中低通滤波模块包括NMOS管MN1、PMOS管MP1、PMOS管MP2、电阻R1以及电容C1，其中，NMOS管MN1的栅极与信号输入端连接，用于接收输入信号，NMOS管MN1的漏极与PMOS管MP1的漏极连接，电阻R1a的第二端与NMOS管MN1的漏极连接，NMOS管MN1的源极接地；PMOS管MP1的栅极连接电阻R1的第一端，PMOS管MP1的源极连接供电源；电阻R1第二端与电容C1的第二端，电容的第一端连接供电源；电阻R1的第二端连接PMOS管MP2的栅极，PMOS管MP2的源极连接供电端，PMOS管MP2a的漏极为低通滤波模块的输出端；带通滤波模块包括：NMOS管MN2、NMOS管MN3以及电阻R5，NMOS管MN2的栅极与信号输入端Vin连接，NMOS管MN2的漏极与NMOS管MN3的漏极连接后的节点作为带宽调节模块的另一端与低通滤波模块的输出端连接，NMOS管MN2的源极接地，NMOS管MN3的栅极与NMOS管的漏极MN3之间串联电阻R1，第四NMOS管的源极接地。
上述电路结构由于PMOS管MP2的宽长比(W/L)为PMOS管MP1宽长比(W/L)的2倍，而NMOS管MN1的宽长比(W/L)为NMOS管MN2宽长比(W/L)的一倍，高电压和低电压放大倍数不一致，造成低通滤波模块和带宽调节模块上下两路直流电压增益互相冲突不匹配的问题，且该延迟电路相位随频率变化偏离线性。
基于图1实施例中的问题，如图2所示，图2为本申请一实施例中提供的延迟电路的结构示意图。本申请提供一种延迟电路，该延迟电路包括至少一个低通滤波模块10、带宽调节模块20，
低通滤波模块10的一端与信号输入端连接，另一端与信号输出端连接，用于接收输入信号并对输入信号进行滤波，以产生低通滤波信号，低通滤波信号的相位随频率线性变化；
带宽调节模块20的一端与信号输入端连接，另一端与信号输出端连接，用于接收输入信号并对输入信号调节带宽；
低通滤波模块和带宽调节模块输出的信号叠加后通过信号输出端输出，其中，低通滤波模块10和带宽调节模块20的增益匹配。
其中，图中Vin即为信号输入端，Vout为信号输出端。
本申请提供的一种延迟电路，该延迟电路包括至少一个低通滤波模块、带宽调节模块，低通滤波模块的一端与信号输入端连接，另一端与信号输出端连接，用于接收输入信号并对输入信号进行滤波；带宽调节模块的一端与信号输入端连接，另一端与信号输出端连接，用于接收输入信号并调节输入信号的带宽；低通滤波模块和带宽调节模块输出的信号叠加后通过信号输出端输出，其中，低通滤波模块和带宽调节模块的增益匹配。通过低通滤波模块对输入信号进行滤波调相，使得低通滤波信号的相位随频率强烈线性变化，接近于理想的延迟电路，其次低通滤波模块和带宽调节模块输出的信号叠加后通过信号输出端输出，低通滤波模块和带宽调节模块的直流电压增益匹配，使电路结构更加合理。
在其中一个实施例中，如图3所示，图3为本申请一实施例中低通滤波模块的结构示意图，低通滤波模块10包括第一滤波支路101和第二滤波支路102，第一滤波支路101的输出端和第二滤波支路电路102的输出端连接，且第一滤波支路101的增益与第二滤波支路102的增益相同，第一滤波支路101的增益和带宽调节模块20的增益相同。
具体地，第一滤波支路和第二滤波支路的电路结构成镜像对称，低通滤波模块在接收到输入信号时，去除高频信号，保留低频信号，第一滤波支路101的输出端和第二滤波支路电路102的输出端连接，其输出端连接点的电流为第一滤波支路输出端的2倍，第一滤波支路101的增益与第二滤波支路102的增益相同，均为单倍直流电压增益，即增益为1，其输入信号和输出信号的传递函数如式1所示：
传递函数
通过这两条镜像对称的单倍直流电压增益“慢滤波通路”的电流汇合，实现了全通滤波器传递函数中的低通滤波模块和带宽调节模块输出的信号叠加后通过信号输出端输出，低通滤波模块的增益和带宽调节模块的增益相同，避免电路结构造成直流电压增益不匹配的问题。
在其中一个实施例中，第一滤波支路包括第一NMOS管、第一PMOS管、第二PMOS管、第一阻性器件、第二阻性器件以及第一滤波单元，其中，
第一NMOS管的栅极与信号输入端连接，用于接收输入信号，第一NMOS管的漏极与第一PMOS管的漏极连接，第一阻性器件的第二端与第一NMOS管的漏极连接，第一NMOS管的源极接地；
第一PMOS管的栅极连接第一阻性器件的第一端，第一PMOS管的源极连接供电源；
第一阻性器件的第二端与第二阻性器件的第一端连接，第二阻性器件的第一端连接第一滤波单元的第二端，第一滤波单元的第一端连接供电源；
第二阻性器件的第二端连接第二PMOS管的栅极，第二PMOS管的源极连接供电端，第二PMOS管的漏极为第一滤波支路的输出端。如图4所示，图4为本申请一实施例中第一滤波支路的电路结构示意图。第一阻性器件为第一电阻R1a、第二阻性器件为第二电阻R1b第一滤波单元为电容C1a，可选地，第一阻性器件和第二阻性器件的阻值比为1:1，即第一电阻R1a和第二电阻R1b的阻值比为1:1，由于单一滤波器的直流电压增益无穷大，可能造成潜在闭回路中的不稳定性，第一电阻和第二电阻可以改善其稳定性，第一滤波单元起滤波作用。
具体地，信号输入端Vin经由MP2a到信号输出端，形成了一条“慢滤波通路”。对单支路而言，MP1和MP2a经过R1a和R1b电阻的拆分后，更对称。结合对称的第二滤波支路102，最终通过这两条对称的单倍直流电压增益“慢滤波通路”的电流汇合，实现了全通滤波器传递函数中的
可选地，第一阻性器件和第二阻性器件可以为任意类型的电阻或电阻的串并联，可以根据实际情况进行设置，本申请在此不进行限定。
可选地，第一滤波单元可以为任意类型的电容或电容阵列，可以根据实际情况进行设置，本申请在此不进行限定。
在其中一个实施例中，第一PMOS管和第二PMOS管的宽长比(W/L)为1:1。目的是为了使低通滤波模块和带宽调节模块对电压的放大倍数一致，使得低通滤波模块和带宽调节模块的直流电压增益匹配。
在其中一个实施例中，第二滤波支路包括第二NMOS管、第三PMOS管、第四PMOS管，第三阻性器件、第四阻性器件、第二滤波单元，其中，
第二NMOS管的栅极与信号输入端连接，用于接收输入信号，第二NMOS管的漏极与第三PMOS管的漏极连接，第三阻性器件的第一端与第二NMOS管的漏极连接，第二NMOS管的源极接地；
第三PMOS管的栅极连接第三阻性器件的第二端，第三PMOS管的源极连接供电源；
第四阻性器件的第二端与第三阻性器件的第一端连接，第三阻性器件的第一端连接第二滤波单元的第二端，第二滤波单元的第一端连接供电源；
第四阻性器件的第一端连接第四PMOS管的栅极，第四PMOS管的源极连接供电端，第四PMOS管的漏极为第二滤波支路的输出端。图6为本申请一实施例提供的低通滤波模块的电路结构示意图，如图6所示，第三阻性器件为第三电阻R2b、第四阻性器件为第四电阻R2a、第二滤波单元为第二电容C1b，可选地，第三阻性器件和第四阻性器件的阻值比为1:1，即第三电阻R2a和第四电阻R2b的阻值比为1:1，由于单一滤波器的直流电压增益无穷大，可能造成潜在闭回路中的不稳定性，第三阻性器件和第四阻性器件可以改善其稳定性，第二滤波单元起滤波作用，滤除高频，通过低频。
在其中一个实施例中，如图6所示，第一滤波支路包括第一NMOS管、第一PMOS管、第二PMOS管、第一阻性器件、第二阻性器件以及第一滤波单元；第二滤波支路包括第二NMOS管、第三PMOS管、第四PMOS管，第三阻性器件、第四阻性器件、第二滤波单元，其中，第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管的宽长比为1:1。这样设置的目的是：一方面，使低通滤波模块和带宽调节模块对电压的放大倍数一致，使得低通滤波模块和带宽调节模块的直流电压增益匹配，使得低通滤波模块和带宽调节模块输出的信号叠加后输出；另一方面，第一滤波支路和第二滤波支路的对称性电路有利于版图对称布局，减少了版图非对称性布局带来的干扰。
可选地，第三阻性器件和第四阻性器件可以为任意类型的电阻或电阻的串并联，可以根据实际情况进行设置，本申请在此不进行限定。
可选地，第二滤波单元可以为任意类型的电容或电容阵列，可以根据实际情况进行设置，本申请在此不进行限定。
具体地，为了将两滤波支路的直流电压增益与带宽调节模块的直流电压增益匹配，即为1倍的直流电压增益，在电路结构上，第一滤波支路和第二滤波支路的电路结构设置为镜像对称，并对电容、电阻及关键MOS的尺寸进行了限定，其中，第一电容和第二电容的容值设置为C1a＝C1b，第一电阻、第二电阻、第三电阻和第四电阻的阻值设置为R1a＝R1b＝R2a＝R2b，第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管的宽长比为WMP2a＝WMP2b＝WMP4＝WMP1，第一NMOS管和第二NMOS管的宽长比为WMN4＝WMN1。这样设置，可以使低通滤波模块和带宽调节模块对电压的放大倍数一致，使得低通滤波模块和带宽调节模块的直流电压增益匹配；其次，第一滤波支路和第二滤波支路的对称性电路有利于版图对称布局，减少了版图非对称性布局带来的干扰；另外通过镜像对称的两滤波支路，具有极强的抑制时域延迟变化的能力，即相位随频率变化而更加线性变化。
在其中一个实施例中，如图5所示，低通滤波模块为2n-1个，2n-1个低通滤波模块的电路结构相同，第一PMOS管和第二PMOS管的宽长比为2n-1:1，第三PMOS管和第四PMOS管的宽长比为2n-1:1，n≥1。具体地，若低通滤波模块有2n-1个，2n-1个低通滤波模块连接的输出端连接带宽调节模块和信号输出端，则第一PMOS管和第二PMOS管的宽长比为2n-1:1，第三PMOS管和第四PMOS管的宽长比为2n-1:1，2的指数次方有利于电路结构对称布局，此时牺牲直流电压放大倍数一致性，为了追求进一步增强相位随频域线性变化的特性。
可选地，若低通滤波模块为2n-1个，第一PMOS管和第二PMOS管的宽长比为2n-1:1，第三PMOS管和第四PMOS管的宽长比为2n-1:1的比例系统，n≥1，其对应的电阻的阻值和电容的容值也要相应调整，即电阻的阻值(低通滤波模块为2n-1个)为原来电阻阻值(低通滤波模块为1个)的1/2n-1倍，电容的容值(低通滤波模块为2n-1个)为原来电容容值(低通滤波模块为1个)的1/2n-1倍。
可选地，若低通滤波模块为2n-1个，第一PMOS管和第二PMOS管的宽长比偏离2n-1:1，第三PMOS管和第四PMOS管的宽长比为2n-1:1的比例系统，n≥1，也应在本申请的保护范围内。
如图7所示，图7为相位随频率变化的中心频率点的切线与相位180度水平线相交的截距示意图。滤波支路相位随频率变化的中心频率点的切线与相位180度水平线相交的截距变小，截距即越小，越接近理想的延迟电路，即相位随频率变化而线性变化。
时域延迟变化的量化公式如公式2所示，
可知，在高线性度频率范围内(Δf，f0几乎不变的情况下)，越小的截距对应频率变化时越小的时域延迟变化，即越接近理想的延迟电路，相位随频率变化而线性变化。
图8为本申请电路和图1中低通滤波模块相位随频率变化的仿真对比图，图13为本申请电路结构与图1电路结构对比的-3db带宽及调相支路相位仿真图，仿真条件是常温典型工艺角负载取1pF，如图13所示，本发明与附图1中基于跨导电容的延迟电路相比，-3db带宽均在284.8M左右，输出幅频特性几乎保持不变，但是调相支路的调相变化比较显著。如图8所示，Phase2为图1电路结构相位随频率变化的线性度，Phase1为本申请滤波支路相位随频率变化的线性度，可以很明显看出，Phase1的线性回归系数(0.9999)大于Phase2的线性回归系数(0.9968)，证明本申请明显改善了滤波支路相位随频率变化的线性度。进一步，当我们分别令Phase1和Phase2中的Y＝180时，初步得到滤波支路相位随频率变化的中心频率点的切线与相位180度水平线相交的截距(由于线性回归系数均大于0.99)：Xphase2≈25.7MHz，Xphase1≈319.3MHz。根据时域延迟变化的量化公式2，由于phase2和phase1在当前的频率范围内高线性度(线性回归系数均大于0.99)，故中心频率f0和Δf分别近似相等，不妨都取-3db频率偏移1MHz的频率点283.8MHz，即±Δf取-1MHz，f0取284.8MHz，结合phase1的phase2的/>可得phase1和phase2对应的时域延迟变化分别为-0.035％，3.25％。本申请phase1的时域延迟变化是原结构phase2的几十分之一，抑制时域延迟变化的能力增强了几十倍。因此本申请通过镜像对称的两滤波支路，具有极强的抑制时域延迟变化的能力，即相位随频率变化而更加线性变化。
在其中一个实施例中，如图9所示，图9为本申请一实施例中带宽调节模块的电路结构示意图，带宽调节模块20包括第三NMOS管MN2、第四NMOS管MN3以及调节元件901，
第三NMOS管MN2的栅极与信号输入端连接，第三NMOS管MN2的漏极与第四NMOS管MN3的漏极连接后的节点作为带宽调节模块的另一端，第三NMOS管MN2的源极接地，第四NMOS管MN3的栅极与第四NMOS管的漏极MN3之间串联有调节元件901，第四NMOS管的源极接地；
该调节元件901用于调节输入信号的带宽。
具体地，第三NMOS管和第一NMOS管的宽长比为1:1。通过在第四NMOS管的栅极与第四NMOS管的漏极之间串联有调节元件，利用零极点的偏移来调节带宽。
在其中一个实施例中，该调节元件为可调电阻或RC组合元件。如图10所示，图10为本申请一实施例调节元件为可调电阻的示意图。可选地，调节元件还可以为固定电阻。
图11示为本申请一实施例中的延迟电路的结构示意图。该延迟电路包括低通滤波模块、带宽调节模块，其中低通滤波模块包括第一滤波支路和第二滤波支路，带宽调节模块包括第三NMOS管MN2、第四NMOS管MN3以及调节元件901，第三NMOS管MN2的栅极与信号输入端连接，第三NMOS管MN2的漏极与第四NMOS管MN3的漏极连接后的节点作为带宽调节模块的另一端，第三NMOS管MN2的源极接地，第四NMOS管MN3的栅极与第四NMOS管的漏极MN3之间串联调节元件901后与信号输出端接连，第四NMOS管的源极接地。
图12(a)-12(c)分别对应本申请实施例中R5在1kΩ/5kΩ/10kΩ时的-3db带宽仿真图，仿真条件是常温典型工艺角负载取50fF，如图12(a)-12(c)所示，可调电阻R5的变化具有一定的调带宽能力，在50fF的负载条件下，如表1所示，可调电阻R5的阻值由1kΩ变化到10kΩ，其仿真结果的带宽由5.397G变化到5.411G。由此可见，通过调节电阻R5的大小，利用零极点的偏移实现带宽的调节。
表1可调电阻R5变化时带宽仿真数据
可调电阻阻值 1kΩ 5kΩ 10kΩ
带宽 5.397G 5.403G 5.411G
另一方面，本申请提供一种滤波器，包括如上述的延迟电路。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (6)

1.一种延迟电路，其特征在于，包括至少一个低通滤波模块、带宽调节模块，
所述低通滤波模块的一端与信号输入端连接，另一端与信号输出端连接，用于接收输入信号并对所述输入信号进行滤波；
所述带宽调节模块的一端与所述信号输入端连接，另一端与所述信号输出端连接，用于接收所述输入信号并调节所述输入信号的带宽；
所述低通滤波模块和所述带宽调节模块输出的信号叠加后通过所述信号输出端输出，其中，所述低通滤波模块和所述带宽调节模块的增益匹配；
低通滤波模块包括第一滤波支路和第二滤波支路，所述第一滤波支路的输出端和所述第二滤波支路电路的输出端连接，且所述第一滤波支路的增益与所述第二滤波支路的增益相同，所述第一滤波支路的增益和所述带宽调节模块的增益相同；
第一滤波支路包括第一NMOS管、第一PMOS管、第二PMOS管、第一阻性器件、第二阻性器件以及第一滤波单元，其中，所述第一NMOS管的栅极与所述信号输入端连接，用于接收输入信号，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一阻性器件的第二端与所述第一NMOS管的漏极连接，所述第一NMOS管的源极接地；所述第一PMOS管的栅极连接所述第一阻性器件的第一端，所述第一PMOS管的源极连接供电源；所述第一阻性器件的第二端与所述第二阻性器件的第一端连接，所述第二阻性器件的第一端连接第一滤波单元的第二端，所述第一滤波单元的第一端连接供电源；所述第二阻性器件的第二端连接所述第二PMOS管的栅极，所述第二PMOS管的源极连接供电端，所述第二PMOS管的漏极为所述第一滤波支路的输出端；
第二滤波支路包括第二NMOS管、第三PMOS管、第四PMOS管，第三阻性器件、第四阻性器件、第二滤波单元，其中，所述第二NMOS管的栅极与所述信号输入端连接，用于接收输入信号，所述第二NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三阻性器件的第一端与所述第二NMOS管的漏极连接，所述第二NMOS管的源极接地；所述第三PMOS管的栅极连接所述第三阻性器件的第二端，所述第三PMOS管的源极连接供电源；所述第四阻性器件的第二端与所述第三阻性器件的第一端连接，所述第三阻性器件的第一端连接第二滤波单元的第二端，所述第二滤波单元的第一端连接供电源；所述第四阻性器件的第一端连接所述第四PMOS管的栅极，所述第四PMOS管的源极连接供电端，所述第四PMOS管的漏极为所述第二滤波支路的输出端；
所述带宽调节模块包括第三NMOS管、第四NMOS管以及调节元件，所述第三NMOS管的栅极与所述信号输入端连接，所述第三NMOS管的漏极与所述第四NMOS管的漏极连接后的节点作为所述带宽调节模块的另一端，所述第三NMOS管的源极接地，所述第四NMOS管的栅极与所述第四NMOS管的漏极之间串联有调节元件，所述第四NMOS管的源极接地；所述调节元件用于调节所述输入信号的带宽。
2.根据权利要求1所述的延迟电路，其特征在于，所述调节元件为可调电阻或RC组合元件。
3.根据权利要求1所述的延迟电路，其特征在于，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第四PMOS管的宽长比为1:1。
4.根据权利要求3所述的延迟电路，其特征在于，所述低通滤波模块为2n-1个，所述第一PMOS管和所述第二PMOS管的宽长比为2n-1:1，所述第三PMOS管和所述第四PMOS管的宽长比为2n-1:1，n≥1。
5.根据权利要求1所述的延迟电路，其特征在于，所述第一滤波单元和所述第二滤波单元为电容。
6.一种滤波器，其特征在于，包括如权利要求1-5任一项所述的延迟电路。
CN202310960294.1A 2023-08-01 2023-08-01 一种延迟电路及滤波器 Active CN116915223B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310960294.1A CN116915223B (zh) 2023-08-01 2023-08-01 一种延迟电路及滤波器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310960294.1A CN116915223B (zh) 2023-08-01 2023-08-01 一种延迟电路及滤波器

Publications (2)

Publication Number Publication Date
CN116915223A CN116915223A (zh) 2023-10-20
CN116915223B true CN116915223B (zh) 2024-02-27

Family

ID=88358134

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310960294.1A Active CN116915223B (zh) 2023-08-01 2023-08-01 一种延迟电路及滤波器

Country Status (1)

Country Link
CN (1) CN116915223B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3969678A (en) * 1974-07-08 1976-07-13 Fujitsu Ltd. Band pass filter circuit with automatic bandwidth adjust
KR20070058300A (ko) * 2005-12-02 2007-06-08 한국전자통신연구원 초광대역 능동 차동 신호 저대역 통과 여파기
CN1983808A (zh) * 2005-12-12 2007-06-20 深圳艾科创新微电子有限公司 一种通带带宽可调的低通滤波器
WO2021102916A1 (zh) * 2019-11-29 2021-06-03 华为技术有限公司 一种射频接收机
CN113422586A (zh) * 2021-07-07 2021-09-21 南方科技大学 一种高能效的均衡器架构
WO2023005806A1 (zh) * 2021-07-30 2023-02-02 唯捷创芯 （天津）电子技术股份有限公司 一种具有电源抑制功能的ldo电路、芯片及通信终端
CN115833787A (zh) * 2022-12-16 2023-03-21 福建师范大学 一种抑制频率可调的cmos有源多相滤波器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891436B2 (en) * 2002-09-30 2005-05-10 Integrant Technologies Inc. Transconductance varying circuit of transconductor circuit, varying bandwidth filter circuit using the same and digital tuning circuit of transconductor-capacitor filter
US9825639B2 (en) * 2016-03-02 2017-11-21 Raytheon Company Vibration optimizing intelligent phase locked loop
TWI676043B (zh) * 2018-11-08 2019-11-01 立積電子股份有限公司 超寬頻雷達收發器及其運作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3969678A (en) * 1974-07-08 1976-07-13 Fujitsu Ltd. Band pass filter circuit with automatic bandwidth adjust
KR20070058300A (ko) * 2005-12-02 2007-06-08 한국전자통신연구원 초광대역 능동 차동 신호 저대역 통과 여파기
CN1983808A (zh) * 2005-12-12 2007-06-20 深圳艾科创新微电子有限公司 一种通带带宽可调的低通滤波器
WO2021102916A1 (zh) * 2019-11-29 2021-06-03 华为技术有限公司 一种射频接收机
CN113422586A (zh) * 2021-07-07 2021-09-21 南方科技大学 一种高能效的均衡器架构
WO2023005806A1 (zh) * 2021-07-30 2023-02-02 唯捷创芯 （天津）电子技术股份有限公司 一种具有电源抑制功能的ldo电路、芯片及通信终端
CN115833787A (zh) * 2022-12-16 2023-03-21 福建师范大学 一种抑制频率可调的cmos有源多相滤波器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Variable bandwidth M-path filter with fixed coefficients formed by M-path polyphase filter engines;Fred Harris;《2011 20th European Conference on Circuit Theory and Design (ECCTD)》;1-4 *
频率带宽可调可切换的带通滤波器设计仿真;张友俊;《计算机仿真》;145-148 *

Also Published As

Publication number Publication date
CN116915223A (zh) 2023-10-20

Similar Documents

Publication Publication Date Title
Kallam et al. An enhanced adaptive Q-tuning scheme for a 100-MHz fully symmetric OTA-based bandpass filter
Abaci et al. Single DDCC based new immittance function simulators employing only grounded passive elements and their applications
Safari et al. CMOS first-order current-mode all-pass filter with electronic tuning capability and its applications
Güneş et al. Design of a high performance mutually coupled circuit
US7548136B1 (en) Distortion reduction for variable capacitance devices
Yesil et al. Electronically controllable bandpass filters with high quality factor and reduced capacitor value: An additional approach
US5744385A (en) Compensation technique for parasitic capacitance
US8368461B2 (en) Second-order low-pass filter
Chen Current‐mode dual‐output ICCII‐based tunable universal biquadratic filter with low‐input and high‐output impedances
Metin et al. New all-pass filter circuit compensating for C-CDBA non-idealities
Kumar et al. Nth order current mode universal filter using MOCCCIIs
CN116915223B (zh) 一种延迟电路及滤波器
Chaichana et al. Current-mode MISO filter using CCCDTAs and grounded capacitors
El-Gamal et al. Balanced log-domain filters for VHF applications
Karybakas et al. Low-sensitive CCII-based biquadratic filters offering electronic frequency shifting
Horng et al. Three-inputs-one-output current-mode universal biquad using two current conveyors
KR100298090B1 (ko) 주파수의존저항기
EP1510001B1 (en) An amplifier circuit, gyrator circuit, filter device and method for amplifying a signal
Yucel et al. A new voltage-mode multifunctional filter using only two voltage followers and a minimum number of passive elements
Yuce Current-mode electronically tunable biquadratic filters consisting of only CCCIIs and grounded capacitors
Nikolić et al. A tunable bandwidth 6th-order active low-pass filter in 0.18 um CMOS technology
Kumngern Electronically tunable current-mode universal biquadratic filter using a single CCCFTA
Kumngern et al. Voltage-mode first-order allpass filter using single-ended OTAs and grounded capacitor
Mehrmanesh et al. An ultra low-voltage Gm-C filter for video applications
Summart et al. Electronically controlled biquadratic filter and quadrature oscillator using CDTAs

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant