CN114489225A - 一种带隙基准电路、带隙基准芯片及电源管理芯片 - Google Patents

Abstract

本申请公开了一种带隙基准电路、带隙基准芯片及电源管理芯片，该带隙基准电路包括启动电路和工作电路，启动电路包括启动支路和触发支路，启动支路包括第一启动开关管和第一NMOS管，第一启动开关管的控制端用于接收使能信号；触发支路包括第二NMOS管、第二启动开关管和第三启动开关管。当第一启动开关管收到使能信号，第一NMOS管管的漏极电压升高，触发第三启动开关管导通，进而触发第二启动开关管导通，输出端开始为工作电路充电，直至充电电流将第二NMOS管的栅漏极电压抬高，使第一NMOS管的电压降低，触发第三启动开关管关闭，工作电路进入正常工作模式。该启动电路的电路结构简洁高效，应用成本较低。

Description

一种带隙基准电路、带隙基准芯片及电源管理芯片

技术领域

本发明涉及电源电路设计领域，特别涉及一种带隙基准电路、带隙基准芯片及电源管理芯片。

背景技术

在模拟、射频及数模混合电路中，电源管理芯片被广泛应用在锁相环、放大器等电路中。这些电路均需要一个与电源、工艺无关的基准电压，由作为电源管理芯片基础模块的带隙基准电路实现。

传统的带隙基准电路包括带运放的基准电路和无运放的基准电路两种：

带运放的基准电路如图1所示，通过运放钳制A点和B点电压相等，产生PTAT电流，再通过电阻R2将该电流转变为电压与晶体管V_EB相加，得到基准电压VREF，该结构的带隙基准的性能受到运放的失调电压、电源抑制比、增益等的影响，虽然可以通过优化设计运放的架构得到一个性能比较好的运放，但是通常比较复杂，且会增加设计难度。

无运放的基准电路如图2所示，其原理与图1类似，通过电流镜使A点和B点电压相等，产生PTAT电流，再通过电阻R2将该电流转变为电压，与晶体管VEB相加，得到基准电压VREF，这种结构采用M1、M2、M3、M4组成的反馈环使得A点和B两点电压相等，能够大大降低电源敏感性以及对器件及工艺的依赖程度，但是由于使用的是简单的电流镜，这种参考电路的精度及电源抑制比依然有限，且这种无运放的带隙基准需要启动电路来保证电路的正常启动，且启动电路不能影响电路的正常工作，启动电路的复杂程度决定了设计的复杂度与芯片的成本，直接影响到芯片的量产与应用，目前尚没有较为简洁高效的启动电路设计。

因此，如何提供一种解决上述技术问题的方案是目前本领域技术人员需要解决的问题。

发明内容

有鉴于此，本发明的目的在于提供一种带隙基准电路、带隙基准芯片及电源管理芯片。其具体方案如下：

一种带隙基准电路，包括启动电路和工作电路，其中，所述启动电路包括启动支路和触发支路，其中：

所述启动支路包括依次串联于预设电源和接地端之间的第一启动开关管和第一NMOS管，所述第一启动开关管的控制端用于接收使能信号；

所述触发支路包括第二NMOS管、第二启动开关管和第三启动开关管，其中，所述第二启动开关管和所述第二NMOS管依次串联于所述预设电源和所述接地端之间；

所述第一NMOS管的栅极与所述第二NMOS管的栅极、所述第二NMOS管的漏极均连接；

所述第三启动开关管的控制端与所述第一NMOS管的漏极连接；

所述第三启动开关管的第一端与所述第二启动开关管的控制端连接，作为所述启动电路的输出端；

所述第三启动开关管的第二端接地。

优选的，所述第一启动开关管具体为第一PMOS管，所述启动支路还包括串联于所述第一PMOS管与所述第一NMOS管之间的第二PMOS管和/或第一电阻；

当所述启动支路包括所述第二PMOS管和所述第一电阻，所述第二PMOS管的源极与所述第一PMOS管的漏极连接，所述第二PMOS管的栅极与漏极均与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第一NMOS管的漏极连接。

优选的，所述第二启动开关管包括第三PMOS管和第四PMOS管，所述第三启动开关管包括第三NMOS管和第四NMOS管，其中：

所述第三PMOS管的源极与所述预设电源连接；

所述第三NMOS管的栅极、所述第四NMOS管的栅极均与所述第一NMOS管的漏极连接；

所述第三PMOS管的漏极与所述第四PMOS管的源极连接；

所述第四PMOS管的漏极与所述第二NMOS管的漏极连接；

所述第三NMOS管的源极与所述第四NMOS管的源极均接地；

所述第三PMOS管的栅极与所述第三NMOS管的漏极连接后作为所述启动电路的第一输出端；

所述第四PMOS管的栅极与所述第四NMOS管的漏极连接后作为所述启动电路的第二输出端；

所述第一输出端和所述第二输出端分别与所述工作电路的第一输入端和第二输入端连接。

优选的，所述工作电路包括偏置电路和输出电路，其中所述偏置电路的三极管和所述输出电路的三极管具有相同的类型和尺寸。

优选的，所述输出电路包括多个同支路的电流镜。

优选的，所述偏置电路包括第五PMOS管、第六PMOS管、第七PMOS管和第五NMOS管、第六NMOS管、第一三极管和第二三极管；所述输出电路包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第二电阻、第三三极管、第四三极管；其中：

所述第五PMOS管的源极、所述第七PMOS管的源极、所述第八PMOS管的源极及所述第九PMOS管的源极均与所述预设电源连接；

所述第五PMOS管的栅极、所述第八PMOS管的栅极、所述第九PMOS管的栅极、所述第十一PMOS管的漏极及第八NMOS管的漏极均连接于所述第一输出端；

所述第五PMOS管的漏极与所述第六PMOS管的源极连接；

所述第六PMOS管的栅极、所述第七PMOS管的栅极、所述第七PMOS管的漏极、所述第六NMOS管的漏极、所述第十PMOS管的栅极及所述第十一PMOS管的栅极均连接于所述第二输出端；

所述第六PMOS管的漏极分别与所述第五NMOS管的漏极和栅极、所述第七NMOS管的栅极、所述第八NMOS管的栅极连接；

所述第五NMOS管的源极与所述第一三极管的第一端连接，所述第一三极管的第二端和控制端均接地；

所述第六NMOS管的栅极分别与所述第九NMOS管的栅极、所述第十NMOS管的栅极、所述第七NMOS管的漏极、所述第十PMOS管的漏极连接；

所述第六NMOS管的源极与所述第二三极管的第一端连接，所述第二三极管的第二端和控制端均接地；

所述第十PMOS管的源极与所述第八PMOS管的漏极连接，所述第十一PMOS管的源极与所述第九PMOS管的漏极连接，所述第七NMOS管的源极与所述第九NMOS管的漏极连接，第八NMOS管的源极与所述第十NMOS管的漏极连接；

第九NMOS管的源极与所述第三三极管的第一端连接，所述第三三极管的第二端和控制端均接地；

第十NMOS管的源极通过所述第二电阻与所述第四三极管的第一端连接，所述第四三极管的第二端和控制端均接地。

优选的，所述输出电路还包括：

源极连接所述预设电源、栅极连接所述第九PMOS管的栅极的第十二PMOS管；

源极连接所述第十二PMOS管的漏极、栅极连接所述第十一PMOS管的栅极、漏极作为电压输出端的第十三PMOS管；

第三电阻；

第一端通过所述第三电阻连接所述第十三PMOS管的漏极、第二端和控制端均接地的第五三极管。

优选的，所述第一三极管、所述第二三极管、所述第三三极管、所述第四三极管、所述第五三极管均为PNP管。

优选的，所述使能信号为低电平。

相应的，本申请还公开了一种带隙基准芯片，包括上文任一项所述带隙基准电路的集成电路。

相应的，本申请还公开了一种电源管理芯片，包括如上文任一项所述带隙基准电路，用于提供基准电压。

本申请公开了一种带隙基准电路，包括启动电路和工作电路，其中，所述启动电路包括启动支路和触发支路，启动支路包括依次串联于预设电源和接地端之间的第一启动开关管和第一NMOS管，第一启动开关管的控制端用于接收使能信号；触发支路包括第二NMOS管、第二启动开关管和第三启动开关管，第二启动开关管和第二NMOS管依次串联于预设电源和接地端之间；第一NMOS管的栅极与第二NMOS管的栅极、第二NMOS管的漏极均连接；第三启动开关管的控制端与第一NMOS管的漏极连接，第一端与第二启动开关管的控制端连接作为启动电路的输出端，第二端接地。当第一启动开关管收到使能信号，第一NMOS管的漏极电压升高，触发第三启动开关管导通，进而触发第二启动开关管导通，输出端开始为工作电路充电，直至充电电流将第二NMOS管的栅漏极电压抬高，使第一NMOS管的电压降低，触发第三启动开关管关闭，工作电路进入正常工作模式。该启动电路能够顺利启动工作电路，并在启动工作电路后不干扰工作电路的正常工作，电路结构简洁高效，应用成本较低。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为传统的带运放的基准电路的电路结构图；

图2为传统的无运放的基准电路的电路结构图；

图3为本发明实施例中带隙基准电路的结构分布图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

常见的带运放的基准电路，性能受到运放的失调电压、电源抑制比、增益等的影响，虽然可以通过优化设计运放的架构得到一个性能比较好的运放，但是通常比较复杂，且会增加设计难度。

常见的无运放的基准电路，由于使用简单的电流镜，这种参考电路的精度及电源抑制比依然有限，且这种无运放的带隙基准需要启动电路，启动电路的复杂程度决定了设计的复杂度与芯片的成本，直接影响到芯片的量产与应用，目前尚没有较为简洁高效的启动电路设计。

本申请公开了一种带隙基准电路，其中启动电路能够顺利启动工作电路，并在启动工作电路后不干扰工作电路的正常工作，电路结构简洁高效，应用成本较低。本发明实施例公开了一种带隙基准电路，包括启动电路和工作电路，启动电路包括启动支路和触发支路，其中：

启动支路包括依次串联于预设电源和接地端之间的第一启动开关管和第一NMOS管，第一启动开关管的控制端用于接收使能信号；

触发支路包括第二NMOS管、第二启动开关管和第三启动开关管，其中，第二启动开关管和第二NMOS管依次串联于预设电源和接地端之间；

第一NMOS管的栅极与第二NMOS管的栅极、第二NMOS管的漏极均连接；

第三启动开关管的控制端与第一NMOS管的漏极连接；

第三启动开关管的第一端与第二启动开关管的控制端连接，作为启动电路的输出端；

第三启动开关管的第二端接地。

当第一启动开关管收到使能信号，第一NMOS管的漏极电压升高，触发第三启动开关管导通，进而触发第二启动开关管导通，输出端开始为工作电路充电，直至充电电流将第二NMOS管的栅漏极电压抬高，使第一NMOS管的电压降低，触发第三启动开关管关闭，工作电路进入正常工作模式。该启动电路的电路结构简洁高效，应用成本较低。

进一步的，第一启动开关管具体为第一PMOS管，当然第一启动开关管也可以选择其他形式的可控开关管，例如三极管，此处具体选型不作限制。

进一步的，启动支路还包括串联于第一PMOS管与第一NMOS管之间的第二PMOS管和/或第一电阻；

当启动支路包括第二PMOS管和第一电阻，第二PMOS管的源极与第一PMOS管的漏极连接，第二PMOS管的栅极与漏极均与第一电阻的第一端连接，第一电阻的第二端与第一NMOS管的漏极连接。

可以理解的是，第二PMOS管和第一电阻均用于时启动支路中通过电流，电流将适当调节电压，第二PMOS管的栅极与漏极始终连接在一起。类似的，当启动电路仅包括第二PMOS管或仅包括第一电阻，则第二PMOS管或第一电阻串联于第一PMOS管的漏极和第一NMOS管的漏极之间。

进一步的，启动电路可以存在一个或多个输出端，此处对两个输出端进行具体描述，第二启动开关管包括第三PMOS管和第四PMOS管，第三启动开关管包括第三NMOS管和第四NMOS管，其中：

第三PMOS管的源极与预设电源连接；

第三NMOS管的栅极、第四NMOS管的栅极均与第一NMOS管的漏极连接；

第三PMOS管的漏极与第四PMOS管的源极连接；

第四PMOS管的漏极与第二NMOS管的漏极连接；

第三NMOS管的源极与第四NMOS管的源极均接地；

第三PMOS管的栅极与第三NMOS管的漏极连接后作为启动电路的第一输出端；

第四PMOS管的栅极与第四NMOS管的漏极连接后作为启动电路的第二输出端；

第一输出端和第二输出端分别与工作电路的第一输入端和第二输入端连接。

根据以上描述，参见图3所示，带隙基准电路包括启动电路1和工作电路2，其中，启动电路1包括：

第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4和第一电阻R1，其中：

第一PMOS管PM1的栅极接收使能信号ENB；

第一PMOS管PM1的源极与第三PMOS管PM3的源极均与预设电源VDD连接；

第一PMOS管PM1的漏极与第二PMOS管PM2的源极连接；

第二PMOS管PM2的栅极与漏极均与第一电阻R1的第一端连接；

第一电阻R1的第二端分别与第一NMOS管NM1的漏极、第三NMOS管NM3的栅极、第四NMOS管NM4的栅极连接；

第三PMOS管PM3的漏极与第四PMOS管PM4的源极连接；

第四PMOS管PM4的漏极分别与第一NMOS管NM1的栅极、第二NMOS管NM2的栅极、第二NMOS管NM2的漏极连接；

第一NMOS管NM1的源极与第二NMOS管NM2的源极、第三NMOS管NM3的源极、第四NMOS管NM4的源极均接地；

第三PMOS管PM3的栅极与第三NMOS管NM3的漏极连接后作为启动电路1的第一输出端；

第四PMOS管PM4的栅极与第四NMOS管NM4的漏极连接后作为启动电路1的第二输出端；

第一输出端和第二输出端分别与工作电路2的第一输入端和第二输入端连接。

通常情况下，使能信号ENB为低电平。启动电路1的运行过程如下所示：

当第一PMOS管收到使能信号ENB，即第一PMOS管PM1的栅极电压由高电平跳到低电平时，第一PMOS管PM1和第二PMOS管PM2均导通，使X点的第一NMOS管的漏极电压升高，第三NMOS管NM3、第四NMOS管NM4的栅极均连接在X点，因此第三NMOS管NM3、第四NMOS管NM4导通，第三NMOS管NM3、第四NMOS管NM4的漏极电压均下降，允许所有与第三NMOS管NM3、第四NMOS管NM4的漏极连接的所有PMOS管导通，具体的，第三PMOS管PM3和第四PMOS管PM4导通，启动电路1通过第一输出端和第二输出端开始为工作电路2充电，直到第三PMOS管PM3和第四PMOS管PM4的充电电流将第二NMOS管NM2的栅漏极电压抬高，使得第一NMOS管NM1和第二NMOS管NM2导通，第一NMOS管NM1的漏极即X点电压降低，第三NMOS管NM3和第四NMOS管NM4关断，工作电路2进入正常工作模式。

在一些具体的实施例中，工作电路2包括偏置电路21和输出电路22，其中输出电路22通常包括多个同支路的电流镜，电流镜产生的电流可再通过电阻转变为电压最终得到基准电压源的输出电压作为基准电压VREF，偏置电路21为输出电路22中的电流镜提供偏置点。

进一步的，偏置电路21的三极管和输出电路22的三极管具有相同的类型和尺寸，进而保证了偏置电路21和输出电路22中三极管的温度系数一致，从而降低温漂对带隙基准电路的影响。通常偏置电路21和输出电路22中的三极管均为PNP型。

在一些具体的实施例中，输出电路22包括多个同支路的电流镜，在本实施例中启动电路1存在两个输出端，即第一输出端和第二输出端，对应连接到工作电路2的两个输入端，第一输入端和第二输入端，因此输出电路22中可包括两个电流镜。可以理解的是，同支路的电流镜能够减小沟道调制效应，减小电流的失配，进而保证电流镜的两个支路尽可能相等。

进一步的，工作电路2的具体电路结构可参照图3中的结构，其中，偏置电路21包括第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7和第五NMOS管NM5、第六NMOS管NM6、第一三极管Q1和第二三极管Q2；输出电路22包括第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第二电阻R2、第三三极管Q3、第四三极管Q4；其中：

第五PMOS管PM5的源极、第七PMOS管PM7的源极、第八PMOS管PM8的源极及第九PMOS管PM9的源极均与预设电源VDD连接；

第五PMOS管PM5的栅极、第八PMOS管PM8的栅极、第九PMOS管PM9的栅极、第十一PMOS管PM11的漏极及第八NMOS管NM8的漏极均连接于第一输出端；

第五PMOS管PM5的漏极与第六PMOS管PM6的源极连接；

第六PMOS管PM6的栅极、第七PMOS管PM7的栅极、第七PMOS管PM7的漏极、第六NMOS管NM6的漏极、第十PMOS管PM10的栅极及第十一PMOS管PM11的栅极均连接于第二输出端；

第六PMOS管PM6的漏极分别与第五NMOS管NM5的漏极和栅极、第七NMOS管NM7的栅极、第八NMOS管NM8的栅极连接；

第五NMOS管NM5的源极与第一三极管Q1的第一端连接，第一三极管Q1的第二端和控制端均接地；

第六NMOS管NM6的栅极分别与第九NMOS管NM9的栅极、第十NMOS管NM10的栅极、第七NMOS管NM7的漏极、第十PMOS管PM10的漏极连接；

第六NMOS管NM6的源极与第二三极管Q2的第一端连接，第二三极管Q2的第二端和控制端均接地；

第十PMOS管PM10的源极与第八PMOS管PM8的漏极连接，第十一PMOS管PM11的源极与第九PMOS管PM9的漏极连接，第七NMOS管NM7的源极与第九NMOS管NM9的漏极连接，第八NMOS管NM8的源极与第十NMOS管NM10的漏极连接；

第九NMOS管NM9的源极与第三三极管Q3的第一端连接，第三三极管Q3的第二端和控制端均接地；

第十NMOS管NM10的源极通过第二电阻R2与第四三极管Q4的第一端连接，第四三极管Q4的第二端和控制端均接地。

进一步的，输出电路22还包括：

源极连接预设电源VDD、栅极连接第九PMOS管PM的栅极的第十二PMOS管PM12；

源极连接第十二PMOS管PM12的漏极、栅极连接第十一PMOS管PM11的栅极、漏极作为电压输出端的第十三PMOS管PM13；

第三电阻R3；

第一端通过第三电阻R3连接第十三PMOS管PM13的漏极、第二端和控制端均接地的第五三极管Q5。

进一步的，第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第五三极管Q5通常均为PNP管。

可以理解的是，本实施例中第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10和第十一PMOS管PM11组成一个电流镜，同时第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9和第十NMOS管NM10组成另一个电流镜，两个的电流镜的结合可减小沟道调制效应，减小电流的适配，来保证电流镜的两个支路上的电流尽可能相等。偏置电路21则为电流镜提供了偏置点，偏置电路21中的第一三极管Q1、第二三极管Q2和输出电路22中的第三三极管Q3、第四三极管Q4、第五三极管Q5类型相同、尺寸相同，温度系数保持一致，避免了带隙基准电路受到器件温度系数的影响，从而输出电压更为准确。

在电流镜和偏置点的作用下，电路中A点和B电的电压相等，实现电压输出：VREF＝VBE5+R2/R1*△VBE。

本实施例中公开的带隙基准电路，其启动电路结构简单易实现，减小了芯片设计的复杂度，能够节省芯片面积与成本，提高芯片的集成度，具有很强的实用价值。

本实施例实现的带隙基准结构具有自偏置功能，电路简单易实现，且输出比较准确，能够广泛应用在不同的需要基准电压的电源管理等芯片中，具有很强的实际应用价值。

相应的，本申请实施例还公开了一种带隙基准芯片，包括上文实施例所述带隙基准电路的集成电路。

相应的，本申请实施例还公开了一种电源管理芯片，包括如上文实施例所述带隙基准电路，用于提供基准电压。

其中，本实施例中具体有关带隙基准电路的细节描述，可以参照上文实施例中的相关内容。

其中，本实施例中带隙基准芯片和电源管理芯片均具有与上文实施例中带隙基准电路相同的技术效果。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本发明所提供的一种带隙基准电路、带隙基准芯片及电源管理芯片进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种带隙基准电路，其特征在于，包括启动电路和工作电路，其中，所述启动电路包括启动支路和触发支路，其中：

所述启动支路包括依次串联于预设电源和接地端之间的第一启动开关管和第一NMOS管，所述第一启动开关管的控制端用于接收使能信号；

所述触发支路包括第二NMOS管、第二启动开关管和第三启动开关管，其中，所述第二启动开关管和所述第二NMOS管依次串联于所述预设电源和所述接地端之间；

所述第一NMOS管的栅极与所述第二NMOS管的栅极、所述第二NMOS管的漏极均连接；

所述第三启动开关管的控制端与所述第一NMOS管的漏极连接；

所述第三启动开关管的第一端与所述第二启动开关管的控制端连接，作为所述启动电路的输出端；

所述第三启动开关管的第二端接地。

2.根据权利要求1所述带隙基准电路，其特征在于，所述第一启动开关管具体为第一PMOS管，所述启动支路还包括串联于所述第一PMOS管与所述第一NMOS管之间的第二PMOS管和/或第一电阻；

当所述启动支路包括所述第二PMOS管和所述第一电阻，所述第二PMOS管的源极与所述第一PMOS管的漏极连接，所述第二PMOS管的栅极与漏极均与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第一NMOS管的漏极连接。

3.根据权利要求1或2所述带隙基准电路，其特征在于，所述第二启动开关管包括第三PMOS管和第四PMOS管，所述第三启动开关管包括第三NMOS管和第四NMOS管，其中：

所述第三PMOS管的源极与所述预设电源连接；

所述第三NMOS管的栅极、所述第四NMOS管的栅极均与所述第一NMOS管的漏极连接；

所述第三PMOS管的漏极与所述第四PMOS管的源极连接；

所述第四PMOS管的漏极与所述第二NMOS管的漏极连接；

所述第三NMOS管的源极与所述第四NMOS管的源极均接地；

所述第三PMOS管的栅极与所述第三NMOS管的漏极连接后作为所述启动电路的第一输出端；

所述第四PMOS管的栅极与所述第四NMOS管的漏极连接后作为所述启动电路的第二输出端；

所述第一输出端和所述第二输出端分别与所述工作电路的第一输入端和第二输入端连接。

4.根据权利要求3所述带隙基准电路，其特征在于，所述工作电路包括偏置电路和输出电路，其中所述偏置电路的三极管和所述输出电路的三极管具有相同的类型和尺寸。

5.根据权利要求4所述带隙基准电路，其特征在于，所述输出电路包括多个同支路的电流镜。

6.根据权利要求5所述带隙基准电路，其特征在于，所述偏置电路包括第五PMOS管、第六PMOS管、第七PMOS管和第五NMOS管、第六NMOS管、第一三极管和第二三极管；所述输出电路包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第二电阻、第三三极管、第四三极管；其中：

所述第五PMOS管的源极、所述第七PMOS管的源极、所述第八PMOS管的源极及所述第九PMOS管的源极均与所述预设电源连接；

所述第五PMOS管的栅极、所述第八PMOS管的栅极、所述第九PMOS管的栅极、所述第十一PMOS管的漏极及第八NMOS管的漏极均连接于所述第一输出端；

所述第五PMOS管的漏极与所述第六PMOS管的源极连接；

所述第六PMOS管的栅极、所述第七PMOS管的栅极、所述第七PMOS管的漏极、所述第六NMOS管的漏极、所述第十PMOS管的栅极及所述第十一PMOS管的栅极均连接于所述第二输出端；

所述第六PMOS管的漏极分别与所述第五NMOS管的漏极和栅极、所述第七NMOS管的栅极、所述第八NMOS管的栅极连接；

所述第五NMOS管的源极与所述第一三极管的第一端连接，所述第一三极管的第二端和控制端均接地；

所述第六NMOS管的栅极分别与所述第九NMOS管的栅极、所述第十NMOS管的栅极、所述第七NMOS管的漏极、所述第十PMOS管的漏极连接；

所述第六NMOS管的源极与所述第二三极管的第一端连接，所述第二三极管的第二端和控制端均接地；

所述第十PMOS管的源极与所述第八PMOS管的漏极连接，所述第十一PMOS管的源极与所述第九PMOS管的漏极连接，所述第七NMOS管的源极与所述第九NMOS管的漏极连接，第八NMOS管的源极与所述第十NMOS管的漏极连接；

第九NMOS管的源极与所述第三三极管的第一端连接，所述第三三极管的第二端和控制端均接地；

第十NMOS管的源极通过所述第二电阻与所述第四三极管的第一端连接，所述第四三极管的第二端和控制端均接地。

7.根据权利要求6所述带隙基准电路，其特征在于，所述输出电路还包括：

源极连接所述预设电源、栅极连接所述第九PMOS管的栅极的第十二PMOS管；

源极连接所述第十二PMOS管的漏极、栅极连接所述第十一PMOS管的栅极、漏极作为电压输出端的第十三PMOS管；

第三电阻；

第一端通过所述第三电阻连接所述第十三PMOS管的漏极、第二端和控制端均接地的第五三极管。

8.根据权利要求7所述带隙基准电路，其特征在于，所述第一三极管、所述第二三极管、所述第三三极管、所述第四三极管、所述第五三极管均为PNP管。

9.一种带隙基准芯片，其特征在于，包括如权利要求1至8任一项所述带隙基准电路的集成电路。

10.一种电源管理芯片，其特征在于，包括如权利要求1至8任一项所述带隙基准电路，用于提供基准电压。

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